CN116647214A - 一种驱动电路和芯片 - Google Patents

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CN116647214A CN202310416944.6A CN202310416944A CN116647214A CN 116647214 A CN116647214 A CN 116647214A CN 202310416944 A CN202310416944 A CN 202310416944A CN 116647214 A CN116647214 A CN 116647214A
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徐涵
严丹妮
刘成
叶念慈
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Hunan Sanan Semiconductor Co Ltd
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Abstract

本发明提供了一种驱动电路及芯片，驱动电路包括漏电保护路径和自控制调整电路，用于驱动功率晶体管。通过自控制调整电路以第一控制方式或第二控制方式确定漏电保护路径的开启时间和钳位电压的大小，一方面减少振荡引起的电压应力，另一方面缓解由静电放电造成的威胁，即在保持功率晶体管栅极的栅极电压在有效工作范围的同时，保证漏电保护路径不被误开启，并减少栅极电压达到钳位电压的时间，提高驱动电路的开关响应速度。

Description

一种驱动电路和芯片
技术领域
本发明涉及集成电路技术领域，具体涉及一种驱动电路。
背景技术
晶体管是集成电路中的重要元件，在实现集成电路逻辑功能的过程中起到了核心作用。在各类集成电路中，由于氮化镓(GaN)晶体管具备耐高压，应用范围广的特点，氮化镓器件有望成为传统硅器件的升级版。通过设置p型氮化镓层，氮化镓器件可从耗尽型器件转变为增强型器件。它通过PN耗尽了沟道处的二维电子气，使得阈值电压从负值转变为正值，从而便于集成电路使用。目前，该方案的瓶颈主要在于PN结有限的耐压能力，其栅极的电压范围较小。该范围在正常工作中容易受到寄生参数影响，栅极电压振荡容易超出最大稳定工作电压，但该类情况会减少器件的使用寿命。因此需要在栅极处集成一种静电防护电路，一方面减少振荡引起的电压应力，另一方面缓解由静电放电(ESD)造成的威胁。
发明内容
本申请主要解决的技术问题是提供一种驱动电路和芯片，其在栅极形成漏电保护路径，一方面减少振荡引起的电压应力，另一方面缓解由静电放电造成的威胁。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种驱动电路，用于驱动功率晶体管，包括：漏电保护路径，连接所述功率晶体管的栅极，其中，所述漏电保护路径用于对所述栅极的栅极电压的波动产生第一漏电流，以使得所述栅极电压处于安全工作范围内；自控制调整电路，连接所述栅极和所述漏电保护路径，其中，基于所述栅极的栅极电压确定所述功率晶体管处于开启状态的初始时期时，所述自控制调整电路以第一控制方式控制所述漏电保护路径；基于所述栅极的栅极电压确定所述功率晶体管处于开启状态的稳定时期时，所述自控制调整电路以第二控制方式控制所述漏电保护路径。
为解决上述技术问题，本申请采用的一个技术方案是提供一种芯片，包括上述驱动电路。
本申请的有益效果是：本申请实施例提供的一种用于功率晶体管的驱动电路与传统的携带过压保护电路或静电防护电路的驱动电路相比，一方面减少振荡引起的电压应力，另一方面缓解由静电放电造成的威胁，即能在保持功率晶体管栅极的栅极电压在有效工作范围的同时，保证漏电保护路径不被误开启，并减少栅极电压达到钳位电压的时间，提高驱动电路的开关响应速度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
其中：
图1是本申请实施例提供的一种驱动电路的结构示意图；
图2是本申请实施例提供的另一种驱动电路的结构示意图；
图3是现有技术实施例提供的一种驱动电路的结构示意图；
图4是现有技术实施例和本申请实施例中，栅极电压在0V-6V间切换情况的仿真对比波形示意图；
图5是现有技术实施例和本申请实施例中，栅极电压在异常高压输入情况下切换情况的仿真对比波形示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
本申请实施例提供了一种驱动电路1000，用于驱动功率晶体管1100。请参阅图1，图1是本申请实施例提供的一种驱动电路1000的结构示意图。本申请实施例提供的一种驱动电路1000包括：漏电保护路径1200和自控制调整电路1300。漏电保护路径1200连接功率晶体管1100的栅极G，其中，漏电保护路径1200用于对栅极G的栅极电压的波动产生第一漏电流，以使得栅极电压处于安全工作范围内。自控制调整电路1300连接栅极G和漏电保护路径1200，其中，基于栅极G的栅极电压确定功率晶体管1100处于开启状态的初始时期时，自控制调整电路1300以第一控制方式控制漏电保护路径1200；基于栅极G的栅极电压确定功率晶体管1100处于开启状态的稳定时期时，自控制调整电路1300以第二控制方式控制漏电保护路径1200。
其中，相对于第二控制方式，第一控制方式更难以达到漏电保护路径1200的开启阈值电压，从而难以开启漏电保护路径1200，以使得栅极G上的栅极电压更快到达预设栅极电压。这是因为相对于第二控制方式，第一控制方式所对应的自控制调整电路1300中，用于决定是否开启漏电保护路径1200的电阻的阻值较小，即在同等输入电压情况下，分配于开启漏电保护路径1200的电压较小，因此更难以开启漏电保护路径1200。相对的，分配于栅极G的电压较大，因此栅极G栅的栅极电压更快达到预设栅极电压。
在一些实施例中，请继续参阅图1，漏电保护路径1200可以为一个增强型放电管Em。其中，增强型放电管Em的漏极连接功率晶体管1100的栅极G；增强型放电管Em的源极接地；增强型放电管Em的栅极G受自控制调整电路1300控制。当栅极G存在一个波动的正向电压时，栅极G产生第一漏电流。第一漏电流可以根据自控制调整电路1300的控制确定是否通过增强型放电管Em的源极释放，以将功率晶体管1100的栅极电压钳在一个较为安全的位置，从而形成对晶体管栅极G的过压保护，使得栅极电压处于安全工作范围内。
在一些实施例中，请继续参阅图1，自控制调整电路1300的工作方式随功率晶体管1100栅极G的栅极电压开启的时间而产生变化，以确定自控制调整电路1300以第一控制方式或第二控制方式控制增强型放电管Em的栅极开启状态，以控制漏电保护路径1200的工作状态。具体的，当功率晶体管1100处于开启状态的初始时期时，即接入电压源后的开始阶段，自控制调整电路1300以第一控制方式控制漏电保护路径1200。此时，由于驱动电路1000内各储能元件的工作状态不稳定，功率晶体管1100栅极G的栅极电压与电流也不稳定。在功率晶体管1100处于开启状态的初始时期结束后，基于栅极G的栅极电压确定功率晶体管1100处于开启状态的稳定时期时，自控制调整电路1300以第二控制方式控制漏电保护路径1200。其中，在第一控制方式的状态下，漏电保护路径1200未开启，且由于此时增强型放电管Em的阈值电压难以达到，因此漏电保护路径1200也难以因功率晶体管1100栅极G的栅极电压不稳定而误开启；在第二控制方式下，增强型放电管Em的阈值电压相比于第一控制方式下更容易达到，因此漏电保护路径1200将在由第一控制方式切换至第二控制方式时，立刻开启，即此时自控制调整电路1300内增强型放电管Em的阈值电压立刻被满足，达到漏电保护路径1200的开启阈值电压，从而开启漏电保护路径1200。在这种电路结构下，漏电保护路径1200在晶体管栅级电压稳定的过程中可以防止被误开启，并在保证晶体管栅级电压在达到目标驱动电压后，再开启漏电保护路径1200以进行过压保护。也就是说，这种电路结构可以保证功率晶体管1100栅极G的栅极电压被钳制在能够使得晶体管正常工作的驱动电压内，从而使得能在保证晶体管正常工作的前提下进行过压保护，以提升器件寿命。
需要说明的是，漏电保护路径1200所采用的增强型放电管Em的类型可以为陶瓷气体放电管、玻璃放电管或半导体放电管等。具体增强型放电管Em类型在此处不做限制。
在一些实施例中，请继续参阅图1，自控制调整电路1300包括第一控制支路1310，连接栅极G和漏电保护路径1200。其中，第一控制支路1310包括主路径1311、第一从路径1312和第二从路径1313。主路径1311可选择地连接第一从路径1312从而构成第一控制路径，或者主路径1311可选择地连接第二从路径1313从而构成第二控制路径，以使得第一控制支路1310可在第一控制路径和第二控制路径之间进行切换。第一控制支路1310基于栅极G的栅极电压确定功率晶体管1100处于开启状态的初始时期时，第一控制支路1310切换至第一控制路径，第一控制路径提供第一控制电压至漏电保护路径1200。第一控制支路1310基于栅极G的栅极电压确定功率晶体管1100处于开启状态的稳定时期时，第一控制支路1310切换至第二控制路径，第二控制路径提供第二控制电压至漏电保护路径1200。其中，第一控制电压相对于栅极G的栅极电压的比率，小于第二控制电压相对于栅极G的栅极电压的比率。
需要说明的是，第一控制电压相对于栅极G的栅极电压的比率小于第二控制电压相对于栅极G的栅极电压比率，导致在第一控制方式的状态下，第一控制路径提供的第一控制电压难以达到增强型放电管Em的阈值电压，因此漏电保护路径1200也难以因功率晶体管1100栅极G的栅极电压不稳定而误开启；也导致在第二控制方式下，增强型放电管Em的阈值电压相比于第一控制方式下更容易达到，因此漏电保护路径1200将在由第一控制方式切换至第二控制方式时，即第一控制支路1310的工作路径从第一控制路径切换至第二控制路径时，第二控制路径提供第二控制电压能够开启漏电保护路径1200。在这种电路结构下，漏电保护路径1200在晶体管栅级电压稳定的过程中可以防止被误开启，并在保证功率晶体管1100栅极G的栅级电压在达到目标驱动电压后，再开启漏电保护路径1200以进行过压保护。也就是说，这种电路结构可以保证功率晶体管1100栅极G的栅极电压被钳制在能够使得功率晶体管1100正常工作的驱动电压内，从而使得能在保证功率晶体管1100正常工作的前提下进行过压保护，以提升器件寿命。
在一些实施例中，请继续参阅图1，主路径1311包括多个降压元件ED和主电阻RA1。其中，多个降压元件ED依次串联在栅极G与主电阻RA1之间，降压元件ED与主电阻RA1之间的第一节点M连接漏电保护路径1200，以提供第一控制电压或者第二控制电压至漏电保护路径1200。
其中，多个降压元件ED可以为多个串联的栅源短接的增强型器件，因此具备单向导通的特性。每个降压元件ED的漏极与下一个降压元件ED的栅极和源极短接，第一个降压元件ED1的栅极和源极与功率晶体管1100的栅极G连接，最后一个降压元件EDX的漏极与主电阻RA1连接。每个增强型器件的具体类型可以为横向场效应整流器，具体的增强型器件的类型在此不做限制。每个增强型器件具备一定阻值，多个增强型器件，即多个降压元件ED的数量可以为1个，2个，或4个等，具体增强型器件的数量在此处不做限制。
需要说明的是，第一控制电压和第二控制电压的大小不仅与第一控制方式和第二控制方式的不同有关，还与主路径1311中多个降压元件ED和主电阻RA1的大小有关。在第一控制方式下，当功率晶体管1100的栅极G的栅极电压施加时，第一控制电压取决于主路径1311中多个降压元件ED和主电阻RA1的阻值分配。具体的，当主路径1311的多个降压元件ED与主电阻RA1的阻值比率增大时，第一控制电压减小；当主路径1311的多个降压元件ED与主电阻RA1的阻值比率减小时，第一控制电压增大。在本申请实施例中，通过控制多个降压元件ED的数量，控制第一控制电压的大小，以保证第一控制电压小于增强型放电管Em的阈值电压，从而防止漏电保护路径1200误开启。在第二控制方式下，结合多个降压元件ED的阻值，可影响功率晶体管1100栅极G的栅极电压稳定后的大小，即可以控制所述漏电保护路径1200的导通程度，以使功率晶体管1100栅极G的栅极电压稳定于正常驱动功率晶体管1100的驱动电压的范围内。
在一些实施例中，请继续参阅图1，第二从路径1313包括至少一从电阻RA2，与主电阻RA1串联在一起。第一从路径1312包括第一晶体管EBP，第一晶体管EBP与至少一从电阻RA2并联。第一控制支路1310基于栅极G的栅极电压确定功率晶体管1100处于开启状态的初始时期时，第一晶体管EBP导通，主路径1311和第一从路径1312的第一晶体管EBP形成第一控制路径，第一节点M提供第一控制电压。第一控制支路1310基于栅极G的栅极电压确定功率晶体管1100处于开启状态的稳定时期时，第一晶体管EBP截止，主路径1311和第二从路径1313的至少一从电阻RA2形成第二控制路径，第一节点M提供第二控制电压。
也就是说，第一控制支路1310基于栅极G的栅极电压确定功率晶体管1100处于开启状态的初始时期时，第一晶体管EBP的导通使得第一从路径1312将第二从路径1313内的至少一从电阻RA2短路，即第一控制支路1310内包含的具备阻值的元件为多个降压元件ED和主电阻RA1，从而产生由多个降压元件ED与主电阻RA1的阻值比率决定的第一控制电压。第一控制支路1310基于栅极G的栅极电压确定功率晶体管1100处于开启状态的稳定时期时，第一晶体管EBP未导通使得第二从路径1313内的至少一从电阻RA2与主电阻RA1以及多个降压元件ED串联，从而产生由多个降压元件ED的阻值与主电阻RA1和至少一从电阻RA2阻值之和的比率决定的第二控制电压。在这种结构下，第一控制电压与第二控制电压在第一控制方式和第二控制方式切换时不连续，因此可以降低自控制调整电路1300内部储能器件在漏电保护路径1200开启时由于充放电而导致的延迟现象，如增强型放电管Em栅漏电容间的充放电，从而使得功率晶体管1100栅极G的栅极电压能够在第一控制方式和第二控制方式切换时迅速到达钳位电压并维持稳定。
需要说明的是，至少一从电阻RA2的数量可以为1个，2个或5个等。至少一从电阻RA2的具体数量在此不做限制。
在一些实施例中，主电阻RA1的阻值小于至少一从电阻RA2的阻值。
在这种情况下，相比于多个降压元件ED和主电阻RA1阻值之间的比率，多个降压元件ED的阻值与主电阻RA1和至少一从电阻RA2阻值之和的比率较小，以实现第二控制电压大于第一控制电压。
在一些实施例中，主电阻RA1的阻值与至少一从电阻RA2的阻值之比在0.01～0.1范围内。
在这种情况下，相比于多个降压元件ED和主电阻RA1阻值之间的比率，多个降压元件ED的阻值与主电阻RA1和至少一从电阻RA2阻值之和的比率较小，且比率间的差值较大。因此通过第二控制电压大于第一控制电压，以达到可以开启漏电保护路径1200的电压值，从而在第一控制方式向第二控制方式切换后迅速开启漏电保护路径1200，并快速使功率晶体管1100栅极G的栅极电压达到目标驱动电压且保持稳定。
在一些实施例中，主电阻RA1的阻值与至少一从电阻RA2的阻值之比为0.05。
在这种情况下，相比于多个降压元件ED和主电阻RA1阻值之间的比率，多个降压元件ED的阻值与主电阻RA1和至少一从电阻RA2阻值之和的比率较小，且比率间的差值较大。因此通过第二控制电压大于第一控制电压，以达到可以开启漏电保护路径1200的电压值，从而在第一控制方式向第二控制方式切换后迅速开启漏电保护路径1200，并快速使功率晶体管1100栅极G的栅极电压达到目标驱动电压且保持稳定。
在一些实施例中，请继续参阅图1，自控制调整电路1300还包括第二控制支路1320，连接栅极G和第一控制支路1310。其中，第二控制支路1320用于基于栅极G的栅极电压，确定第一控制支路1310切换至第一控制路径或者第二控制路径。
在这种方式下，第二控制支路1320基于栅极G的栅极电压，通过控制第一晶体管EBP，控制第一从路径1312是否导通，以确定第一控制支路1310切换至第一控制路径或者第二控制路径，从而影响漏电保护路径1200的开启状态。
在一些实施例中，请继续参阅图1，第二控制支路1320包括滤波电容EC和滤波电阻RC1。其中，滤波电容EC串联在栅极G与滤波电阻RC1之间，滤波电容EC与滤波电阻RC1之间的第二节点N连接第一控制路径，以提供第三控制电压或第四控制电压至第一控制路径。第二控制支路1320基于栅极G的栅极电压确定功率晶体管1100处于开启状态的初始时期时，栅极G的电压上升，滤波电容EC和滤波电阻RC1为第二节点N提供第三控制电压以确定第一控制路径工作。第二控制支路1320基于栅极G的栅极电压确定功率晶体管1100处于开启状态的稳定时期时，栅极G的栅极电压稳定，滤波电容EC和滤波电阻RC1为第二节点N提供第四控制电压，以使第一控制支路1310通过第二控制路径工作。
在这种方式下，第二控制支路1320基于栅极G的栅极电压确定功率晶体管1100处于开启状态的初始时期时，栅极G的栅极电压上升，滤波电容EC充电，滤波电容EC的充电电流与滤波电阻RC1为第二节点N提供第三控制电压以打开第一晶体管EBP，确定第一控制路径导通，以使第一控制电压作用于增强型放电管Em的栅极G，并保持漏电保护路径1200不开启。第二控制支路1320基于栅极G的栅极电压确定功率晶体管1100处于开启状态的稳定时期时，栅极G的栅极电压稳定，滤波电容EC不再产生充电电流或产生极小的充电电流，充电电流与滤波电阻RC1为第二节点N提供的第四控制电压不足以打开第一晶体管EBP，第一控制路径无法导通，确定第二控制路径工作，从而第二控制电压作用于增强型放电管Em的栅极，开启漏电保护路径1200。通过上述方式，功率晶体管1100栅极G的栅极电压能够在功率晶体管1100处于开启状态的初始时期时，在一个接近于正常栅极驱动电压的电压值附近波动；功率晶体管1100栅极G的栅极电压在处于开启状态的稳定时期时，栅极电压受到漏电保护路径1200的保护，稳定在由多个降压元件ED，主电阻RA1和至少一从电阻RA2共同确定的钳位电压上，且此电压符合正常栅极驱动电压的电压标准。
在一些实施例中，请参阅图1和图2，图2是本申请实施例提供的另一种驱动电路2000的结构示意图。滤波电容EC包括栅极电容EC或平板金属电容C1。当滤波电容EC为栅极电容EC时，驱动电路的结构如图1所示。当滤波电容EC为栅极电容C1时，驱动电路的结构如图2所示。
需要说明的是，栅极电容EC的材质可以为陶瓷，云母，玻璃和陶瓷等，具体栅极电容的材质在此不做限制。
请参阅图3，图3是现有技术实施例提供的一种驱动电路3000的结构示意图。与现有技术中携带过压保护电路或静电防护电路的驱动电路3000相比，本申请实施例提供的驱动电路1000一方面减少振荡引起的电压应力，另一方面缓解由静电放电造成的威胁，即能在保持功率晶体管1100栅极G的栅极电压在有效工作范围的同时，保证漏电保护路径1200不被误开启，并减少栅极G的栅极电压达到钳位电压的时间，提高驱动电路1000的开关响应速度。
具体的，请参阅图4和图5，图4是现有技术实施例和本申请实施例中，栅极G的栅极电压在0V-6V间切换情况的仿真对比波形示意图；图5是现有技术实施例和本申请实施例中，栅极G的栅极电压在异常高压输入情况下切换情况的仿真对比波形示意图。如图4所示，波形a为对应图3现有技术实施例提供的驱动电路3000，栅极G的栅极电压在0V-6V间切换情况的仿真波形示意图；波形b为对应图1或图2本案实施例提供的驱动电路1000中，栅极G的栅极电压在0V-6V间切换情况的仿真波形示意图。波形b与波形a相比，在方波上升沿的末段，并无出现波形渐变的情况，即在本案实施例提供的驱动电路1000中，避免了出现栅极G的栅极电压缓变的情况，使得栅极G的栅极电压更快的达到钳位电压，提升了开关响应速度。产生上述区别的原因在于：
如图3和图4中波形a所示，下述为现有技术实施例提供的驱动电路3000的栅极G的栅极电压从0V上升至6V的过程。当漏电保护路径3200的增强型放电管Em未开启时，栅极电流会对漏电保护路径3200中的增强型放电管Em的栅漏电容进行充电，而充电电流会流经现有技术实施例中的负载电阻R2，使得现有技术实施例中的节点P电压抬升，从而在栅极G的栅极电压还没有达到钳位电压时达到开启增强型放电管Em的阈值，并误开启增强型放电管Em。此时，误开启的增强型放电管Em分走大部分栅极电流，导致栅极G的栅极电压所对应的栅极电流不足以支持钳位电压的稳定值，而后续栅极电流将会由增强型放电管Em的栅漏电容放电进行补偿，并支持栅极G的栅极电压缓慢达到钳位电压的稳定值。其中，负载电阻R9的阻值与增强型放电管Em的栅漏电容充电/放电时间相关，负载电阻R2的阻值越大，增强型放电管Em的栅漏电容充电/放电时间越长，即栅极G的栅极电压缓变情况越严重。
如图1和图4中波形b所示，下述为本案实施例提供的驱动电路1000的栅极G的栅极电压从0V上升至6V的过程。当漏电保护路径1200中的增强型放电管Em未开启时，栅极电流会对漏电保护路径1200中的增强型放电管Em的栅漏电容进行充电，而充电电流会流经本案实施例中的主电阻RA1，使得本案实施例中的第一节点M电压抬升。然而，由于本案实施例中的主电阻RA1很小，第一节点M电压难以抬升至开启增强型放电管Em的阈值，因此该方法可以避免误开启增强型放电管Em，即避免栅极G的栅极电压缓变，以提升功率晶体管的响应速度。
但在这种情况下，钳位电压将会升高，以至于无法在栅极高压输入的情况下，对功率晶体管提供过压保护，高压将会超过功率晶体管内P型氮化镓器件的工作电压值，影响功率晶体管的寿命。具体的，如图5所示，波形c是现有技术实施例中R2使用较大电阻时，栅极G的栅极电压在异常高压输入情况下，栅极G的栅极电压切换情况的仿真波形示意图；波形d是本申请实施例中，栅极G的栅极电压在异常高压输入情况下，栅极G的栅极电压切换情况的仿真波形示意图；波形e是现有技术实施例中R2使用较小电阻时，栅极G的栅极电压在异常高压输入情况下，栅极G的栅极电压切换情况的仿真波形示意图。波形d与波形c相比，在方波上升沿的末段，并无出现波形渐变的情况，该差异产生的原因与上述波形b与波形a的波形b的差异原因一致，在此不赘述。波形e与波形c相比，钳位电压明显升高，这是由于负载电阻R2的阻值差异所致。波形d与波形e相比，虽然现有技术实施例中负载电阻R2的阻值与本案实施例中负载电阻RA1的阻值相似，都为较小电阻，但本方案实施例并不会增大钳位电压，即本案实施例在能够避免栅极G的栅极电压缓变的同时，具备过压保护功能。产生波形d与波形e区别的原因在于：
如图3和图5中波形e所示，现有技术实施例提供的驱动电路3000的栅极G的栅极电压在异常高压输入情况下，由于负载电阻R2较小，其分压能力也较小，开启增强型放电管Em后，功率晶体管栅极上的漏电流不足以将栅极G的栅极电压降至正常工作电压内，即钳位电压将保持在相对较高的电压值附近，此时钳位电压已超过正常工作电压，导致器件寿命降低。
如图1和图5中波形d所示，本案实施例提供的驱动电路1000的栅极G的栅极电压在异常高压输入情况下，由于第二控制支路1320的引入，而使得即使主电阻RA1较小，但栅极的钳位电压仍然可以保持在正常工作电压之内。具体的，在栅极G的栅极电压确定功率晶体管处于开启状态的初始时期时，仅根据主电阻RA1的阻值大小，确定M点电压值；由于主电阻RA1阻值较小，确定的M点电压值无法开启增强型放电管Em。在栅极G的栅极电压确定功率晶体管处于开启状态的稳定时期时，引入阻值较大的至少一从电阻RA2与主电阻RA1串联，由二者串联的阻值大小共同确定M点的电压值；由于至少一从电阻RA2与主电阻RA1串联后的阻值较大，确定的M点电压值会立刻开启增强型放电管Em。此时，M点电压值产生突变，因此在增强型放电管Em中栅漏电容放电的过程受到M点电压值突变的影响大幅加快，使得栅极G的栅极电压能迅速达到钳位电压，从而避免栅极G的栅极电压缓变情况。该钳位电压由至少一从电阻RA2与主电阻RA1之和共同决定，因此可以维持在栅极G的栅极电压正常工作电压范围内。
本申请实施例还提供了一种芯片，包括本申请实施例提供的驱动电路1000。该芯片可以用于驱动高功率器件，如基于高电子迁移率晶体管(HEMT)或绝缘栅双极型晶体管(IGBT)所设计的高压充电器，电磁装置或高压点火***等，提升了此类功率器件的应用可靠性。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (11)

1.一种驱动电路，用于驱动功率晶体管，其特征在于，包括：
漏电保护路径，连接所述功率晶体管的栅极，其中，所述漏电保护路径用于对所述栅极的栅极电压的波动产生第一漏电流，以使得所述栅极电压处于安全工作范围内；
自控制调整电路，连接所述栅极和所述漏电保护路径，其中，基于所述栅极的栅极电压确定所述功率晶体管处于开启状态的初始时期时，所述自控制调整电路以第一控制方式控制所述漏电保护路径；基于所述栅极的栅极电压确定所述功率晶体管处于开启状态的稳定时期时，所述自控制调整电路以第二控制方式控制所述漏电保护路径。
2.根据权利要求1所述的驱动电路，其特征在于，所述自控制调整电路包括：
第一控制支路，连接所述栅极和所述漏电保护路径，其中，所述第一控制支路包括主路径、第一从路径和第二从路径；所述主路径可选择地连接所述第一从路径从而构成第一控制路径，或者所述主路径可选择地连接所述第二从路径从而构成第二控制路径，以使得所述第一控制支路可在所述第一控制路径和所述第二控制路径之间进行切换；
所述第一控制支路基于所述栅极的栅极电压确定所述功率晶体管处于开启状态的初始时期时，所述第一控制支路切换至所述第一控制路径，所述第一控制路径提供第一控制电压至所述漏电保护路径；所述第一控制支路基于所述栅极的栅极电压确定所述功率晶体管处于开启状态的稳定时期时，所述第一控制支路切换至所述第二控制路径，所述第二控制路径提供第二控制电压至所述漏电保护路径；
其中，所述第一控制电压相对于所述栅极的栅极电压的比率，小于所述第二控制电压相对于所述栅极的栅极电压的比率。
3.根据权利要求2所述的驱动电路，其特征在于，
所述主路径包括多个降压元件和主电阻；其中，所述多个降压元件依次串联在所述栅极与所述主电阻之间，所述降压元件与所述主电阻之间的第一节点连接所述漏电保护路径，以提供所述第一控制电压或者所述第二控制电压至所述漏电保护路径。
4.根据权利要求3所述的驱动电路，其特征在于，
所述第二从路径包括至少一从电阻，与所述主电阻串联在一起；
所述第一从路径包括第一晶体管，所述第一晶体管与所述至少一从电阻并联；
所述第一控制支路基于所述栅极的栅极电压确定所述功率晶体管处于开启状态的初始时期时，所述第一晶体管导通，所述主路径和所述第一从路径的所述第一晶体管形成所述第一控制路径，所述第一节点提供所述第一控制电压；所述第一控制支路基于所述栅极的栅极电压确定所述功率晶体管处于开启状态的稳定时期时，所述第一晶体管截止，所述主路径和所述第二从路径的所述至少一从电阻形成所述第二控制路径，所述第一节点提供所述第二控制电压。
5.根据权利要求4所述的驱动电路，其特征在于，
所述主电阻的阻值小于所述至少一从电阻的阻值。
6.根据权利要求5所述的驱动电路，其特征在于，
所述主电阻的阻值与所述至少一从电阻的阻值之比在0.01～0.1范围内。
7.根据权利要求6所述的驱动电路，其特征在于，
所述主电阻的阻值与所述至少一从电阻的阻值之比为0.05。
8.根据权利要求4所述的驱动电路，其特征在于，所述自控制调整电路还包括：
第二控制支路，连接所述栅极和所述第一控制支路，其中，所述第二控制支路用于基于所述栅极的栅极电压，确定所述第一控制支路切换至所述第一控制路径或者所述第二控制路径。
9.根据权利要求8所述的驱动电路，其特征在于，所述第二控制支路包括：
滤波电容和滤波电阻；其中，所述滤波电容串联在所述栅极与所述滤波电阻之间，所述滤波电容与所述滤波电阻之间的第二节点连接所述第一控制路径，以提供第三控制电压或第四控制电压至所述第一控制路径；
所述第二控制支路基于所述栅极的栅极电压确定所述功率晶体管处于开启状态的初始时期时，所述栅极的电压上升，所述滤波电容和所述滤波电阻为所述第二节点提供所述第三控制电压以确定所述第一控制路径工作；所述第二控制支路基于所述栅极的栅极电压确定所述功率晶体管处于开启状态的稳定时期时，所述栅极的电压稳定，所述滤波电容和所述滤波电阻为所述第二节点提供所述第四控制电压，以使第一控制支路通过所述第二控制路径工作。
10.根据权利要求9所述的驱动电路，其特征在于，所述滤波电容包括栅极电容或平板金属电容。
11.一种芯片，其特征在于，包括权利要求1-10任意一项所述的驱动电路。
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* Cited by examiner, † Cited by third party
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US20240170957A1 (en) * 2022-04-20 2024-05-23 Innoscience (suzhou) Semiconductor Co., Ltd. Method for wafer-level adjustment of protection circuits of electronic devices and a wafer for facilitating the same
US12046895B2 (en) * 2022-04-20 2024-07-23 Innoscience (suzhou) Semiconductor Co., Ltd. Method for wafer-level adjustment of protection circuits of electronic devices and a wafer for facilitating the same

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