CN116594234A - 一种阵列基板、显示面板和显示装置 - Google Patents
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Abstract
本发明公开了一种阵列基板、显示面板和显示装置，阵列基板包括：衬底基板和位于衬底基板之上的多个像素单元。各像素单元包括薄膜晶体管和像素电极；像素电极位于薄膜晶体管背离衬底基板的一侧；像素电极与薄膜晶体管之间设置有钝化绝缘层，像素电极与薄膜晶体管的漏电极通过贯穿钝化绝缘层的过孔电连接。阵列基板还包括公共电极线，位于漏电极背离像素电极的一侧；公共电极线与像素电极重叠的部分形成存储电容；过孔在衬底基板上的正投影与公共电极线在衬底基板上的正投影不重叠，可以避免漏电极与公共电极线短路，降低点线不良发生的概率。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、显示面板和显示装置。
背景技术
液晶显示(Liquid Crystal Display，简称LCD)面板包括相对设置的阵列基板、彩膜基板和位于阵列基板与彩膜基板之间的液晶层。阵列基板包括薄膜晶体管和位于薄膜晶体管上方的像素电极；薄膜晶体管包括栅极、源电极、漏电极和有源层，其中漏电极与像素电极之间通过钝化绝缘层分隔，并且漏电极与像素电极通过钝化绝缘层中的过孔连接。在进行图像显示时，通过漏极向像素电极输入图像信号电压，从而在阵列基板和彩膜基板之间形成使液晶层中的液晶分子偏转的电场，显示图像。
在图像显示过程中，为了使像素电极在一帧的周期中保持图像信号电压，需要在阵列基板中形成存储电容(Storage Capacitor，简称CS)以维持像素电极的图像信号电压。目前存在基于公共电极线与像素电极形成存储电容的方案，在一些方案中，为提高存储电容，将公共电极线设置于漏电极背离像素电极的一侧，且漏电极在阵列基板上的正投影位于公共电极线在阵列基板上的正投影之内，点线不良的问题发生率较高。
发明内容
本发明提供一种阵列基板、显示面板和显示装置，用以降低点线不良的发生概率。
本发明的第一方面，提供一种阵列基板，包括：
衬底基板；
多个像素单元，位于衬底基板之上；各像素单元包括薄膜晶体管和像素电极；像素电极位于薄膜晶体管背离衬底基板的一侧；像素电极与薄膜晶体管之间设置有钝化绝缘层，像素电极与薄膜晶体管的漏电极通过贯穿钝化绝缘层的过孔电连接；
公共电极线，位于漏电极背离像素电极的一侧；公共电极线与像素电极重叠的部分形成存储电容；过孔在衬底基板上的正投影与公共电极线在衬底基板上的正投影不重叠。
本发明提供的阵列基板中，漏电极在衬底基板上的正投影与公共电极线在阵列基板上的正投影不重叠。
本发明提供的阵列基板中，还包括横纵交叉的数据线和栅线；栅线与栅极连接，数据线与源电极连接；
栅线和数据线围设成多个阵列排列的像素区域，像素电极位于各像素区域之内；
公共电极线位于各像素区域内，且沿平行于像素电极四周的方向延伸；公共电极线在衬底基板上的正投影与像素电极在衬底基板上的正投影至少部分重合。
本发明提供的阵列基板中，数据线在衬底基板上的正投影与公共电极线在衬底基板上的正投影不重叠，且栅线在衬底基板上的正投影与公共电极线在衬底基板上的正投影不重叠。
本发明提供的阵列基板中，公共电极线包括沿平行于数据线的方向延伸的第一部分；第一部分的宽度大于数据线的宽度。
本发明提供的阵列基板中，第一部分的宽度为5.0μm～5.5μm；数据线的宽度为4.50μm～5.0μm；像素电极在衬底基板上的正投影与第一部分在衬底基板上的正投影的重叠区域的宽度为3.25μm～3.75μm。
本发明提供的阵列基板中，位于数据线两侧的公共电极线通过连接线电连接。
本发明提供的阵列基板中，过孔在衬底基板上的正投影与公共电极线在衬底基板上的正投影之间的间距大于5μm。
本发明提供的阵列基板中，公共电极线与栅极同层设置，且与栅极相互间隔。
本发明的第二方面，还提供一种显示面板，包括上述任一项的阵列基板、对向基板以及位于阵列基板与对向基板之间的液晶层；对向基板还包括公共电极层，用于与像素电极形成偏转电场。
本发明的第三方面，还提供一种显示装置，包括上述任一项的显示面板。
本发明有益效果如下：
本发明提供一种阵列基板、显示面板和显示装置，其中阵列基板包括衬底基板和位于衬底基板之上的多个像素单元。各像素单元包括薄膜晶体管和像素电极；像素电极位于薄膜晶体管背离衬底基板的一侧；像素电极与薄膜晶体管之间设置有钝化绝缘层，像素电极与薄膜晶体管的漏电极通过贯穿钝化绝缘层的过孔电连接。阵列基板还包括公共电极线，位于漏电极背离像素电极的一侧；公共电极线与像素电极重叠的部分形成存储电容；过孔在衬底基板上的正投影与公共电极线在衬底基板上的正投影不重叠，可以避漏电极与公共电极线短路，降低点线不良发生的概率。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所介绍的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中阵列基板的俯视图；
图2为相关技术中阵列基板的剖面图；
图3为本发明实施例提供的阵列基板的俯视图之一；
图4为本发明实施例提供的阵列基板的剖面图之一；
图5为本发明实施例提供的阵列基板的剖面图之二；
图6为本发明实施例提供的阵列基板的俯视图之二；
图7为本发明实施例提供的阵列基板的剖面图之三；
图8为本发明实施例提供的阵列基板的局部示意图；
图9为本发明实施例提供的局部放大图；
图10为本发明实施例提供的信号串扰模拟图；
图11为本发明实施例提供的阵列基板的剖面图之三；
图12为本发明实施例提供的显示装置的截面结构示意图。
其中，1-衬底基板，2-栅线，21-栅极，3-数据线，31-源电极，32-漏电极，K-开口，4-有源层，5-公共电极线，51-第一部分，52-第二部分，6-像素电极，7-钝化绝缘层，T-薄膜晶体管，S-像素区域，H-过孔，100-显示面板，110-阵列基板，120-对向基板，130-液晶层，200-背光模组。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本发明中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本发明保护范围内。本发明的附图仅用于示意相对位置关系不代表真实比例。
图1为相关技术中阵列基板的俯视图；图2为相关技术中阵列基板的剖面图。
液晶显示(Liquid Crystal Display，简称LCD)面板包括相对设置的阵列基板、彩膜基板和位于阵列基板与彩膜基板之间的液晶层。如图1和图2所示，阵列基板包括薄膜晶体管T和位于薄膜晶体管T上方的像素电极6。薄膜晶体管包括栅极21、源电极31、漏电极32和有源层4。其中漏电极32与像素电极6之间通过钝化绝缘层7分隔，并且漏电极32与像素电极6通过贯穿钝化绝缘层7中的过孔H连接。在进行图像显示时，通过漏极32向像素电极6输入图像信号电压，从而在阵列基板和彩膜基板之间形成使液晶层中的液晶分子偏转的电场，显示图像。
在图像显示过程中，为了使像素电极6在一帧的周期中保持图像信号电压，需要在阵列基板中形成存储电容(Storage Capacitor，简称CS)以维持像素电极的图像信号电压。目前，存在基于公共电极线与像素电极形成存储电容的方案。
举例来说，如图1和图2所示，在相关方案中，为提高存储电容，在漏电极32背离像素电极6的一侧设置有公共电极线5，公共电极线5与像素电极6重叠的部分形成存储电容。并且由于薄膜晶体管的漏电极通常采用不透光的材料，例如金、银、铬或者钛等金材料，通常在漏电极32的正下方也设置有公共电极线5，以在不降低像素的开口率前提下，进一步提高存储电容大小。但是采用该方案之后，点线不良的问题发生率较高，导致显示画面出现暗点或者暗线，影响显示效果。
本发明在进行大量实验和分析的基础上，发现上述方案中发生点线不良的主要原因在于，在进行公共电极线5的制作时，容易向公共电极线5的膜层中引入异物(Paticle)，导致公共电极线5的表面不平整。在异物存在的位置，公共电极线5的表面向漏电极32的一侧凸起，导致在沉积公共电极线5与漏电极32之间的绝缘层以及制作漏电极32时，绝缘层以及漏电极32的厚度较薄，在后续对钝化绝缘层7进行刻蚀，以制作用于像素电极6与漏电极32连接的过孔H时，若过孔H刚好与异物存在的位置重叠，则容易造成漏电极32和绝缘层穿孔，最终在沉积像素电极6之后，漏电极32与公共电极线5短路，导致点线不良。相关技术中点线不良的发生率约在3％～6％，造成了极大的经济损失。
有鉴于此，本发明实施例提供一种阵列基板，可以解决上述问题。
图3为本发明实施例提供的阵列基板的俯视图之一；图4为本发明实施例提供的阵列基板的剖面图之一；图5为本发明实施例提供的阵列基板的剖面图之二。
在本发明实施例中，如图3～图5所示，阵列基板包括：衬底基板1、多个像素单元和公共电极线5。
衬底基板1位于阵列基板的底部，用于承载阵列基板上的各个膜层。衬底基板1的形状适应于阵列基板的形状，具体实施时可以为方形、矩形或者圆形等，在此不做限定。衬底基板1可以采用透明材料进行制作，具体地可以为玻璃或者树脂等，在此不做限定。
多个像素单元位于衬底基板1之上，各像素单元包括薄膜晶体管T和像素电极6。薄膜晶体管T作为驱动开关，向像素电极6输入图像信号电压，像素电极6用于形成使液晶层中的液晶分子发生偏转的电场，从而显示图像。
薄膜晶体管T位于像素电极6和衬底基板1之间，薄膜晶体管T包括栅极、有源层、源电极和漏电极。如图4所示，栅极21位于有源层4和衬底基板1之间，栅极21在衬底基板1上的正投影与有源层4在衬底基板上的正投影至少部分重叠。源电极31和漏电极32分别位于有源层4的两侧，且与有源层4电连接，通过向栅极21施加电压，在源电极31和漏电极32之间形成导电沟道，从而可以将薄膜晶体管T导通。具体实施时，如图4所示，源电极31可以为“U”形结构，漏电极32部分位于“U”形结构的凹槽之内，从而可以增加沟道长度，提高栅控能力，源电极31也可以为其他形状，在此不做限定。
像素电极6与薄膜晶体管T之间还设置有钝化绝缘层7。钝化绝缘层7可以起到绝缘以及平坦化的作用。具体实施时，钝化绝缘层7可以采用氧化硅、氮化硅、氮氧化硅以及透明树脂等材料进行制作，在此不做限定。如图4所示，像素电极6与薄膜晶体管T的漏电极32通过贯穿钝化绝缘层7的过孔H电连接。
公共电极线5位于漏电极32背离像素电极6的一侧。公共电极线5与像素电极6至少存在部分重叠区域。公共电极线5与像素电极6重叠的部分形成存储电容。
在本发明实施例中，如图4所示，过孔H在衬底基板1上的正投影与公共电极线5在衬底基板上的正投影不重叠。具体实施时，如图4所示，漏电极32与公共电极线5之间还设置有绝缘层，过孔H在衬底基板1上的正投影与公共电极线5在衬底基板上的正投影不重叠，可以避免因过孔H正下方的公共电极线5中存在异物而使绝缘层和漏电极32较薄，在对钝化绝缘层7进行刻蚀时，可以避免绝缘层和漏电极32穿孔造成漏电极32与公共电极线5短路，降低点线不良发生的概率。
在一些实施例中，如图4所示，过孔H在衬底基板1上的正投影与公共电极线5在衬底基板1上的正投影之间的间距D大于5μm。实际实施时，由于在制作公共电极线5时引入的异物尺寸通常在5μm左右，设置过孔H在衬底基板1上的正投影与公共电极线5在衬底基板1上的正投影之间的间距D大于5μm，可以避免因公共电极线5引入的异物造成的点线不良。
具体实施时，如图5所示，在对钝化绝缘层7进行刻蚀形成过孔H的过程中，由于钝化绝缘层7远离衬底基板1的一侧先进行刻蚀，钝化绝缘层7靠近衬底基板1的一侧后进行刻蚀，最终形成的过孔H的开口尺寸由远离衬底基板1的一侧至靠近衬底基板1的一侧逐渐缩小，本发明实施例中过孔H在衬底基板1上的正投影与公共电极线5在衬底基板1上的正投影之间的间距D，具体可以为过孔H的底部在衬底基板1上的正投影与公共电极线5在衬底基板1上的正投影之间的间距。
在一些实施例中，如图3～图4所示，漏电极32在衬底基板1上的正投影与公共电极线5在衬底基板1上的正投影具有部分重叠区域。具体实施时，如图3～图4所示，在漏电极32的下方设置有公共电极线5，公共电极线5上开设有开口K，过孔H在衬底基板1上的正投影位于开口K在衬底基板1上的正投影之内，在开口K以外的区域，漏电极32在衬底基板1上的正投影与公共电极线5在衬底基板1上的正投影存在交叠，从而可以利用该交叠区域提高存储电容的大小。
图6为本发明实施例提供的阵列基板的俯视图之二；图7为本发明实施例提供的阵列基板的剖面图之三；图8为本发明实施例提供的阵列基板的局部示意图。
在一些实施例中，如图6和图7所示，漏电极32在衬底基板1上的正投影与公共电极线5在阵列基板1上的正投影不重叠，从而可以最大程度地避免公共电极线5制作时引入的异物对漏电极32的厚度造成影响，避免漏电极32与公共电极线5之间短路的问题。
如图8所示，通常情况下，漏电极32在水平方向v的长度约为20μm，在竖直反向h的长度约为25μm，在制作公共电极线5时，可以在漏电极32下方，对公共电极线5开设水平方向v的长度为20μm～25μm，竖直反向h的长度约为25μm～30μm的开口。具体实施时，可以根据漏电极32的实际尺寸，确定公共电极线5的开口大小，在此不做限定。
在本发明实施例中，如图3和图6所示，阵列基板还包括横纵交叉的数据线3和栅线2。栅线2与栅极21连接，用于向栅极21施加栅控电压，以使源电极31与漏电极32之间导通，数据线3与源电极31连接，用于向薄膜晶体管T输入图像信号电压，并经过漏电极32输入像素电极。
具体实施时，栅线2与栅极21可以同层设置且同时制作，数据线3与源电极31可以同层设置且同时制作，在此不做限定。
栅线2和数据线3围设成多个阵列排列的像素区域S，像素电极6位于各像素区域S之内。公共电极线5位于各像素区域内，且沿平行于像素电极6四周的方向延伸，形成环状结构。
在一些实施例中，如图3和图6所示，公共电极线5包括沿平行于数据线3的方向延伸的第一部分51和垂直于第一部分51的第二部分52，围绕像素电极6的四周，像素电极6的边缘在衬底基板1上的正投影，与第一部分51在衬底基板1上的正投影以及第二部分52在衬底基板1上的正投影，均至少部分重合。具体实施时，公共电极线5在衬底基板1上的正投影可以完全落入像素电极6在衬底基板1上的正投影之内，公共电极线5与像素电极6之间具有较大的存储电容。受限于工艺精度以及开口率的限制，公共电极线5在衬底基板1上的正投影可以部分位于像素电极6在衬底基板1上的正投影之外，在此不做限定。
在一些实施例中，如图3和图6所示，数据线3在衬底基板1上的正投影，与公共电极线5在衬底基板1上的正投影及像素电极6在衬底基板1上的正投影不重叠，且栅线2在衬底基板1上的正投影，与公共电极线5在衬底基板1上的正投影及像素电极6在衬底基板1上的正投影不重叠。具体实施时，需要确保数据线3与公共电极线5和像素电极6之间、以及栅线2与公共电极线5和像素电极6之间均相距一定的距离，从而避免在栅线2和数据线3输入信号电压时，对公共电极线5与像素电极6之间的存储电容产生扰动，避免闪烁。
图9为本发明实施例提供的局部放大图；图10为本发明实施例提供的信号串扰模拟图。
在图6～7所示的实施例中，由于漏电极32在衬底基板1上的正投影与公共电极线5在阵列基板1上的正投影不重叠，导致像素电极6与公共电极5之间的重叠区域变小，像素电极6与公共电极5之间形成的存储电容变小。在一些实施例中，可以将像素电极6的第一部分51和公共电极5同时向靠近数据线3的一侧外扩，以增大像素电极6在衬底基板1上的正投影与公共电极5在衬底基板1上的正投影之间的重叠区域的面积，补偿由于漏电极32下方的公共电极线5的面积减小导致的存储电容下降。
举例来说，如图9所示，在相关技术中，在数据线3的两侧，公共电极线5的第一部分51的宽度W1通常为4.5μm左右，数据线3的宽度W2通常为5.5μm左右，公共电极线5的第一部分51在衬底基板1上的正投影与数据线3在衬底基板1上的正投影的重叠区域的宽度为W，W的值取决于工艺精度。在本发明实施例中，可以将公共电极线5的第一部分51的宽度向数据线3的一侧外扩0.5μm～1μm，外扩后公共电极线5的第一部分51宽度W11为5.0μm～5.5μm，公共电极线5的第一部分51在衬底基板1上的正投影与数据线3在衬底基板1上的正投影的重叠区域的宽度变为W′，W′相较于W增大0.5μm～1μm，其范围为3.25μm～3.75μm，从而确保存储电容的大小满足需求。本发明实施例中，采用公共电极线5和像素电极6同时向靠近数据线3一侧外扩的方式，在增大存储电容的同时，可以避免造成像素开口率的下降。
公共电极线5和像素电极6外扩的同时，可以对数据线3进行内缩，如图9所示，数据线3可以相应地内缩0.5μm～1μm，内缩后数据线3的宽度W22为4.5μm～5.0μm，以确保像素电极6与数据线3之间相距足够地距离，避免信号串扰。具体实施时，公共电极线5和像素电极6外扩，数据线3内缩后，需要确保像素电极6在衬底基板1上的正投影与数据线3在衬底基板1上的正投影之间的距离大于4.05μm，以避免信号串扰。如图10所示，横坐标表示像素电极6在衬底基板1上的正投影与数据线3在衬底基板1上的正投影之间的实际距离相较于设计距离的偏移量，纵坐标表示(Cpd-Cpd′)/CST的值，其中Cpd表示像素电极6与数据线3之间为设计距离时产生的耦合电容，Cpd′表示像素电极6与数据线3之间相较于设计距离产生的距离偏差带来的耦合电容变化，CST表示存储电容。本发明实施例对公共电极线5和像素电极6外扩1μm，及数据线3内缩1μm后的信号串扰情况进行模拟，其中本申请实施例的模拟曲线(图中虚线)与对量产产品进行信号串扰模拟得到的标样曲线(图中实线)重合度较高，误差在0.1％范围内，信号串扰风险较小，满足量产要求。
在本发明实施例中，如图9所示，在公共电极线5和像素电极6外扩的同时，对数据线3进行内缩之后，公共电极线5的第一部分51的宽度大于数据线3的宽度。其中，第一部分51的宽度方向和数据线3的宽度方向垂直于第一部分51的延伸方向。
在一些实施例中，也可以将公共电极线5朝向像素区域S的内侧进行内扩，以增大像素电极6与公共电极5之间的重叠区域的面积，补偿由于漏电极32下方的公共电极线5的面积减小导致的存储电容下降。举例来说，相关技术中，公共电极线5的宽度W1通常为4.5μm左右，在本发明实施例中可以保持数据线3的宽度以及像素电极6的大小不变，将公共电极线5的宽度W1向像素区域S的内侧扩大0.5μm～1μm，从而增大公共电极线5与数据线3的重叠区域的宽度，提高存储电容。采用内扩的方式可以避免对数据线3宽度和像素电极6大小的改动，确保工艺稳定性。
在形成显示面板时，为避免阵列基板中的金属走线反射外界光线，影响显示效果，阵列基板中的数据线3、栅线2、公共电极线5等通常通过对向基板中的黑矩阵进行遮挡。具体实施时，在将公共电极线5的宽度W1向像素区域S的内侧扩大之后，对应地需要将扩大对向基板中的黑矩阵的面积，以使黑矩阵在阵列基板上的正投影覆盖扩大后的公共电极线5，避免反射光线。
在一些实施例中，如图3和图6所示，位于数据线3两侧的公共电极线5通过连接线电连接，从而可以避免数据线3两侧相邻两个像素区域S之间产生公共电压差，提高公共电压的均匀性，避免闪烁。具体实施时，可以通过图案化工艺同时形成公共电极线5和连接走线，在此不做限定。
在一些实施例中，位于数据线3两侧的公共电极线5也可以不连接，在此不做限定。
在一些实施例中，如图4和图7所示，公共电极线5和栅极2设置在不同的膜层中。具体实施时，如图4所示，公共电极线5可以设置于栅极2所在的膜层与漏电极32所在的膜层之间，并且公共电极线5与栅极2，以及公共电极线5与漏电极32之间分别通过绝缘层分隔。将公共电极线5和栅极2设置在不同的膜层中，可以增加公共电极线5和栅极2之间的距离，降低信号串扰的风险，并且可以降低栅极2所在膜层的线路设计难度。
图11为本发明实施例提供的阵列基板的剖面图之三。
在一些实施例中，如图11所示，公共电极线5与栅极2同层设置，且与栅极2相互间隔。具体实施时，公共电极线5与栅极2可以通过图案化工艺同时形成于同一个膜层中，以降低阵列基板的厚度，简化制作工艺。
本发明实施例提供的阵列基板，通过设置漏电极32在衬底基板1上的正投影与公共电极线5在阵列基板1上的正投影不重叠，并且同时对公共电极线5和像素电极6进行外扩处理，对数据线3进行内缩处理，可以将点线不良的发生概率降低至0％，并且可以同时确保公共电极线5与像素电极6形成的存储电容的大小，以及避免公共电极线5与数据线3之间的信号串扰。
图12为本发明实施例提供的显示装置的截面结构示意图。
本发明实施例还提供一种显示面板。
本发明实施例体提供的显示面板可以为液晶显示面板。具体地，可以为扭曲向列(Twisted Nematic，简称TN)型液晶显示面板。如图12所示，液晶显示面板包括上述任一实施例提供的阵列基板110、对向基板120以及位于阵列基板110与对向基板120之间的液晶层130。对向基板120还包括公共电极层，用于与阵列基板110中的像素电极形成偏转电场，以驱动液晶层130中的液晶分子偏转，进行图像显示。
具体实施时，显示面板也可以为其他类型的显示面板，在此不做限定。
本发明实施例提供的显示面板包括上述任一实施例提供的阵列基板，在具体实施时，具有与上述任一实施例提供的阵列基板相同的技术效果，在此不做赘述。
本发明实施例还提供一种显示装置。本发明实施例提供的显示装置包括上述任一实施例提供的显示面板。
具体地，如图12所示，当显示面板为液晶显示面板时，显示装置还包括背光模组200。显示面板100位于背光模组200的出光侧，用于接收背光模组200出射的光线，并对入射光线进行调制，以实现图像显示。
具体实施时，显示装置还可以为其他显示装置，在此不做限定。本发明实施例提供的显示装置包括上述任一实施例提供的显示面板，在具体实施时，具有与上述任一实施例提供的显示面板相同的技术效果，在此不做赘述。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (11)
1.一种阵列基板，其特征在于，包括：
衬底基板；
多个像素单元，位于所述衬底基板之上；各所述像素单元包括薄膜晶体管和像素电极；所述像素电极位于薄膜晶体管背离所述衬底基板的一侧；所述像素电极与所述薄膜晶体管之间设置有钝化绝缘层，所述像素电极与所述薄膜晶体管的漏电极通过贯穿所述钝化绝缘层的过孔电连接；
公共电极线，位于所述漏电极背离所述像素电极的一侧；所述公共电极线与所述像素电极重叠的部分形成存储电容；所述过孔在所述衬底基板上的正投影与所述公共电极线在所述衬底基板上的正投影不重叠。
2.如权利要求1所述的阵列基板，其特征在于，所述漏电极在所述衬底基板上的正投影与所述公共电极线在所述阵列基板上的正投影不重叠。
3.如权利要求2所述的阵列基板，其特征在于，还包括横纵交叉的数据线和栅线；所述栅线与所述栅极连接，所述数据线与所述源电极连接；
所述栅线和所述数据线围设成多个阵列排列的像素区域，所述像素电极位于各所述像素区域之内；
所述公共电极线位于各所述像素区域内，且沿平行于所述像素电极四周的方向延伸；所述公共电极线在所述衬底基板上的正投影与所述像素电极在所述衬底基板上的正投影至少部分重合。
4.如权利要求3所述的阵列基板，其特征在于，所述数据线在所述衬底基板上的正投影与所述公共电极线在所述衬底基板上的正投影不重叠，且所述栅线在所述衬底基板上的正投影与所述公共电极线在所述衬底基板上的正投影不重叠。
5.如权利要求4所述的阵列基板，其特征在于，所述公共电极线包括沿平行于所述数据线的方向延伸的第一部分；所述第一部分的宽度大于所述数据线的宽度。
6.如权利要5所述的阵列基板，其特征在于，所述第一部分的宽度为5.0μm～5.5μm；所述数据线的宽度为4.50μm～5.0μm；所述像素电极在所述衬底基板上的正投影与所述第一部分在所述衬底基板上的正投影的重叠区域的宽度为3.25μm～3.75μm。
7.如权利要求3所述的阵列基板，其特征在于，位于所述数据线两侧的所述公共电极线通过连接线电连接。
8.如权利要求1～7任一项所述的阵列基板，其特征在于，所述过孔在所述衬底基板上的正投影与所述公共电极线在所述衬底基板上的正投影之间的间距大于5μm。
9.如权利要求1～7任一项所述的阵列基板，其特征在于，所述公共电极线与所述栅极同层设置，且与所述栅极相互间隔。
10.一种显示面板，其特征在于，包括如权利要求1～8任一项所述的阵列基板、对向基板以及位于所述阵列基板与所述对向基板之间的液晶层；所述对向基板还包括公共电极层，用于与像素电极形成偏转电场。
11.一种显示装置，其特征在于，包括如权利要求9所述的显示面板。
Priority Applications (1)
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|---|---|---|---|
| CN202310637203.0A CN116594234A (zh) | 2023-05-31 | 2023-05-31 | 一种阵列基板、显示面板和显示装置 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
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| CN202310637203.0A Pending CN116594234A (zh) | 2023-05-31 | 2023-05-31 | 一种阵列基板、显示面板和显示装置 |
Country Status (1)
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|---|---|
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-
2023
- 2023-05-31 CN CN202310637203.0A patent/CN116594234A/zh active Pending
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