CN116581121B - 一种芯片版图 - Google Patents

一种芯片版图 Download PDF

Info

Publication number
CN116581121B
CN116581121B CN202310858969.1A CN202310858969A CN116581121B CN 116581121 B CN116581121 B CN 116581121B CN 202310858969 A CN202310858969 A CN 202310858969A CN 116581121 B CN116581121 B CN 116581121B
Authority
CN
China
Prior art keywords
contact
chip layout
cells
boundary
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310858969.1A
Other languages
English (en)
Other versions
CN116581121A (zh
Inventor
吴杨乐
张彬
李梅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Zhongan Chenhong Technology Co ltd
Original Assignee
Shenzhen Zhongan Chenhong Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Zhongan Chenhong Technology Co ltd filed Critical Shenzhen Zhongan Chenhong Technology Co ltd
Priority to CN202310858969.1A priority Critical patent/CN116581121B/zh
Publication of CN116581121A publication Critical patent/CN116581121A/zh
Application granted granted Critical
Publication of CN116581121B publication Critical patent/CN116581121B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Architecture (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本申请实施例公开了一种芯片版图，包括：位于所述芯片版图的第一区域的多个标准逻辑单元；位于所述芯片版图的第二区域的多个边界单元，所述第二区域位于所述第一区域四周，包裹所述第一区域；所述多个边界单元中至少部分边界单元复用为接触单元，所述接触单元用于给所述标准逻辑单元提供阱接触和衬底接触，以提高所述芯片版图的空间利用率，适用于芯片版图集成度越来越高的发展趋势。

Description

一种芯片版图
技术领域
本申请涉及集成电路技术领域，尤其涉及一种芯片版图。
背景技术
随着集成电路的发展，SOC（***级芯片上）上需要集成的电性元件越来越多，相应的，芯片版图上需要设置的标准逻辑单元也越来越多。因此，如何提高芯片版图的空间利用率，以适用于芯片版图集成度越来越高的发展趋势成为本领域技术人员的研究方向之一。
发明内容
为解决上述技术问题，本申请实施例提供了一种芯片版图，以提高芯片版图的空间利用率，从而适用于芯片版图集成度越来越高的发展趋势。
为解决上述问题，本申请实施例提供了如下技术方案：
一种芯片版图，包括：
位于所述芯片版图的第一区域的多个标准逻辑单元；
位于所述芯片版图的第二区域的多个边界单元，所述第二区域位于所述第一区域四周，包裹所述第一区域；
所述多个边界单元中至少部分边界单元复用为接触单元，所述接触单元用于给所述标准逻辑单元提供阱接触和衬底接触。
可选的，所述多个边界单元包括：
在第一方向上相对设置的第一组边界单元和第二组边界单元，所述第一组边界单元和所述第二组边界单元在所述第一方向上位于所述多个标准逻辑单元两侧；
在第二方向上相对设置的第三组边界单元和第四组边界单元，所述第三组边界单元和所述第四组边界单元在所述第二方向上位于所述多个标准逻辑单元两侧；
所述第一方向和所述第二方向平行于所述芯片版图所在平面，所述第一方向和所述第二方向垂直；
所述第一组边界单元和所述第二组边界单元中的边界单元复用为接触单元。
可选的，在所述第二方向上，所述第一组边界单元和所述第二组边界单元中的边界单元的尺寸（高度）为所述标准逻辑单元尺寸（高度）的M倍，M为大于零的整数。
可选的，在所述第二方向上，所述第一组边界单元和所述第二组边界单元中的边界单元的尺寸（高度）为所述标准逻辑单元尺寸（高度）的2倍。
可选的，复用为所述接触单元的边界单元包括：第一组成区域；
位于所述第一组成区域，在所述第二方向上排布的第一衬底接触区域和第二衬底接触区域；
位于所述第一组成区域且位于所述第一衬底接触区域和第二衬底接触区域之间的阱接触区域。
可选的，所述阱接触区域包括在所述第二方向上排布的第一有源区和第二有源区，所述第一有源区和所述第一衬底接触区域组成一个所述标准逻辑单元的接触单元，所述第二有源区和所述第二衬底接触区域组成一个所述标准逻辑单元的接触单元。
可选的，复用为所述接触单元的边界单元还包括：
在所述第一方向上位于所述第一组成区域一侧的第二组成区域，所述第二组成区域具有多个第三有源区，所述多个第三有源区在所述第二方向上排布；
在所述第一方向上位于所述第一组成区域另一侧的第三组成区域，所述第三组成区域具有多个第四有源区，所述多个第四有源区在所述第二方向上排布。
可选的，复用为所述接触单元的边界单元还包括：
第一电位区域，所述第一电位区域在所述芯片版图所在平面上的投影在第二方向上位于所述阱接触区域在所述芯片版图所在平面上的投影的中间区域，所述第一电位区域用于提供阱电位；
第二电位区域，所述第二电位区域在所在平面上的投影在第二方向上位于所述第一衬底接触区域在所述芯片版图所在平面的投影远离所述阱接触区域在所述芯片版图所在平面上的投影一侧，所述第二电位区域用于提供衬底电位。
可选的，复用为所述接触单元的边界单元还包括：
第三电位区域，所述第三电位区域在所在平面上的投影在第二方向上位于所述第二衬底接触区域在所述芯片版图所在平面的投影远离所述阱接触区域在所述芯片版图所在平面上的投影一侧，所述第三电位区域用于提供衬底电位。
可选的，所述芯片版图还包括位于所述第一区域的多个接触单元，位于所述第一区域的接触单元用于给部分所述标准逻辑单元提供阱接触和衬底接触，位于所述第一区域的多个接触单元在所述第一方向上位于所述第一区域的中间区域，在所述第二方向上与所述标准逻辑单元交错排布。
与现有技术相比，上述技术方案具有以下优点：
本申请实施例所提供的技术方案中，所述多个边界单元中的至少部分边界单元复用为接触单元，用于给所述标准逻辑单元提供阱接触和衬底接触，因此，本申请实施例所提供的芯片版图中，所述多个边界单元既可以给位于所述芯片版图边界区域的标准逻辑单元提供其所需要的物理周边环境，减小位于所述芯片版图边界区域的标准逻辑单元和位于芯片版图中心区域的标准逻辑单元的性能差异，又能给各标准逻辑单元提供阱接触和衬底接触，从而可以减小所述芯片版图所需要的额外增加的接触单元的数量，进而在保证芯片版图具有用于阱接触和衬底接触的接触单元和边界单元的基础上，提高芯片版图的空间利用率，在面积不变的前提下，提高芯片版图的集成度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为芯片版图中标准逻辑单元的一种布局图；
图2为芯片版图中增加边界单元后，标准逻辑单元的一种布局图；
图3为芯片版图中增加边界单元和接触单元后，标准逻辑单元的一种布局图；
图4为本申请一个实施例所提供的芯片版图中，标准逻辑单元、边界单元和接触单元的布局示意图；
图5为本申请一个实施例所提供的芯片版图中，一个接触单元的布局示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
需要说明的是，先进工艺下，各种版图的物理效应会严重影响标准逻辑单元的性能，因此，当标准逻辑单元所在的周边环境不同时，标准逻辑单元受到周边物理环境的影响就会不同，标准逻辑单元的性能也会不同。因此，在标准逻辑单元的时序仿真中，仿真人员会在各标准逻辑单元周围构建一个相对稳定的物理环境，以模拟标准逻辑单元在实际芯片集成电路中的周边物理情况。
如图1所示，同一个标准逻辑单元在后端集成过程中，落在位置A和位置N，其周围环境具有较大差别，如图中的两个具有底纹的位置，具体的，落在位置A的标准逻辑单元左边没有任何器件或布局包围，而落在位置N的标准逻辑单元是有一定的布局包围的，没有任何一面裸露在外面。同理，当标准逻辑单元落在B/C/C1/D/D1等区域时，在一定程度上都有部分没有被其他器件包裹住。同一个标准逻辑单元落在这些区域时跟落在位置N的时候，会因为周围的物理环境的差异导致标准逻辑单元的性能有较大的变化。
为了能够给落在边界区域的标准逻辑单元也提供同样的周围物理环境，可以在设计芯片版图时，在边界区域***边界单元E，如图2所示，这种边界单元是没有逻辑功能和应用功能的，主要用于给位于边界区域的标准逻辑单元构建物理环境。但这样会降低芯片版图的空间利用率，不适用于芯片版图集成度越来越高的发展趋势。
另外，先进工艺下，为了减小标准逻辑单元的面积，提高芯片版图的集成度，各标准逻辑单元不单独集成阱接触和衬底接触，而是在芯片版图中单独设置一个用于阱接触和衬底接触的接触单元，并在后端布局布线时，按照一定的规则进行摆放，以便于给各标准逻辑单元提供阱接触和衬底接触。如图3所示，图3为芯片版图中增加边界单元E和接触单元T后的标准逻辑单元布局图。
但是，即便各标准逻辑单元不单独集成阱接触和衬底接触，而是在芯片版图中单独设置一个用于阱接触和衬底接触的接触单元，也会有一定的面积开销，降低芯片版图的空间利用率，而且增加边界单元也会有一定的面积开销，降低芯片版图的空间利用率。
因此，如何在保证芯片版图具有用于阱接触和衬底接触的接触单元和边界单元的基础上，提高芯片版图的空间利用率，成为本领域技术人员的研究方向之一。
有鉴于此，本申请实施例提供了一种芯片版图，如图4所示，包括：
位于所述芯片版图第一区域100的多个标准逻辑单元N；
位于所述芯片版图第二区域200的多个边界单元，所述第二区域位于所述第一区域四周，包裹所述第一区域；
所述多个边界单元中至少部分边界单元复用为接触单元，所述接触单元用于给所述标准逻辑单元提供阱接触和衬底接触。
具体的，在本申请的一个实施例中，所述多个边界单元中包括至少一个第一边界单元201，所述第一边界单元201复用为接触单元。
本申请实施例所提供的芯片版图中，所述多个边界单元中的至少部分边界单元复用为接触单元，用于给所述标准逻辑单元提供阱接触和衬底接触，因此，本申请实施例所提供的芯片版图中，所述多个边界单元既可以给位于所述芯片版图边界区域的标准逻辑单元提供其所需要的物理周边环境，减小位于所述芯片版图边界区域的标准逻辑单元和位于芯片版图中心区域的标准逻辑单元的性能差异，又能给各标准逻辑单元提供阱接触和衬底接触，从而可以减小所述芯片版图所需要的额外增加的接触单元的数量，进而在保证芯片版图具有用于阱接触和衬底接触的接触单元和边界单元的基础上，提高芯片版图的空间利用率，在面积不变的前提下，提高芯片版图的集成度。
具体的，在上述实施例的基础上，在本申请的一个实施例中，继续如图4所示，所述多个边界单元包括：
在第一方向X上相对设置的第一组边界单元和第二组边界单元，所述第一组边界单元和所述第二组边界单元在所述第一方向X上位于所述多个标准逻辑单元两侧；
在第二方向Y上相对设置的第三组边界单元和第四组边界单元，所述第三组边界单元和所述第四组边界单元在所述第二方向Y上位于所述多个标准逻辑单元两侧；
其中，所述第一方向X和所述第二方向Y平行于所述芯片版图所在平面，所述第一方向X和所述第二方向Y垂直；所述第一组边界单元和所述第二组边界单元中的边界单元复用为接触单元。
在本申请的另一个实施例中，所述第三组边界单元和所述第四组边界单元复用为所述接触单元，在本申请的又一个实施例中，所述第一组边界单元、所述第二组边界单元、所述第三组边界单元和所述第四组边界单元均复用为接触单元，本申请对此并不做限定，具体视情况而定。
可选的，在上述实施例的基础上，在本申请的一个实施例中，在所述第二方向上，所述第一组边界单元和所述第二组边界单元中的边界单元的尺寸（高度）为所述标准逻辑单元尺寸（高度）的M倍，M为大于零的整数，以使得所述第一组边界单元和所述第二组边界单元中的边界单元能够为M个标准逻辑单元同时提供阱接触和衬底接触。可选的，M为偶数。
具体的，在本申请的一个实施例中，在所述第二方向上，所述第一组边界单元和所述第二组边界单元中的边界单元的尺寸（高度）为所述标准逻辑单元尺寸（高度）的2倍，以使得所述第一组边界单元和所述第二组边界单元中的一个边界单元可以同时给两个标准逻辑单元提供阱接触和衬底接触，且不增加所述多个边界单元占用所述芯片版图的面积。
具体的，在上述实施例的基础上，在本申请的一个实施例中，如图5所示，复用为所述接触单元的边界单元包括：第一组成区域10；
位于所述第一组成区域10，在所述第二方向Y上排布的第一衬底接触区域11和第二衬底接触区域12；
位于所述第一组成区域10且位于所述第一衬底接触区域11和第二衬底接触区域12之间的阱接触区域13。
需要说明的是，在上述实施例中，所述第一衬底接触区域和所述第二衬底接触区域用于给所述标准逻辑单元提供衬底电位，所述阱接触区域用于给所述标准逻辑单元提供阱电位，从而使得一个边界单元可以同时给所述标准逻辑单元提供阱接触功能和衬底接触功能。
具体的，在上述实施例的基础上，在本申请的一个实施例中，继续如图5所示，所述阱接触区域13包括在所述第二方向Y上排布的第一有源区131和第二有源区132，所述第一有源区131和所述第一衬底接触区域11组成一个所述标准逻辑单元的接触单元，所述第二有源区132和所述第二衬底接触区域12组成一个所述标准逻辑单元的接触单元，从而使得一个复用为接触单元的边界单元可以同时给两个标准逻辑单元提供阱接触和衬底接触，从而减小一个复用为接触单元的边界单元所需占用的面积，进而在相同标准逻辑单元数量下，减小所需接触单元的数量，进一步提高芯片版图的空间利用率，但本申请对此并不做限定，具体视情况而定。
可选的，在上述实施例中，所述第一有源区131和所述第二有源区132所在的衬底为具有N型离子注入的P型衬底，即所述阱接触区域的衬底为具有N型离子注入的P型衬底；第一衬底接触区域11和所述第二衬底接触区域12为具有P型离子注入的P型衬底。
在上述任一实施例的基础上，在本申请的一个实施例中，继续如图5所示，复用为所述接触单元的边界单元还包括：
在所述第一方向X上位于所述第一组成区域10一侧的第二组成区域20，所述第二组成区域20具有多个第三有源区21，所述多个第三有源区21在所述第二方向Y上排布；
在所述第一方向X上位于所述第一组成区域10另一侧的第三组成区域30，所述第三组成区域30的多个第四有源区31，所述多个第四有源区31在所述第二方向Y上排布。
需要说明的是，在上述实施例中，所述多个第四有源区为没有逻辑功能的区域，主要用于解决与其他标准逻辑单元邻接时候的DRC问题（即物理设计规则检查问题）；所述多个第三有源区用于保持阱和注入层的连续性，同时在所述芯片的生产制造的时候，对边界单元进行其他有效的保护。
可选的，在上述实施例的基础上，在本申请的一个实施例中，所述多个第三有源区所在的衬底为具有P型离子注入的P型衬底；继续如图5所示，所述多个第四有源区31包括第一组第四有源区311和第二组第四有源区312，其中，所述第二组第四有源区312包括在第二方向Y上排布的第一部分和第二部分，所述第一组第四有源区311位于所述第一部分和所述第二部分之间，且与所述第一部分、所述第二部分绝缘，所述第一组第四有源区311所在的衬底为N型阱区，所述第二组第四有源区312所在的衬底为具有N型离子注入的P型衬底，但本申请对此并不做限定，具体视情况而定。
在上述任一实施例的基础上，在本申请的一个实施例中，继续如图5所示，复用为所述接触单元的边界单元还包括：
第一电位区域40，所述第一电位区域40在所述芯片版图所在平面上的投影在第二方向Y上位于所述阱接触区域13在所述芯片版图所在平面上的投影的中间区域，所述第一电位区域40用于提供阱电位VDD；
第二电位区域50，所述第二电位区域50在所在平面上的投影在第二方向Y上位于所述第一衬底接触区域11在所述芯片版图所在平面的投影远离所述阱接触区域13在所述芯片版图所在平面上的投影一侧，所述第二电位区域50用于提供衬底电位VSS。
在上述实施例的基础上，在本申请的一个实施例中，复用为所述接触单元的边界单元还包括：第三电位区域60，所述第三电位区域60在所在平面上的投影在第二方向Y上位于所述第二衬底接触区域12在所述芯片版图所在平面的投影远离所述阱接触区域13在所述芯片版图所在平面上的投影一侧，所述第三电位区域60用于提供衬底电位VSS。可选的，在本实施例中，所述第二电位区域50用于给所述第一衬底接触区域11提供衬底电位，所述第三电位区域60用于给所述第二衬底接触区域12提供衬底电位，以降低布线难度，但本申请对此并不做限定，具体视情况而定。
在上述任一实施例的基础上，在本申请的一个实施例中，继续如图4所示，所述芯片版图还包括：位于所述第一区域100的多个接触单元101，位于所述第一区域的接触单元101用于给部分所述标准逻辑单元提供阱接触和衬底接触，以进一步降低所述芯片版图的布线难度。可选的，位于所述第一区域的接触单元101在第一方向X上位于所述第一区域100的中间区域，在第二方向Y上与所述标准逻辑单元N交错排布，但本申请对此并不做限定，具体视情况而定。
可选的，在本申请的一个实施例中，位于所述第一区域的接触单元在所述第二方向上的尺寸（高度）与所述标准逻辑单元在所述第二方向上的尺寸（高度）相同，但本申请对此并不做限定，具体视情况而定。
由上可知，本申请实施例所提供的芯片版图中，所述多个边界单元中的至少部分单元复用为接触单元，可以有效减少所述芯片版图中需要额外增加的接触单元的数量，从而提高所述芯片版图的空间利用率。具体的，在本申请的一个实施例中，如果各标准逻辑单元的面积相同，则本申请实施例所提供的芯片版图在具有阱接触/衬底接触功能的接触单元以及边界单元的基础上，可以减少的接触单元的数量为第一列标准逻辑单元的数量，可以减少的面积比例为第一列标准逻辑单元的总面积/各单元的总面积之和，其中，各单元的面积之和为各标准逻辑单元的面积、各边界单元的面积和各接触单元的面积之和。
综上，本申请实施例所提供的芯片版图中，所述多个边界单元中的至少部分边界单元复用为接触单元，用于给所述标准逻辑单元提供阱接触和衬底接触，因此，本申请实施例所提供的芯片版图中，所述多个边界单元既可以给位于所述芯片版图边界区域的标准逻辑单元提供其所需要的物理周边环境，减小位于所述芯片版图边界区域的标准逻辑单元和位于芯片版图中心区域的标准逻辑单元的性能差异，又能给各标准逻辑单元提供阱接触和衬底接触，从而可以减小所述芯片版图所需要的额外增加的接触单元的数量，进而在保证芯片版图具有用于阱接触和衬底接触的接触单元和边界单元的基础上，提高芯片版图的空间利用率，在面积不变的前提下，提高芯片版图的集成度。
本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种芯片版图，其特征在于，包括：
位于所述芯片版图的第一区域的多个标准逻辑单元；
位于所述芯片版图的第二区域的多个边界单元，所述第二区域位于所述第一区域四周，包裹所述第一区域，用于给位于所述芯片版图中第一区域的边界区域的所述标准逻辑单元构建物理环境；
各所述标准逻辑单元不单独集成阱接触和衬底接触，所述多个边界单元中至少部分边界单元复用为接触单元，所述接触单元用于给所述标准逻辑单元提供阱接触和衬底接触。
2.根据权利要求1所述的芯片版图，其特征在于，所述多个边界单元包括：
在第一方向上相对设置的第一组边界单元和第二组边界单元，所述第一组边界单元和所述第二组边界单元在所述第一方向上位于所述多个标准逻辑单元两侧；
在第二方向上相对设置的第三组边界单元和第四组边界单元，所述第三组边界单元和所述第四组边界单元在所述第二方向上位于所述多个标准逻辑单元两侧；
所述第一方向和所述第二方向平行于所述芯片版图所在平面，所述第一方向和所述第二方向垂直；
所述第一组边界单元和所述第二组边界单元中的边界单元复用为接触单元。
3.根据权利要求2所述的芯片版图，其特征在于，在所述第二方向上，所述第一组边界单元和所述第二组边界单元中的边界单元的尺寸为所述标准逻辑单元尺寸的M倍，M为大于零的整数。
4.根据权利要求3所述的芯片版图，其特征在于，在所述第二方向上，所述第一组边界单元和所述第二组边界单元中的边界单元的尺寸为所述标准逻辑单元尺寸的2倍。
5.根据权利要求2所述的芯片版图，其特征在于，复用为所述接触单元的边界单元包括：第一组成区域；
位于所述第一组成区域，在所述第二方向上排布的第一衬底接触区域和第二衬底接触区域；
位于所述第一组成区域且位于所述第一衬底接触区域和第二衬底接触区域之间的阱接触区域。
6.根据权利要求5所述的芯片版图，其特征在于，所述阱接触区域包括在所述第二方向上排布的第一有源区和第二有源区，所述第一有源区和所述第一衬底接触区域组成一个所述标准逻辑单元的接触单元，所述第二有源区和所述第二衬底接触区域组成一个所述标准逻辑单元的接触单元。
7.根据权利要求6所述的芯片版图，其特征在于，复用为所述接触单元的边界单元还包括：
在所述第一方向上位于所述第一组成区域一侧的第二组成区域，所述第二组成区域具有多个第三有源区，所述多个第三有源区在所述第二方向上排布；
在所述第一方向上位于所述第一组成区域另一侧的第三组成区域，所述第三组成区域具有多个第四有源区，所述多个第四有源区在所述第二方向上排布。
8.根据权利要求6所述的芯片版图，其特征在于，复用为所述接触单元的边界单元还包括：
第一电位区域，所述第一电位区域在所述芯片版图所在平面上的投影在第二方向上位于所述阱接触区域在所述芯片版图所在平面上的投影的中间区域，所述第一电位区域用于提供阱电位；
第二电位区域，所述第二电位区域在所在平面上的投影在第二方向上位于所述第一衬底接触区域在所述芯片版图所在平面的投影远离所述阱接触区域在所述芯片版图所在平面上的投影一侧，所述第二电位区域用于提供衬底电位。
9.根据权利要求8所述的芯片版图，其特征在于，复用为所述接触单元的边界单元还包括：
第三电位区域，所述第三电位区域在所在平面上的投影在第二方向上位于所述第二衬底接触区域在所述芯片版图所在平面的投影远离所述阱接触区域在所述芯片版图所在平面上的投影一侧，所述第三电位区域用于提供衬底电位。
10.根据权利要求2所述的芯片版图，其特征在于，所述芯片版图还包括位于所述第一区域的多个接触单元，位于所述第一区域的接触单元用于给部分所述标准逻辑单元提供阱接触和衬底接触，位于所述第一区域的多个接触单元在所述第一方向上位于所述第一区域的中间区域，在所述第二方向上与所述标准逻辑单元交错排布。
CN202310858969.1A 2023-07-13 2023-07-13 一种芯片版图 Active CN116581121B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310858969.1A CN116581121B (zh) 2023-07-13 2023-07-13 一种芯片版图

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310858969.1A CN116581121B (zh) 2023-07-13 2023-07-13 一种芯片版图

Publications (2)

Publication Number Publication Date
CN116581121A CN116581121A (zh) 2023-08-11
CN116581121B true CN116581121B (zh) 2024-02-23

Family

ID=87541783

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310858969.1A Active CN116581121B (zh) 2023-07-13 2023-07-13 一种芯片版图

Country Status (1)

Country Link
CN (1) CN116581121B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117576249B (zh) * 2024-01-19 2024-04-02 弈芯科技(杭州)有限公司 一种芯片版图数据处理方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332118A (ja) * 1999-05-24 2000-11-30 Matsushita Electric Ind Co Ltd スタンダードセルと半導体集積回路装置とそのレイアウト設計方法
CN1585110A (zh) * 2003-08-21 2005-02-23 川崎微电子股份有限公司 形成半导体集成电路布局结构的方法、布局结构及光掩模
CN105140147A (zh) * 2015-07-22 2015-12-09 上海华力微电子有限公司 一种测试sram共享接触孔与有源区接触电阻的结构
CN110838484A (zh) * 2018-08-16 2020-02-25 三星电子株式会社 包括标准单元的集成电路
CN113161346A (zh) * 2021-03-17 2021-07-23 长鑫存储技术有限公司 集成电路及其布局方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196872A (ja) * 2004-12-17 2006-07-27 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリ、半導体装置、及びその配置方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332118A (ja) * 1999-05-24 2000-11-30 Matsushita Electric Ind Co Ltd スタンダードセルと半導体集積回路装置とそのレイアウト設計方法
CN1585110A (zh) * 2003-08-21 2005-02-23 川崎微电子股份有限公司 形成半导体集成电路布局结构的方法、布局结构及光掩模
CN105140147A (zh) * 2015-07-22 2015-12-09 上海华力微电子有限公司 一种测试sram共享接触孔与有源区接触电阻的结构
CN110838484A (zh) * 2018-08-16 2020-02-25 三星电子株式会社 包括标准单元的集成电路
CN113161346A (zh) * 2021-03-17 2021-07-23 长鑫存储技术有限公司 集成电路及其布局方法

Also Published As

Publication number Publication date
CN116581121A (zh) 2023-08-11

Similar Documents

Publication Publication Date Title
US7919792B2 (en) Standard cell architecture and methods with variable design rules
US8901615B2 (en) N-channel and P-channel end-to-end finfet cell architecture
CN106876468B (zh) N沟道和p沟道finfet单元架构
US7939858B2 (en) Semiconductor device with a transistor having different source and drain lengths
CN116581121B (zh) 一种芯片版图
US20150318407A1 (en) Adding Decoupling Function for TAP Cells
US20080180132A1 (en) Semiconductor device and method of fabricating the same
US20100181600A1 (en) Programmable Transistor Array Design Methodology
KR101711262B1 (ko) 집적 회로의 레이아웃
KR102220682B1 (ko) Sram 셀과 표준 셀 사이의 스페이스 최적화
US8946856B2 (en) Decoupling capacitors for integrated circuits
CN109309077B (zh) 具有改进的布局的集成电路器件
CN213026126U (zh) 有源区域结构
US5986292A (en) Semiconductor integrated logic circuit device
KR100366905B1 (ko) 온칩커패시터를구비한반도체집적회로
US20230267263A1 (en) Space Optimization Between SRAM Cells and Standard Cells
JPH0113222B2 (zh)
JP2001237322A (ja) 半導体集積回路のレイアウト方法
US20070152243A1 (en) Standard cell, cell library using a standard cell and method for arranging via contact
JP2006253498A (ja) 半導体集積回路装置
CN111129304B (zh) Mom电容器、电容阵列结构及其版图设计方法
CN219778895U (zh) 解耦合电容器单元及集成电路
CN214477451U (zh) 半导体存储装置
CN114692549A (zh) 填充单元的版图设计方法
US10417368B2 (en) Semiconductor device and layout design method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant