CN116525594B - 一种封装结构、方法及电子设备 - Google Patents
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Abstract
本申请公开一种封装结构、方法及电子设备，涉及射频、数模混合封装技术领域。封装结构包括：封装框架，以及在所述封装框架四个顶角分别排布的目标地管脚；四个所述目标地管脚与片外地网络引脚短路电接触；改变了回流路径，使得信号与其回流形成的环路面积显著减小，干扰信号和敏感信号无源链路之间的隔离度显著提升，可以改善信号质量；所述封装框架包括待封装芯片对应的干扰信号管脚和敏感信号管脚；在所述目标地管脚对应的所述封装框架的顶角区域设置有至少三根地网络打线，以隔离封装相邻两侧边信号之间的电磁场干扰，进一步提升干扰信号和敏感信号之间的隔离度并改善高速、高频信号质量。
Description
技术领域
本申请涉及射频、数模混合封装技术领域，尤其涉及一种封装结构、方法及电子设备。
背景技术
对于射频、数模混合类小型化方形扁平无引脚(Quad Flat No-leadPackage，QFN)封装芯片，射频干扰和数模干扰设计指标要求高，体现在无源指标上就是隔离度指标要求高，该类成本低和小型化QFN封装的高隔离度指标设计难度大。
传统低成本、小型号QFN封装框架（Frame）的四个顶角无管脚（Pin）排布，封装***无地管脚分配，所有信号管脚和电源管脚的回流均需要通过封装中间的热焊盘（EPAD）进行回流。
传统QFN封装芯片应用于2层印制电路板（Printed Circuit Board，PCB）低成本应用场景时，封装与PCB级联区域的回流环路较大，导致干扰信号和敏感信号之间的隔离度或串扰指标显著劣化，以及导致高速信号和高频信号的高频插损会明显劣化。
发明内容
本申请的目的在于提供一种封装结构、方法及电子设备，以解决现有封装芯片干扰信号和敏感信号之间的隔离度或串扰指标显著劣化，以及导致高速信号和高频信号的高频插损会明显劣化的问题。
第一方面，本申请提供一种封装结构，包括封装框架，以及在所述封装框架四个顶角分别排布的目标地管脚；四个所述目标地管脚与片外地网络引脚短路电接触；
其中，所述封装框架包括待封装芯片对应的干扰信号管脚和敏感信号管脚；所述干扰信号管脚和所述敏感信号管脚靠近对应的所述目标地管脚设置；
在所述目标地管脚对应的所述封装框架的顶角区域设置有至少三根地网络打线，至少三根所述地网络打线形成垂直隔离墙。
采用上述技术方案的情况下，本申请实施例提供的封装结构，包括封装框架，以及在所述封装框架四个顶角分别排布的目标地管脚；四个所述目标地管脚与片外地网络引脚短路电接触；本申请所述的封装结构通过在封装框架四个顶角分别排布目标地管脚，使得干扰信号和敏感信号的主要回流路径为pcb顶层地至封装顶角对应的目标地管脚，至封装框架至地网络打线，最终至待封装芯片的单个单元之前的裸片，也即是改变了回流路径，使得信号与其回流形成的环路面积显著减小，环路面积减小会削弱关键信号和敏感信号之间的天线效应，体现在无源指标上就是干扰信号和敏感信号无源链路之间的隔离度显著提升，同时环路面积减小也减小了信号链路上的寄生电感，有助于减小信号无源链路插损问题，进一步的，可以改善信号质量；所述封装框架包括待封装芯片对应的干扰信号管脚和敏感信号管脚；所述干扰信号管脚和所述敏感信号管脚靠近对应的所述目标地管脚设置；在所述目标地管脚对应的所述封装框架的顶角区域设置有至少三根地网络打线，至少三根所述地网络打线形成垂直隔离墙，以隔离封装相邻两侧边信号之间的电磁场干扰，进一步提升干扰信号和敏感信号之间的隔离度并改善高速、高频信号质量。
在一种可能的实现方式中，所述地网络打线的一端和所述目标地管脚连接，所述地网络打线的另一端和所述顶角区域对应的部分所述封装框架连接，至少三根所述地网络打线上下堆叠设置。
在一种可能的实现方式中，至少三根所述地网络打线间隔设置于所述目标地管脚和所述顶角区域对应的部分所述封装框架上方。
在一种可能的实现方式中，所述目标地管脚的形状包括圆柱体、正方体、长方体、类Y字型体或类Z字型体中的至少一者。
在一种可能的实现方式中，所述地网络打线为导体材料组成的打线。
第二方面，本申请还提供一种封装方法，用于制备第一方面任一所述的封装结构，所述封装方法包括：
在封装框架四个顶角分别设置目标地管脚；
控制四个所述目标地管脚与片外地网络引脚短路电接触；
将所述封装框架中的待封装芯片对应的干扰信号管脚和敏感信号管脚靠近对应的所述目标地管脚设置；
在所述目标地管脚对应的所述封装框架的顶角区域设置至少三根地网络打线以形成垂直隔离墙。
在一种可能的实现方式中，所述在所述目标地管脚对应的所述封装框架的顶角区域设置至少三根地网络打线以形成垂直隔离墙，包括：
在所述目标地管脚对应的所述封装框架的顶角区域通过上下堆叠方式设置至少三根所述地网络打线以形成所述垂直隔离墙。
在一种可能的实现方式中，所述在所述目标地管脚对应的所述封装框架的顶角区域设置至少三根地网络打线以形成垂直隔离墙，包括：
在所述目标地管脚对应的所述封装框架的顶角区域通过间隔打线方式设置至少三根所述地网络打线以形成所述垂直隔离墙。
在一种可能的实现方式中，所述在所述目标地管脚对应的所述封装框架的顶角区域设置至少三根地网络打线以形成垂直隔离墙，包括：
在所述目标地管脚对应的所述封装框架的顶角区域通过类地针打线方式设置至少三根所述地网络打线以形成所述垂直隔离墙。
第二方面提供的封装方法的有益效果与第一方面或第一方面任一可能的实现方式描述的封装结构的有益效果相同，此处不做赘述。
第三方面，本申请还提供一种电子设备，包括：一个或多个处理器；和其上存储有指令的一个或多个机器可读介质，当由所述一个或多个处理器执行时，使得执行第二方面任一可能的实现方式描述的封装方法。
第三方面提供的电子设备的有益效果与第二方面或第二方面任一可能的实现方式描述的封装方法的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1a示出了本申请实施例提供的一种传统QFN封装的顶部结构示意图；
图1b示出了本申请实施例提供的一种传统QFN封装的底部结构示意图；
图1c示出了本申请实施例提供的一种传统QFN封装的3D结构示意图；
图1d示出了本申请实施例提供的一种传统QFN封装的侧视结构示意图；
图2a示出了本申请实施例提供的一种封装结构的顶部俯视图；
图2b示出了本申请实施例提供的一种封装结构的底部仰视图；
图2c示出了本申请实施例提供的一种封装结构的侧视图；
图2d示出了本申请实施例提供的一种封装结构的3D图；
图2e示出了本申请实施例提供的图2d所示的封装结构M区域中的的垂直隔离墙的放大图；
图3a示出了本申请实施例提供的另一种封装结构的顶部俯视图；
图3b示出了本申请实施例提供的另一种封装结构的3D图；
图3c示出了本申请实施例提供的图3b封装结构M区域的局部放大图；
图4a示出了本申请实施例提供的又一种封装结构的顶部俯视图；
图4b示出了本申请实施例提供的又一种封装结构的3D图；
图4c示出了本申请实施例提供的图4b封装结构M区域的局部放大图；
图5a示出了本申请实施例提供的再一种封装结构的顶部俯视图；
图5b示出了本申请实施例提供的再一种封装结构的底部仰视图；
图5c示出了本申请实施例提供的再一种封装结构的3D图；
图6a示出了本申请实施例提供的还一种封装结构的顶部俯视图；
图6b示出了本申请实施例提供的还一种封装结构的底部仰视图；
图6c示出了本申请实施例提供的还一种封装结构的3D图；
图7a示出了本申请实施例提供的一种封装顶角无目标地管脚的隔离度的示意图；
图7b示出了本申请实施例提供的一种封装顶角有目标地管脚的隔离度的示意图；
图8a示出了本申请实施例提供的一种单片机引脚中的XTAL-IN对应的信号链路插损的对比示意图；
图8b示出了本申请实施例提供的一种射频识别信号链路插损的对比示意图；
图9a示出了本申请实施例提供的一种封装顶角有目标地管脚的隔离度曲线示意图；
图9b示出了本申请实施例提供的一种封装顶角有目标地管脚并且有垂直隔离墙的隔离度曲线示意图；
图9c示出了本申请实施例提供的一种XTAL-IN信号链路插损的对比示意图；
图10示出了本申请实施例提供的一种封装方法的流程示意图；
图11示出了本申请实施例提供的一种电子设备的硬件结构示意图；
图12为本申请实施例提供的芯片的结构示意图。
附图标记：
101-封装框架；102-目标地管脚；E-地网络打线；300-电子设备；310-处理器；320-通信接口；330-存储器；340-通信线路；400-芯片；440-总线***。
具体实施方式
为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。例如，第一阈值和第二阈值仅仅是为了区分不同的阈值，并不对其先后顺序进行限定。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
需要说明的是，本申请中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项（个）”或其类似表达，是指的这些项中的任意组合，包括单项（个）或复数项（个）的任意组合。例如，a，b或c中的至少一项（个），可以表示：a，b，c，a和b的结合，a和c的结合，b和c的结合，或a、b和c的结合，其中a，b，c可以是单个，也可以是多个。
传统低成本、小型号QFN封装Frame框架的四个顶角无地管脚（Pin）排布，封装***无地管脚分配，所有信号管脚和电源管脚的回流均需要通过封装中间的EPAD进行回流。示例的，参见图1a，示出了本申请实施例提供的一种传统QFN封装的顶部结构示意图，图1b示出了本申请实施例提供的一种传统QFN封装的底部结构示意图，图1c示出了本申请实施例提供的一种传统QFN封装的3D结构示意图，图1d示出了本申请实施例提供的一种传统QFN封装的侧视结构示意图，如图1b中标识z所示，其Frame框架的四个顶角无管脚排布，基于低成本和小型化考虑，封装***无地管脚分配，所有信号和电源的回流均需要中间的EPAD进行回流。对于两层PCB低成本应用场景，干扰信号和敏感信号的主要回流路径为：PCB 底层地至PCB地过孔至封装EPAD至Frame框架至地网络打线至单个单元之间的裸片，该回流路径会造成信号与其回流形成的环路面积较大，环路面积较大会导致干扰信号和敏感信号的天线效应增强，体现在无源指标上就是干扰信号和敏感信号无源链路之间的隔离度显著减小，最终导致干扰风险增大。
QFN封装芯片应用于低成本两层PCB场景时，如果仅依靠中间的EPAD进行接地回流，由于PCB板厚较厚，封装与PCB级联区域的回流环路面积会很大，这会带来两方面的问题：第一方面，干扰信号与敏感信号之间的隔离度或串扰指标会显著劣化，第二方面，高速和高频信号的高频插损会明显劣化。更进一步的，参见图1a中标识n所示，Frame框架四个顶角区域的地网络打线稀疏，该区域会影响封装相邻两侧信号地网络打线之间的隔离度。基于此，本申请提供一种封装结构和封装方法，具体如下所示：
图2a示出了本申请实施例提供的一种封装结构的顶部俯视图，图2b示出了本申请实施例提供的一种封装结构的底部仰视图，图2c示出了本申请实施例提供的一种封装结构的侧视图，图2d示出了本申请实施例提供的一种封装结构的3D图，图2e示出了本申请实施例提供的图2d所示的封装结构M区域中的的垂直隔离墙的放大图，如图2a、图2b、图2c、图2d和图2e所示，所述封装结构包括：封装框架101，以及在所述封装框架101四个顶角分别排布的目标地管脚102；四个所述目标地管脚102与片外地网络引脚短路电接触；
其中，所述封装框架101包括待封装芯片对应的干扰信号管脚和敏感信号管脚；所述干扰信号管脚和所述敏感信号管脚靠近对应的所述目标地管脚设置；
在所述目标地管脚102对应的所述封装框架的顶角区域设置有至少三根地网络打线E，至少三根所述地网络打线E形成垂直隔离墙。
综上所述，本申请实施例提供的封装结构，包括封装框架，以及在所述封装框架四个顶角分别排布的目标地管脚；四个所述目标地管脚与片外地网络引脚短路电接触；本申请所述的封装结构通过在封装框架四个顶角分别排布目标地管脚，使得干扰信号和敏感信号的主要回流路径为pcb顶层地至封装顶角对应的目标地管脚，至封装框架至地网络打线，最终至待封装芯片的单个单元之前的裸片，也即是改变了回流路径，使得信号与其回流形成的环路面积显著减小，环路面积减小会削弱关键信号和敏感信号之间的天线效应，体现在无源指标上就是干扰信号和敏感信号无源链路之间的隔离度显著提升，同时环路面积减小也减小了信号链路上的寄生电感，有助于减小信号无源链路插损问题，进一步的，可以改善信号质量；所述封装框架包括待封装芯片对应的干扰信号管脚和敏感信号管脚；所述干扰信号管脚和所述敏感信号管脚靠近对应的所述目标地管脚设置；在所述目标地管脚对应的所述封装框架的顶角区域设置有至少三根地网络打线，至少三根所述地网络打线形成垂直隔离墙，以隔离封装相邻两侧边信号之间的电磁场干扰，进一步提升干扰信号和敏感信号之间的隔离度以改善高速、高频信号质量。
在本申请中，至少三根地网络打线与封装框架顶角的目标地管脚处于一条近似斜直线上，具有一定高度及具有较好隔离作用的垂直隔离墙。
可选的，如图2c、图2d和图2e所示，所述地网络打线E的一端和所述目标地管脚102连接，所述地网络打线E的另一端和所述顶角区域对应的部分所述封装框架101连接，至少三根所述地网络打线E上下堆叠设置。
可选的，至少三根所述地网络打线间隔E设置于所述目标地管脚102和所述顶角区域对应的部分所述封装框架101上方。
示例的，图3a示出了本申请实施例提供的另一种封装结构的顶部俯视图，图3b示出了本申请实施例提供的另一种封装结构的3D图，图3c示出了本申请实施例提供的图3b封装结构M区域的局部放大图，如图3a、图3b和图3c所示，在所述目标地管脚对应的所述封装框架的顶角区域通过间隔打线方式设置至少三根所述地网络打线E以形成所述垂直隔离墙，以隔离封装相邻两侧边信号之间的电磁场干扰，进一步提升干扰信号和敏感信号之间的隔离度；QFN封装信号地网络打线处的阻抗一般偏大，如果隔离地网络打线靠近信号地网络线，可以适当降低信号地网络线处的阻抗，可以改善信号质量。
又示例的，图4a示出了本申请实施例提供的又一种封装结构的顶部俯视图，图4b示出了本申请实施例提供的又一种封装结构的3D图，图4c示出了本申请实施例提供的图4b封装结构M区域的局部放大图，如图4a、图4b和图4c所示，在所述目标地管脚对应的所述封装框架的顶角区域通过类地针打线方式设置至少三根所述地网络打线E以形成所述垂直隔离墙，以隔离封装相邻两侧边信号之间的电磁场干扰，进一步提升干扰信号和敏感信号之间的隔离度；QFN封装信号地网络打线处的阻抗一般偏大，如果隔离地网络打线靠近信号地网络线，可以适当降低信号地网络线处的阻抗，可以改善信号质量。
本申请实施例对地网络打线的具体数量不作限定，地网络打线的具体数量和实际封装结构的尺寸正相关，可以根据实际应用场景做具体设置。
可选的，所述目标地管脚的形状包括圆柱体、正方体、长方体、类Y字型体或类Z字型体中的至少一者。
示例的，参见图2b，目标地管脚102的形状为类Y字型体。
示例的，图5a示出了本申请实施例提供的再一种封装结构的顶部俯视图，图5b示出了本申请实施例提供的再一种封装结构的底部仰视图，图5c示出了本申请实施例提供的再一种封装结构的3D图，如图5a、图5b和图5c所示，目标地管脚102的形状为圆柱体。
示例的，图6a示出了本申请实施例提供的还一种封装结构的顶部俯视图，图6b示出了本申请实施例提供的还一种封装结构的底部仰视图，图6c示出了本申请实施例提供的还一种封装结构的3D图，如图6a、图6b和图6c所示，目标地管脚102的形状为正方体，本申请实施例对目标地管脚的具体形状不作限定。
可选的，所述地网络打线为导体材料组成的打线，示例的，可以是铜、金等导体材料，本申请实施例对地网络打线的具体材质不作限定。
图7a示出了本申请实施例提供的一种封装顶角无目标地管脚的隔离度的示意图，图7b示出了本申请实施例提供的一种封装顶角有目标地管脚的隔离度的示意图，图7a和图7b的横轴为频率（Freq），单位为吉赫兹（GHz），纵轴表示隔离度Y1，从图7a和图7b对比可知，顶角有目标地管脚时的隔离度整体提升10dB，dB在此表示纯计量单位，无实际含义，隔离度提升显著。
图8a示出了本申请实施例提供的一种单片机引脚中的XTAL-IN对应的信号链路插损的对比示意图，图8b示出了本申请实施例提供的一种射频识别（RFIO）信号链路插损的对比示意图，图8a和图8b的横轴为频率，单位为吉赫兹（GHz），纵轴表示插损，单位为dB，dB在此表示纯计量单位，无实际含义。图8a中顶角无目标地管脚对应的曲线为T1，顶角有目标地管脚对应的曲线为T2，图8b中顶角无目标地管脚对应的曲线为T3，顶角有目标地管脚对应的曲线为T4，由图8a可知，插损减小了0.09dB/2.4GHz，相对于0.43dB/2.4GHz的绝对插损值，插损减小收益明显，插损减小，表示信号对外辐射损耗减小，可以改善信号质量。
图9a示出了本申请实施例提供的一种封装顶角有目标地管脚的隔离度曲线示意图，图9b示出了本申请实施例提供的一种封装顶角有目标地管脚并且有垂直隔离墙的隔离度曲线示意图，图9a和图9b的横轴为频率，单位为吉赫兹（GHz），纵轴表示隔离度，图9c示出了本申请实施例提供的一种XTAL-IN信号链路插损的对比示意图，单位为吉赫兹（GHz），纵轴表示插损，单位为dB，dB在此表示纯计量单位，无实际含义，由图9a和图9b可知，隔离度会进一步提升2dB/2.4GHz，并且，图9b相对于图9a隔离度提升了12dB/2.4GHz，隔离度提升效果显著，图9c中顶角有目标地管脚对应的曲线为T5，顶角有目标地管脚并且设置垂直隔离墙对应的曲线为T6，可知由于地网络打线对信号网络打线阻抗的改善，使得增加垂直隔离墙后的信号插损也有所改善。
综上所述，本申请实施例提供的封装结构，包括封装框架，以及在所述封装框架四个顶角分别排布的目标地管脚；四个所述目标地管脚与片外地网络引脚短路电接触；本申请所述的封装结构通过在封装框架四个顶角分别排布目标地管脚，使得干扰信号和敏感信号的主要回流路径为pcb顶层地至封装顶角对应的目标地管脚，至封装框架至地网络打线，最终至待封装芯片的单个单元之前的裸片，也即是改变了回流路径，使得信号与其回流形成的环路面积显著减小，环路面积减小会削弱关键信号和敏感信号之间的天线效应，体现在无源指标上就是干扰信号和敏感信号无源链路之间的隔离度显著提升，同时环路面积减小也减小了信号链路上的寄生电感，有助于减小信号无源链路插损问题，进一步的，可以改善信号质量；所述封装框架包括待封装芯片对应的干扰信号管脚和敏感信号管脚；所述干扰信号管脚和所述敏感信号管脚靠近对应的所述目标地管脚设置；在所述目标地管脚对应的所述封装框架的顶角区域设置有至少三根地网络打线，至少三根所述地网络打线形成垂直隔离墙，以隔离封装相邻两侧边信号之间的电磁场干扰，进一步提升干扰信号和敏感信号之间的隔离度以改善信号质量。
图10示出了本申请实施例提供的一种封装方法的流程示意图，用于制备图2a-图6c任一所述的封装结构，如图10所示，所述方法包括：
步骤201：在封装框架四个顶角分别设置目标地管脚；
步骤202：控制四个所述目标地管脚与片外地网络引脚短路电接触；
步骤203：将所述封装框架中的待封装芯片对应的干扰信号管脚和敏感信号管脚靠近对应的所述目标地管脚设置；
步骤204：在所述目标地管脚对应的所述封装框架的顶角区域设置至少三根地网络打线以形成垂直隔离墙。
在所述目标地管脚对应的所述封装框架的顶角区域通过上下堆叠方式设置至少三根所述地网络打线以形成所述垂直隔离墙。
在所述目标地管脚对应的所述封装框架的顶角区域通过间隔打线方式设置至少三根所述地网络打线以形成所述垂直隔离墙。
在所述目标地管脚对应的所述封装框架的顶角区域通过类地针打线方式设置至少三根所述地网络打线以形成所述垂直隔离墙。
综上所述，本申请实施例提供的封装方法，通过在封装框架四个顶角分别设置目标地管脚；控制四个所述目标地管脚与片外地网络引脚短路电接触；将所述封装框架中的待封装芯片对应的干扰信号管脚和敏感信号管脚靠近对应的所述目标地管脚设置；在所述目标地管脚对应的所述封装框架的顶角区域设置至少三根地网络打线以形成垂直隔离墙，本申请所述的封装结构通过在封装框架四个顶角分别排布目标地管脚，使得干扰信号和敏感信号的主要回流路径为pcb顶层地至封装顶角对应的目标地管脚，至封装框架至地网络打线，最终至待封装芯片的单个单元之前的裸片，也即是改变了回流路径，使得信号与其回流形成的环路面积显著减小，环路面积减小会削弱关键信号和敏感信号之间的天线效应，体现在无源指标上就是干扰信号和敏感信号无源链路之间的隔离度显著提升，同时环路面积减小也减小了信号链路上的寄生电感，有助于减小信号无源链路插损问题，进一步的，可以改善信号质量；在所述目标地管脚对应的所述封装框架的顶角区域设置有至少三根地网络打线，至少三根所述地网络打线形成垂直隔离墙，以隔离封装相邻两侧边信号之间的电磁场干扰，进一步提升干扰信号和敏感信号之间的隔离度以改善高速、高频信号质量。
本申请提供的一种封装方法，可以制备如图2a-6c任一所示的封装结构，为避免重复，这里不再赘述。
本申请实施例中的电子设备可以是装置，也可以是终端中的部件、集成电路、或芯片。该装置可以是移动电子设备，也可以为非移动电子设备。示例性的，移动电子设备可以为手机、平板电脑、笔记本电脑、掌上电脑、车载电子设备、可穿戴设备、超级移动个人计算机（ultra-mobile personal computer，UMPC）、上网本或者个人数字助理（personaldigital assistant，PDA）等，非移动电子设备可以为服务器、网络附属存储器（NetworkATTached Storage，NAS）、个人计算机（personal computer，PC）、电视机（television，TV）、柜员机或者自助机等，本申请实施例不作具体限定。
本申请实施例中的电子设备可以为具有操作***的装置。该操作***可以为安卓（Android）操作***，可以为ios操作***，还可以为其他可能的操作***，本申请实施例不作具体限定。
图11示出了本申请实施例提供的一种电子设备的硬件结构示意图。如图11所示，该电子设备300包括处理器310。
如图11所示，上述处理器310可以是一个通用中央处理器（central processingunit，CPU），微处理器，专用集成电路（application-specific integrated circuit，ASIC），或一个或多个用于控制本申请方案程序执行的集成电路。
如图11所示，上述电子设备300还可以包括通信线路340。通信线路340可包括一通路，在上述组件之间传送信息。
可选的，如图11所示，上述电子设备还可以包括通信接口320。通信接口320可以为一个或多个。通信接口320可使用任何收发器一类的装置，用于与其他设备或通信网络通信。
可选的，如图11所示，该电子设备还可以包括存储器330。存储器330用于存储执行本申请方案的计算机执行指令，并由处理器来控制执行。处理器用于执行存储器中存储的计算机执行指令，从而实现本申请实施例提供的方法。
如图11所示，存储器330可以是只读存储器（read-only memory，ROM）或可存储静态信息和指令的其他类型的静态存储设备，随机存取存储器（random access memory，RAM）或者可存储信息和指令的其他类型的动态存储设备，也可以是电可擦可编程只读存储器（electrically erasable programmable read-only memory，EEPROM）、只读光盘（compactdisc read-only memory，CD-ROM）或其他光盘存储、光碟存储（包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等）、磁盘存储介质或者其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。存储器330可以是独立存在，通过通信线路340与处理器310相连接。存储器330也可以和处理器310集成在一起。
可选的，本申请实施例中的计算机执行指令也可以称之为应用程序代码，本申请实施例对此不作具体限定。
在具体实现中，作为一种实施例，如图11所示，处理器310可以包括一个或多个CPU，如图11中的CPU0和CPU1。
在具体实现中，作为一种实施例，如图11所示，终端设备可以包括多个处理器，如图11中的处理器。这些处理器中的每一个可以是一个单核处理器，也可以是一个多核处理器。
图12是本申请实施例提供的芯片的结构示意图。如图12所示，该芯片400包括一个或两个以上（包括两个）处理器310。
可选的，如图12所示，该芯片还包括通信接口320和存储器330，存储器330可以包括只读存储器和随机存取存储器，并向处理器提供操作指令和数据。存储器的一部分还可以包括非易失性随机存取存储器（non-volatile random access memory，NVRAM）。
在一些实施方式中，如图12所示，存储器330存储了如下的元素，执行模块或者数据结构，或者他们的子集，或者他们的扩展集。
在本申请实施例中，如图12所示，通过调用存储器存储的操作指令（该操作指令可存储在操作***中），执行相应的操作。
如图12所示，处理器310控制终端设备中任一个的处理操作，处理器310还可以称为中央处理单元（central processing unit，CPU）。
如图12所示，存储器330可以包括只读存储器和随机存取存储器，并向处理器提供指令和数据。存储器330的一部分还可以包括NVRAM。例如应用中存储器、通信接口以及存储器通过总线***耦合在一起，其中总线***除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。但是为了清楚说明起见，在图12中将各种总线都标为总线***440。
如图12所示，上述本申请实施例揭示的方法可以应用于处理器中，或者由处理器实现。处理器可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是通用处理器、数字信号处理器（digital signal processing，DSP）、ASIC、现场可编程门阵列（field-programmable gate array，FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。
一方面，提供一种计算机可读存储介质，计算机可读存储介质中存储有指令，当指令被运行时，实现上述实施例中由终端设备执行的功能。
一方面，提供一种芯片，该芯片应用于终端设备中，芯片包括至少一个处理器和通信接口，通信接口和至少一个处理器耦合，处理器用于运行指令，以实现上述实施例中由封装方法执行的功能。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机程序或指令。在计算机上加载和执行所述计算机程序或指令时，全部或部分地执行本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、终端、用户设备或者其它可编程装置。所述计算机程序或指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机程序或指令可以从一个网站站点、计算机、服务器或数据中心通过有线或无线方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是集成一个或多个可用介质的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，例如，软盘、硬盘、磁带；也可以是光介质，例如，数字视频光盘（digital video disc，DVD）；还可以是半导体介质，例如，固态硬盘（solid state drive，SSD）。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”（comprising）一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
尽管结合具体特征及其实施例对本申请进行了描述，显而易见的，在不脱离本申请的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本申请的示例性说明，且视为已覆盖本申请范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包括这些改动和变型在内。
Claims (9)
1.一种封装结构，其特征在于，包括封装框架，以及在所述封装框架四个顶角分别排布的目标地管脚；四个所述目标地管脚与片外地网络引脚短路电接触；
其中，所述封装框架包括待封装芯片对应的干扰信号管脚和敏感信号管脚；所述干扰信号管脚和所述敏感信号管脚靠近对应的所述目标地管脚设置；
在所述目标地管脚对应的所述封装框架的顶角区域设置有至少三根地网络打线，至少三根所述地网络打线形成垂直隔离墙；
所述地网络打线的一端和所述目标地管脚连接，所述地网络打线的另一端和所述顶角区域对应的部分所述封装框架连接，至少三根所述地网络打线上下堆叠设置。
2.根据权利要求1所述的封装结构，其特征在于，所述目标地管脚的形状包括圆柱体、正方体、长方体、类Y字型体或类Z字型体中的至少一者。
3.根据权利要求1至2任一所述的封装结构，其特征在于，所述地网络打线为导体材料组成的打线。
4.一种封装方法，其特征在于，用于制备权利要求1至3任一所述的封装结构，所述封装方法包括：
在封装框架四个顶角分别设置目标地管脚；
控制四个所述目标地管脚与片外地网络引脚短路电接触；
将所述封装框架中的待封装芯片对应的干扰信号管脚和敏感信号管脚靠近对应的所述目标地管脚设置；
在所述目标地管脚对应的所述封装框架的顶角区域设置至少三根地网络打线以形成垂直隔离墙；
所述在所述目标地管脚对应的所述封装框架的顶角区域设置至少三根地网络打线以形成垂直隔离墙，包括：
在所述目标地管脚对应的所述封装框架的顶角区域通过上下堆叠方式设置至少三根所述地网络打线以形成所述垂直隔离墙。
5.一种封装结构，其特征在于，包括封装框架，以及在所述封装框架四个顶角分别排布的目标地管脚；四个所述目标地管脚与片外地网络引脚短路电接触；
其中，所述封装框架包括待封装芯片对应的干扰信号管脚和敏感信号管脚；所述干扰信号管脚和所述敏感信号管脚靠近对应的所述目标地管脚设置；
在所述目标地管脚对应的所.述封装框架的顶角区域设置有至少三根地网络打线，至少三根所述地网络打线形成垂直隔离墙；
至少三根所述地网络打线通过类地针打线方式设置于所述目标地管脚和所述顶角区域对应的部分所述封装框架上方。
6.根据权利要求5所述的封装结构，其特征在于，所述目标地管脚的形状包括圆柱体、正方体、长方体、类Y字型体或类Z字型体中的至少一者。
7.根据权利要求5至6任一所述的封装结构，其特征在于，所述地网络打线为导体材料组成的打线。
8.一种封装方法，其特征在于，用于制备权利要求5至7任一所述的封装结构，所述封装方法包括：
在封装框架四个顶角分别设置目标地管脚；
控制四个所述目标地管脚与片外地网络引脚短路电接触；
将所述封装框架中的待封装芯片对应的干扰信号管脚和敏感信号管脚靠近对应的所述目标地管脚设置；
在所述目标地管脚对应的所述封装框架的顶角区域设置至少三根地网络打线以形成垂直隔离墙；
所述在所述目标地管脚对应的所述封装框架的顶角区域设置至少三根地网络打线以形成垂直隔离墙，包括：
在所述目标地管脚对应的所述封装框架的顶角区域通过类地针打线方式设置至少三根所述地网络打线以形成所述垂直隔离墙。
9.一种电子设备，其特征在于，包括：一个或多个处理器；和其上存储有指令的一个或多个机器可读介质，当由所述一个或多个处理器执行时，使得执行权利要求4或8任一所述的封装方法。
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