CN116507110A - 半导体结构的制作方法及半导体结构 - Google Patents
半导体结构的制作方法及半导体结构 Download PDFInfo
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Abstract
本公开提出一种半导体结构及其制作方法，制作方法包括：在衬底上沉积薄膜堆叠结构；在薄膜堆叠结构中形成第一孔洞，第一孔洞沿薄膜堆叠结构的堆叠方向贯穿薄膜堆叠结构，且第一孔洞底部暴露出衬底；在第一孔洞中生长外延硅柱；沿第一方向刻蚀薄膜堆叠结构和外延硅柱而形成第一沟槽，第一沟槽穿越外延硅柱的中心并将外延硅柱分为第一半柱和第二半柱；形成第一隔离层，第一隔离层填充第一沟槽；在第一半柱远离第一沟槽的侧壁形成第一类型掺杂的第一沟道区，在第二半柱远离第一沟槽的侧壁形成第二类型掺杂的第二沟道区，第一类型掺杂与第二类型掺杂的其中之一为N型，其中另一为P型；在第一沟道区和第二沟道区的表面均形成栅极介质层和栅极导电层。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
随着半导体行业的发展，为追求利益最大化，如何实现更高的存储密度是众多半导体研究人员以及从业人员的重要研究课题。目前，传统的DRAM采用的是1T1C结构的存储单元，即一个晶体管对应一个电容结构，面对存储容量增加的需求以及工艺尺寸的微缩，使用电容结构的存储单元面临工艺极限的挑战。
发明内容
本公开的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种能够具体实现3D NOP型无电容(Capacitor-Less)DRAM器件的半导体结构的制作方法。
本公开的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种半导体结构。
为实现上述目的，本公开采用如下技术方案：
根据本公开的一个方面，提供一种半导体结构的制作方法，包括：提供衬底，在所述衬底上沉积薄膜堆叠结构；在所述薄膜堆叠结构中形成第一孔洞，所述第一孔洞沿所述薄膜堆叠结构的堆叠方向贯穿所述薄膜堆叠结构，且所述第一孔洞底部暴露出所述衬底；在所述第一孔洞中生长外延硅柱；沿第一方向刻蚀所述薄膜堆叠结构和所述外延硅柱而形成第一沟槽，所述第一沟槽穿越所述外延硅柱的中心并将所述外延硅柱分为第一半柱和第二半柱；形成第一隔离层，所述第一隔离层填充所述第一沟槽；在所述第一半柱远离所述第一沟槽的侧壁形成第一类型掺杂的第一沟道区，在所述第二半柱远离所述第一沟槽的侧壁形成第二类型掺杂的第二沟道区，所述第一类型掺杂与所述第二类型掺杂的其中之一为N型，其中另一为P型；在所述第一沟道区和所述第二沟道区的表面均形成栅极介质层和栅极导电层。
根据本公开的另一个方面，提供一种半导体结构，包括衬底、薄膜堆叠结构、外延硅柱以及第一隔离层；所述薄膜堆叠结构设置于所述衬底表面，所述薄膜堆叠结构中设置有暴露出所述衬底的第一孔洞，所述外延硅柱设置于所述第一孔洞中，所述第一隔离层设置于第一沟槽内，所述第一沟槽沿第一方向经由去除部分所述薄膜堆叠结构和所述外延硅柱而形成，且所述第一沟槽穿越所述外延硅柱的中心并将所述外延硅柱分为第一半柱和第二半柱；所述第一半柱远离所述第一沟槽的侧壁设置有第一类型掺杂的第一沟道区，所述第二半柱远离所述第一沟槽的侧壁设置有第二类型掺杂的第二沟道区，所述第一类型掺杂与所述第二类型掺杂的其中之一为N型，其中另一为P型；所述第一沟道区和所述第二沟道区的表面均设置有栅极介质层和栅极导电层。
由上述技术方案可知，本公开提出的半导体结构的制作方法及半导体结构的优点和积极效果在于：
本公开在薄膜堆叠结构中设置暴露衬底的第一孔洞，在第一孔洞中生长外延硅柱，沿第一方向设置第一沟槽，第一沟槽穿越外延硅柱的中心而将其分为第一半柱和第二半柱。在此基础上，本公开在第一半柱远离第一沟槽的侧壁形成第一类型掺杂的第一沟道区，并在第二半柱远离第一沟槽的侧壁形成第二类型掺杂的第二沟道区，且第一沟道区和第二沟道区的表面均形成有栅极介质层和栅极导电层。通过上述设计，本公开提出的半导体结构的制作方法能够具体实现3D NOP型Capacitor-Less DRAM器件的制作，通过该制作方法制成的半导体结构由于不具有电容结构，因而工艺流程更加简单且更容易实现较高的存储密度，填补了3D NOP型的Capacitor-Less DRAM器件在行业内的技术空白。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标、特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的半导体结构的制作方法的工艺流程图；
图2至图63分别是在图1示出的半导体结构的制作方法中，半导体结构在几个步骤中的不同视角下的层叠结构示意图；
图64至图66分别是根据另一示例性实施方式示出的半导体结构的制作方法中，半导体结构在几个步骤中的层叠结构示意图。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构、***和步骤。应理解的是，可以使用部件、结构、示例性装置、***和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中所述的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
参阅图1，其代表性地示出了本公开提出的半导体结构的制作方法的工艺流程图。在该示例性实施方式中，本公开提出的半导体结构的制作方法是以应用于3D NOP型的Capacitor-Less DRAM器件为例进行说明的。本领域技术人员容易理解的是，为将本公开的相关设计应用于其他类型的半导体结构，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本公开提出的半导体结构的制作方法的原理的范围内。
如图1所示，在本公开的一实施方式中，本公开提出的半导体结构的制作方法包括：
步骤S1：提供衬底100，在衬底100上沉积薄膜堆叠结构200；
步骤S2：在薄膜堆叠结构200中形成第一孔洞V1，第一孔洞V1沿薄膜堆叠结构200的堆叠方向贯穿薄膜堆叠结构200，且第一孔洞V1底部暴露出衬底100；
步骤S3：在第一孔洞V1中生长外延硅柱110；
步骤S4：沿第一方向X刻蚀薄膜堆叠结构200和外延硅柱110而形成第一沟槽G1，第一沟槽G1穿越外延硅柱110的中心并将外延硅柱110分为第一半柱111和第二半柱112；
步骤S5：形成第一隔离层300，第一隔离层300填充第一沟槽G1；
步骤S6：在第一半柱111远离第一沟槽G1的侧壁形成第一类型掺杂的第一沟道区A，在第二半柱112远离第一沟槽G1的侧壁形成第二类型掺杂的第二沟道区B，第一类型掺杂与第二类型掺杂的其中之一为N型，其中另一为P型；
步骤S7：在第一沟道区A和第二沟道区B的表面均形成栅极介质层和栅极导电层430。
通过上述设计，本公开提出的半导体结构的制作方法能够具体实现3D NOP型Capacitor-Less DRAM器件的制作，通过该制作方法制成的半导体结构由于不具有电容结构，因而工艺流程更加简单且更容易实现较高的存储密度，填补了3D NOP型的Capacitor-Less DRAM器件在行业内的技术空白。
配合参阅图2至图63，图2至图63分别代表性地示出了在图1示出的半导体结构的制作方法中，半导体结构在几个步骤中的不同视角下的层叠结构示意图。具体地，图2、图4、图6、……图62分别代表性地示出了各步骤中的半导体结构沿第一方向X所作的剖视图，图3、图5、图7、……图63分别代表性地示出了各步骤中的半导体结构沿第二方向Y所作的剖视图，且该第一方向X与该第二方向Y不平行。以下将结合上述附图，对本公开提出的半导体结构的制作方法的各主要工艺步骤的具体工艺、材料、顺序等进行详细说明。
如图4和图5所示，在本公开的一实施方式中，对于步骤S2而言，“在薄膜堆叠结构200中形成第一孔洞V1”的步骤可以具体包括：在薄膜堆叠结构200上形成具有孔状图案的图案化掩膜层800(附图未示出)，沿孔状图案刻蚀薄膜堆叠结构200，直至露出衬底100，以形成第一孔洞V1。
如图6和图7所示，在本公开的一实施方式中，对于步骤S3而言，“在第一孔洞V1中生长外延硅柱110”的步骤可以具体包括：在第一孔洞V1中，由被第一孔洞V1暴露出的衬底100表面开始，通过选择性外延生长的方法生长外延硅柱110，直至外延硅柱110的顶面不低于图案化掩膜层800的顶面。
如图9所示，在本公开的一实施方式中，第一沟槽G1的在第二方向Y上的宽度，在外延硅柱110在第二方向Y上的最大宽度中的占比为30％～90％，例如30％、45％、65％、90％等。在一些实施方式中，第一沟槽G1的在第二方向Y上的宽度，在外延硅柱110在第二方向Y上的最大宽度中的占比亦可小于30％，或可大于90％，例如28％、91％等，并不以此为限。
如图1和图2所示，在本公开的一实施方式中，对于步骤S1而言，“在衬底100上沉积薄膜堆叠结构200”的步骤可以具体包括：在衬底100上依次沉积第一绝缘层210、牺牲层220、第二绝缘层230和掩膜覆盖层240，且牺牲层220的厚度在薄膜堆叠结构200的厚度中的占比可以为50％～90％，例如50％、60％、75％、90％等。在一些实施方式中，牺牲层220的厚度在薄膜堆叠结构200的厚度中的占比亦可小于50％，或可大于90％，例如48％、91％等，并不以此为限。
如图14和图15所示，在本公开的一实施方式中，对于步骤S6而言，在“形成第一隔离层300”的步骤之后，可以进一步包括：在第一隔离层300的第一侧的薄膜堆叠结构200中分别形成第一开口O1，该第一开口O1至少暴露部分牺牲层220。
如图16和图17所示，在本公开的一实施方式中，对于步骤S6而言，在“形成第一开口O1”的步骤之后，还可以包括以下步骤：沿第一开口O1通过湿法刻蚀去除第一隔离层300朝向第一开口O1一侧的牺牲层220，以暴露出第一半柱111远离第一沟槽G1的侧壁。
如图18至图21所示，在本公开的一实施方式中，对于步骤S6而言，“在第一半柱111远离第一沟槽G1的侧壁形成第一类型掺杂的第一沟道区A”的步骤可以具体包括：在“暴露出第一半柱111远离第一沟槽G1的侧壁”的步骤之后，通过湿法刻蚀选择性去除部分第一半柱111，以在第一半柱111远离第一沟槽G1的侧壁形成第一缺口O2，通过选择性外延生长和原位掺杂的方法于第一缺口O2处形成第一类型掺杂的第一沟道区A。
如图22和图23所示，在本公开的一实施方式中，对于步骤S7而言，栅极介质层可以包括第一栅极介质层410和第二栅极介质层420，“在第一沟道区A和第二沟道区B形成栅介质层”的步骤可以具体包括：在第一沟道区A的侧壁形成第一栅极介质层410覆盖第一沟道区A的表面。
如图24和图25所示，在本公开的一实施方式中，对于步骤S6而言，“在第一沟道区A的侧壁形成第一栅极介质层410覆盖第一沟道区A的表面”的步骤之后，可以进一步包括：于第一隔离层300的第二侧的薄膜堆叠结构200中分别形成第二开口O3，该第二开口O3至少暴露部分牺牲层220。
如图26和图27所示，在本公开的一实施方式中，对于步骤S6而言，在“形成第二开口O3”的步骤之后，还可以包括以下步骤：沿第二开口O3通过湿法刻蚀去除第一隔离层300朝向第二开口O3一侧的牺牲层220，以暴露出第二半柱112远离第一沟槽G1的侧壁。
如图28至图31所示，在本公开的一实施方式中，对于步骤S6而言，“在第二半柱112远离第一沟槽G1的侧壁形成第二类型掺杂的第二沟道区B”的步骤可以具体包括：在“暴露出第二半柱112远离第一沟槽G1的侧壁”的步骤之后，通过湿法刻蚀选择性去除部分第二半柱112，以在第二半柱112远离第一沟槽G1的侧壁形成第二缺口O4，通过选择性外延生长和原位掺杂的方法于第二缺口O4处形成第一类型掺杂的第二沟道区B。
如图32和图33所示，在本公开的一实施方式中，对于步骤S7而言，栅极介质层可以包括第一栅极介质层410和第二栅极介质层420，“在第一沟道区A和第二沟道区B形成栅介质层”的步骤可以具体包括：在第二沟道区B的侧壁形成第二栅极介质层420覆盖第二沟道区B的表面。
如图34和图35所示，在本公开的一实施方式中，对于步骤S7而言，“在第一沟道区A和第二沟道区B的表面形成栅极介质层和栅极导电层430的步骤”可以具体包括：“在第二沟道区B的侧壁形成第二栅极介质层420覆盖第二沟道区B的表面”的步骤之后，同时沿第一开口O1和第二开口O3向牺牲层220被去除的位置填充栅极导电层430覆盖第一栅极介质层410和第二栅极介质层420。
在本公开的一实施方式中，在步骤S7之后，本公开还可以包括以下步骤：
在第一沟槽G1的朝向第一开口O1的一侧形成第二沟槽，在第一沟槽G1朝向第二开口O3的一侧形成第三沟槽，第二沟槽与第三沟槽均与第一沟槽G1平行且均朝第一方向X延伸，且第二沟槽和第三沟槽底部暴露第一绝缘层210，以将栅极导电层430隔断，以靠近第一沟道区A的部分栅极导电层430作为第一栅电极，以靠近第二沟道区B的部分栅极导电层430作为第二栅电极，于第二沟槽和第三沟槽中分别填充第二隔离层和第三隔离层。
基于上述设计，以下将对本公开提出的半导体结构的制作方法中的几个主要工艺步骤进行说明。
如图2和图3所示，其分别代表性地示出了半导体结构在步骤S1中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100以及薄膜堆叠结构200，且薄膜堆叠结构200包括第一绝缘层210、牺牲层220、第二绝缘层230以及掩膜覆盖层240。其中，衬底100可以为硅基底，即衬底100材质包括硅(Si)。第一绝缘层210沉积于衬底100表面，牺牲层220沉积于第一绝缘层210表面，第二绝缘层230沉积于牺牲层220表面，掩膜覆盖层240沉积于第二绝缘层230表面。
在本公开的一实施方式中，第一绝缘层210的材质可以包括氧化硅(SiO2)。在一些实施方式中，第一绝缘层210的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。
在本公开的一实施方式中，第二绝缘层230的材质可以包括氧化硅。在一些实施方式中，第二绝缘层230的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。另外，第二绝缘层230与第一绝缘层210的材质可以但不限于相同。
在本公开的一实施方式中，牺牲层220的材质可以包括氮化硅(Si3N4)。
在本公开的一实施方式中，掩膜覆盖层240的材质可以包括氮氧化硅(SiON)。
如图4和图5所示，其分别代表性地示出了半导体结构在步骤S2中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100以及薄膜堆叠结构200，且薄膜堆叠结构200形成有第一孔洞V1。其中，第一孔洞V1有薄膜堆叠结构200的上表面，即掩膜覆盖层240的上表面，贯穿至薄膜堆叠结构200的下表面，即第一绝缘层210的下表面。换言之，薄膜堆叠结构200在厚度方向上被第一孔洞V1贯穿，衬底100与第一孔洞V1相对应的部分上表面暴露于第一孔洞V1的底部。
如图6和图7所示，其分别代表性地示出了半导体结构在步骤S3中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200以及外延硅柱110。其中，外延硅柱110由衬底100暴露于第一孔洞V1的上表面开始生长，并填充第一孔洞V1。另外，外延硅柱110的生长高度可以与第一孔洞V1的深度大致相等，即外延硅柱110的上表面可以与第一孔洞V1的顶部孔口(即薄膜堆叠结构200的上表面，亦即掩膜覆盖层240的上表面)大致平齐。在一些实施方式中，外延硅柱110的生长高度亦可略高于第一孔洞V1的深度，例如伸出于第一孔洞V1的顶部开口，并不以此为限。
如图8和图9所示，其分别代表性地示出了半导体结构在步骤S4中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、外延硅柱110以及第一光刻胶层PR1。其中，第一光刻胶层PR1覆盖于薄膜堆叠结构200的上表面(即掩膜覆盖层240的上表面)和外延硅柱110的上表面，且第一光刻胶层PR1经由图案化形成光刻胶开口。利用第一光刻胶层PR1的光刻胶开口进行刻蚀，去除未被第一光刻胶层PR1遮挡的部分外延硅柱110，使得外延硅柱110形成第一沟槽G1，且第一沟槽G1穿越外延硅柱110的中心，并将外延硅柱110分为第一半柱111和第二半柱112。
另外，在步骤S4之后，还可以包括以下步骤：去除剩余的第一光刻胶层PR1。
如图10和图11所示，其分别代表性地示出了半导体结构在步骤S5中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，第一隔离层300填充于第一沟槽G1中。另外，第一隔离层300的填充高度可以与第一沟槽G1的深度大致相等，即第一隔离层300的上表面可以与第一沟槽G1的顶部槽口(即第一半柱111和第二半主的上表面，亦即薄膜堆叠结构200的上表面)大致平齐。
如图12和图13所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300以及第二光刻胶层PR2。其中，第二光刻胶层PR2覆盖于薄膜堆叠结构200的上表面(即掩膜覆盖层240的上表面)、第一半柱111和第二半柱112的上表面以及第一隔离层300的上表面，且第二光刻胶层PR2经由图案化形成光刻胶开口。
如图14和图15所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，该子步骤是利用第二光刻胶层PR2的光刻胶开口进行刻蚀，去除未被第二光刻胶层PR2遮挡的部分薄膜堆叠结构200，且刻蚀截止于第一绝缘层210的上表面，使得薄膜堆叠结构200形成第一开口O1。
另外，在上述形成第一开口O1的子步骤之后，还可以包括以下步骤：去除剩余的第二光刻胶层PR2。
如图16和图17所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，该子步骤是沿第一开口O1去除第一隔离层300朝向第一开口O1一侧的牺牲层220，以暴露出第一半柱111远离第一沟槽G1的侧壁。
在本公开的一实施方式中，在上述子步骤中，可以具体采用湿法刻蚀的工艺实现对除部分牺牲层220去除。
如图18和图19所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，该子步骤是在暴露出第一半柱111远离第一沟槽G1的侧壁的步骤之后，选择性去除部分第一半柱111，以在第一半柱111远离第一沟槽G1的侧壁形成第一缺口O2。
在本公开的一实施方式中，在上述子步骤中，可以具体采用湿法刻蚀的工艺实现对对第一半柱111的选择性去除。
参阅图64至图66所示，图64至图66分别是根据另一示例性实施方式示出的半导体结构的制作方法中，半导体结构在几个步骤中的层叠结构示意图
如图64和图65所示，在本公开的另一实施方式中，对于步骤S6中的一子步骤而言，在暴露出第一半柱111远离第一沟槽G1的侧壁的步骤之后，可以选择性去除部分第一半柱111，以在第一半柱111远离第一沟槽G1的侧壁形成第一缺口O2，且第一缺口O2在第二方向Y上可以不贯穿第一半柱111，即第一缺口O2在第一半柱111上形成的是类似“凹槽”的结构，而非图19示出的实施方式中的类似“通槽”的结构。
如图20和图21所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300以及第一沟道区A。其中，该子步骤是在第一缺口O2处形成第一类型掺杂的第一沟道区A。
在本公开的一实施方式中，在上述子步骤中，可以通过选择性外延生长和原位掺杂的方法实现第一沟道区A的形成。
如图22和图23所示，其分别代表性地示出了半导体结构在步骤S7的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A以及第一栅极介质层410。其中，该子步骤是在第一沟道区A的侧壁形成第一栅极介质层410覆盖第一沟道区A的表面。
在本公开的一实施方式中，第一栅极介质层410的材质可以包括氧化硅。在一些实施方式中，第一栅极介质层410的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。
如图24和图25所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300以及第三光刻胶层PR3。其中，第三光刻胶层PR3覆盖于薄膜堆叠结构200的上表面(即掩膜覆盖层240的上表面)、第一半柱111和第二半柱112的上表面以及第一隔离层300的上表面，且第二光刻胶层PR2经由图案化形成光刻胶开口。利用第三光刻胶层PR3的光刻胶开口进行刻蚀，去除未被第三光刻胶层PR3遮挡的部分薄膜堆叠结构200，且刻蚀截止于第一绝缘层210的上表面，使得薄膜堆叠结构200形成第二开口O3。
另外，在上述形成第二开口O3的子步骤之后，还可以包括以下步骤：去除剩余的第三光刻胶层PR3。
如图26和图27所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，该子步骤是沿第二开口O3去除第一隔离层300朝向第二开口O3一侧的牺牲层220，以暴露出第二半柱112远离第一沟槽G1的侧壁。至此，第一隔离层300两侧的牺牲层220完全被去除。
在本公开的一实施方式中，在上述子步骤中，可以具体采用湿法刻蚀的工艺实现对除部分牺牲层220去除。
如图28和图29所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112以及第一隔离层300。其中，该子步骤是在暴露出第二半柱112远离第一沟槽G1的侧壁的步骤之后，选择性去除部分第二半柱112，以在第二半柱112远离第一沟槽G1的侧壁形成第二缺口O4。
在本公开的一实施方式中，在上述子步骤中，可以具体采用湿法刻蚀的工艺实现对对第二半柱112的选择性去除。
参阅图66所示，图66是根据另一示例性实施方式示出的半导体结构的制作方法中，半导体结构在一个步骤中的层叠结构示意图
如图66所示，在本公开的另一实施方式中，对于步骤S6中的一子步骤而言，在暴露出第二半柱112远离第一沟槽G1的侧壁的步骤之后，可以选择性去除部分第二半柱112，以在第二半柱112远离第一沟槽G1的侧壁形成第二缺口O4，且第二缺口O4在第二方向Y上可以不贯穿第二半柱112，即第二缺口O4在第二半柱112上形成的是类似“凹槽”的结构，而非图29示出的实施方式中的类似“通槽”的结构。
如图30和图31所示，其分别代表性地示出了半导体结构在步骤S6的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A以及第二沟道区B。其中，该子步骤是在第二缺口O4处形成第二类型掺杂的第二沟道区B。
在本公开的一实施方式中，在上述子步骤中，可以通过选择性外延生长和原位掺杂的方法实现第二沟道区B的形成。
如图32和图33所示，其分别代表性地示出了半导体结构在步骤S7的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、第一栅极介质层410以及第二栅极介质层420。其中，该子步骤是在第二沟道区B的侧壁形成第二栅极介质层420覆盖第二沟道区B的表面。
在本公开的一实施方式中，第二栅极介质层420的材质可以包括氧化硅。在一些实施方式中，第二栅极介质层420的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。另外，第二栅极介质层420的材质与第一栅极介质层410的材质可以但不限于相同。
如图34和图35所示，其分别代表性地示出了半导体结构在步骤S7的一个子步骤中的不同视角的剖视图。在该子步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、第一栅极介质层410、第二栅极介质层420以及栅极导电层430。其中，该子步骤是在第二沟道区B的侧壁形成第二栅极介质层420覆盖第二沟道区B的表面的步骤之后，同时沿第一开口O1和第二开口O3向牺牲层220被去除的位置填充栅极导电层430，且栅极导电层430覆盖第一栅极介质层410和第二栅极介质层420。
在本公开的一实施方式中，栅极导电层430的材质可以包括钨(W)。
如图36和图37所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构在步骤S7的基础上，将填充于第一开口O1和第二开口O3的部分栅极导电层430去除，并暴露出对应于第一开口O1和第二开口O3的第一绝缘层210的部分上表面。
如图38和图39所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在去除部分栅极导电层430的步骤之后，在薄膜堆叠结构200的上表面、第一半柱111和第二半柱112的上表面以及第一隔离层300的上表面覆盖第三绝缘层500。并且，该第三绝缘层500填充部分栅极导电层430去除后的第一开口O1、第二开口O3和原形成有部分牺牲层220的空间。
在本公开的一实施方式中，第三绝缘层500的材质可以包括氧化硅。在一些实施方式中，第三绝缘层500的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。
如图40和图41所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在形成第三绝缘层500的步骤之后，回刻去除覆盖于薄膜堆叠结构200表面的第三绝缘层500，并部分去除薄膜堆叠结构200，具体是将掩膜覆盖层240的顶部部分去除，剩余的第三绝缘层500位于第一开口O1和第二开口O3中，且剩余的第三绝缘层500的上表面与剩余的掩膜覆盖层240的上表面大致平齐。
如图42和图43所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、栅极介质层、栅极导电层430、第三绝缘层500以及硅层600。其中，该步骤是在剩余的掩膜覆盖层240的上表面和剩余的第三绝缘层500的上表面覆盖硅层600。
如图44和图45所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、栅极介质层、栅极导电层430、第三绝缘层500、硅层600以及SOC层700。其中，该步骤是在硅层600的上表面覆盖SOC层700。
如图46和图47所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、栅极介质层、栅极导电层430、第三绝缘层500、硅层600、SOC层700以及第四光刻胶层PR4。其中，该步骤是在SOC层700的上表面覆盖第四光刻胶层PR4。
如图48和图49所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在覆盖第四光刻胶层PR4的步骤之后，对第四光刻胶层PR4图案化而形成光刻胶开口，利用第四光刻胶层PR4的光刻胶开口进行刻蚀，去除未被第四光刻胶层PR4遮挡的部分SOC层700，且刻蚀截止于硅层600的上表面，使得硅层600形成第三开口O5。
另外，在上述形成第三开口O5的子步骤之后，还可以包括以下步骤：去除剩余的第四光刻胶层PR4。
如图50和图51所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、栅极介质层、栅极导电层430、第三绝缘层500、硅层600、SOC层700以及图案化掩膜层800。其中，该步骤是在SOC层700的上表面和暴露于第三开口O5的硅层600的上表面上覆盖图案化掩膜层800，且图案化掩膜层800填充第三开口O5。
如图52和图53所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在覆盖图案化掩膜层800的步骤之后，是将覆盖在SOC层700的上表面的图案化掩膜层800去除，剩余的图案化掩膜层800填充第三开口O5。另外，剩余的图案化掩膜层800的上表面可以与SOC层700的上表面大致平齐，或者略高于SOC层700的上表面。
如图54和图55所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在去除覆盖在SOC层700的上表面的图案化掩膜层800的步骤之后，去除剩余的SOC层700，保留剩余的图案化掩膜层800。
如图56和图57所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在去除剩余的SOC层700的步骤之后，以剩余的图案化掩膜层800为掩膜，刻蚀去除未被图案化掩膜层800遮挡的硅层600，且刻蚀截止于剩余的掩膜覆盖层240的上表面。至此，剩余的硅层600即定义出源/漏的一端，位于第一沟道区A和第二沟道区B下方部分的外延硅柱110为源/漏的另一端。
如图58和图59所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在定义出源/漏的一端的步骤之后，去除剩余的图案化掩膜层800。
如图60和图61所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，半导体结构包括衬底100、薄膜堆叠结构200、第一半柱111、第二半柱112、第一隔离层300、第一沟道区A、第二沟道区B、栅极介质层、栅极导电层430、第三绝缘层500、硅层600以及第四绝缘层900。其中，该步骤是在剩余的掩膜覆盖层240的上表面、第三绝缘层500的上表面以及剩余的硅层600的上表面覆盖第四绝缘层900。
在本公开的一实施方式中，第四绝缘层900的材质可以包括氧化硅。在一些实施方式中，第四绝缘层900的材质亦可包括其他材料，例如其他氧化物等，并不以此为限。
如图62和图63所示，其分别代表性地示出了半导体结构在另一步骤中的不同视角的剖视图。在该步骤中，在覆盖第四绝缘层900的步骤之后，去除部分第四绝缘层900，暴露出剩余的硅层600(即源/漏的一端)的上表面。
在此应注意，附图中示出而且在本说明书中描述的半导体结构制作方法仅仅是能够采用本公开原理的许多种制作方法中的几个示例。应当清楚地理解，本公开的原理绝非仅限于附图中示出或本说明书中描述的半导体结构制作方法的任何细节或任何步骤。
基于上述对本公开提出的半导体结构制作方法的几个示例性实施方式的详细说明，以下将对本公开提出的半导体结构的一示例性实施方式进行说明。
如图62和图63所示，在本公开的一实施方式中，本公开提出的半导体结构可以包括衬底100、薄膜堆叠结构200、外延硅柱110以及第一隔离层300。具体而言，薄膜堆叠结构200设置于衬底100表面，薄膜堆叠结构200中设置有暴露出衬底100的第一孔洞V1。外延硅柱110设置于第一孔洞V1中。第一隔离层300设置于第一沟槽G1内，第一隔离层300填充第一沟槽G1。第一沟槽G1沿第一方向X经由去除部分薄膜堆叠结构200和外延硅柱110而形成，且第一沟槽G1穿越外延硅柱110的中心并将外延硅柱110分为第一半柱111和第二半柱112。第一半柱111远离第一沟槽G1的侧壁设置有第一类型掺杂的第一沟道区A。第二半柱112远离第一沟槽G1的侧壁设置有第二类型掺杂的第二沟道区B。第一类型掺杂与第二类型掺杂的其中之一为N型，其中另一为P型。第一沟道区A和第二沟道区B的表面均设置有栅极介质层和栅极导电层430。
在本公开的一实施方式中，栅极介质层包括第一栅极介质层410和第二栅极介质层420，栅极导电层430包括第一栅极导电层和第二栅极导电层，第一栅极介质层410和第一栅极导电层位于第一沟道区A远离第一沟槽G1的一侧，第二栅极介质层420和第二栅极导电层位于第二沟道区B远离第一沟槽G1的一侧，且第一栅极导电层与第二栅极导电层相互隔离。
在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本公开原理的许多种半导体结构中的几个示例。应当清楚地理解，本公开的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或任何部件。
综上所述，本公开在薄膜堆叠结构200中设置暴露衬底100的第一孔洞V1，在第一孔洞V1中生长外延硅柱110，沿第一方向X设置第一沟槽G1，第一沟槽G1穿越外延硅柱110的中心而将其分为第一半柱111和第二半柱112。在此基础上，本公开在第一半柱111远离第一沟槽G1的侧壁形成第一类型掺杂的第一沟道区A，并在第二半柱112远离第一沟槽G1的侧壁形成第二类型掺杂的第二沟道区B，且第一沟道区A和第二沟道区B的表面均形成有栅极介质层和栅极导电层430。通过上述设计，本公开提出的半导体结构的制作方法能够具体实现3D NOP型Capacitor-Less DRAM器件的制作，通过该制作方法制成的半导体结构由于不具有电容结构，因而工艺流程更加简单且更容易实现较高的存储密度，填补了3D NOP型的Capacitor-Less DRAM器件在行业内的技术空白。
虽然已根据不同的特定实施例对本公开提出的半导体结构及半导体结构的制作方法进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本公开的实施进行改动。
Claims (17)
1.一种半导体结构的制作方法，包括：
提供衬底，在所述衬底上沉积薄膜堆叠结构；
在所述薄膜堆叠结构中形成第一孔洞，所述第一孔洞沿所述薄膜堆叠结构的堆叠方向贯穿所述薄膜堆叠结构，且所述第一孔洞底部暴露出所述衬底；
在所述第一孔洞中生长外延硅柱；
沿第一方向刻蚀所述薄膜堆叠结构和所述外延硅柱而形成第一沟槽，所述第一沟槽穿越所述外延硅柱的中心并将所述外延硅柱分为第一半柱和第二半柱；
形成第一隔离层，所述第一隔离层填充所述第一沟槽；
在所述第一半柱远离所述第一沟槽的侧壁形成第一类型掺杂的第一沟道区，在所述第二半柱远离所述第一沟槽的侧壁形成第二类型掺杂的第二沟道区，所述第一类型掺杂与所述第二类型掺杂的其中之一为N型，其中另一为P型；
在所述第一沟道区和所述第二沟道区的表面均形成栅极介质层和栅极导电层。
2.如权利要求1所述的半导体结构的制作方法，其中，所述的在所述薄膜堆叠结构中形成第一孔洞的步骤包括：
在所述薄膜堆叠结构上形成具有孔状图案的图案化掩膜层，沿所述孔状图案刻蚀所述薄膜堆叠结构，直至露出所述衬底，以形成所述第一孔洞。
3.如权利要求2所述的半导体结构的制作方法，其中，所述的在所述第一孔洞中生长外延硅柱的步骤包括：
在所述第一孔洞中，由被所述第一孔洞暴露出的衬底表面开始，通过选择性外延生长的方法生长外延硅柱，直至所述外延硅柱的顶面不低于所述图案化掩膜层的顶面。
4.如权利要求1所述的半导体结构的制作方法，其中，所述第一沟槽的宽度占所述外延硅柱在第二方向上的最大宽度的30％～90％。
5.如权利要求1所述的半导体结构的制作方法，其中，所述的在所述衬底上沉积薄膜堆叠结构的步骤包括：
在所述衬底上依次沉积第一绝缘层、牺牲层、第二绝缘层和掩膜覆盖层，所述牺牲层的厚度在所述薄膜堆叠结构的厚度中的占比为50％～90％。
6.如权利要求5所述的半导体结构的制作方法，其中，在所述的形成第一隔离层的步骤之后，于所述第一隔离层的第一侧的薄膜堆叠结构中分别形成第一开口，所述第一开口至少暴露部分所述牺牲层。
7.如权利要求6所述的半导体结构的制作方法，其中，在所述的形成第一开口的步骤之后，还包括以下步骤：
沿所述第一开口通过湿法刻蚀去除所述第一隔离层朝向所述第一开口一侧的所述牺牲层，以暴露出所述第一半柱远离所述第一沟槽的侧壁。
8.如权利要求7所述的半导体结构的制作方法，其中，在所述第一半柱远离所述第一沟槽的侧壁形成第一类型掺杂的第一沟道区包括：
在所述的暴露出所述第一半柱远离所述第一沟槽的侧壁的步骤之后，通过湿法刻蚀选择性去除部分所述第一半柱，以在所述第一半柱远离所述第一沟槽的侧壁形成第一缺口，通过选择性外延生长和原位掺杂的方法于所述第一缺口处形成所述第一类型掺杂的所述第一沟道区。
9.如权利要求8所述的半导体结构的制作方法，其中，所述栅极介质层包括第一栅极介质层和第二栅极介质层，所述的在所述第一沟道区和所述第二沟道区的表面形成所述栅极介质层和栅极导电层的步骤包括：
在所述第一沟道区的侧壁形成第一栅极介质层覆盖所述第一沟道区的表面。
10.如权利要求9所述的半导体结构的制作方法，其中，所述的在所述第一沟道区的侧壁形成第一栅极介质层覆盖所述第一沟道区的表面后，再于所述第一隔离层的第二侧的薄膜堆叠结构中分别形成第二开口，所述第二开口至少暴露部分所述牺牲层。
11.如权利要求10所述的半导体结构的制作方法，其中，所述的形成第二开口的步骤之后，还包括以下步骤：
沿所述第二开口通过湿法刻蚀去除以所述第一隔离层朝向所述第二开口一侧的所述牺牲层，以暴露出所述第二半柱远离所述第一沟槽的侧壁。
12.如权利要求11所述的半导体结构的制作方法，其中，所述的在所述第二半柱远离所述第一沟槽的侧壁形成第二类型掺杂的第二沟道区的步骤包括：
在所述的暴露出所述第二半柱远离所述第一沟槽的侧壁的步骤之后，通过湿法刻蚀选择性去除部分所述第二半柱，以在所述第二半柱远离所述第一沟槽的侧壁形成第二缺口，通过选择性外延生长和原位掺杂的方法于所述第二缺口处形成所述第二类型掺杂的所述第二沟道区。
13.如权利要求12所述的半导体结构的制作方法，其中，所述的在所述第一沟道区和所述第二沟道区的表面形成所述栅极介质层和栅极导电层的步骤包括：
在所述第二沟道区的侧壁形成第二栅极介质层覆盖所述第二沟道区的表面。
14.如权利要求13所述的半导体结构的制作方法，其中，所述的在所述第一沟道区和所述第二沟道区的表面形成栅极介质层和栅极导电层的步骤包括：
在所述第二沟道区的侧壁形成第二栅极介质层覆盖所述第二沟道区的表面的步骤之后，同时沿所述第一开口和所述第二开口向所述牺牲层被去除的位置填充所述栅极导电层覆盖所述第一栅极介质层和所述第二栅极介质层。
15.如权利要求14所述的半导体结构的制作方法，在所述的形成栅极导电层的步骤之后，还包括以下步骤：
在所述第一沟槽的朝向所述第一开口的一侧形成第二沟槽，在所述第一沟槽朝向所述第二开口的一侧形成第三沟槽，所述第二沟槽与所述第三沟槽均与所述第一沟槽平行且均朝所述第一方向延伸，且所述第二沟槽和所述第三沟槽底部暴露所述第一绝缘层，以将所述栅极导电层隔断，以靠近所述第一沟道区的部分栅极导电层作为第一栅电极，以靠近所述第二沟道区的部分栅极导电层作为第二栅电极，于所述第二沟槽和所述第三沟槽中分别填充第二隔离层和第三隔离层。
16.一种半导体结构，包括衬底、薄膜堆叠结构、外延硅柱以及第一隔离层；所述薄膜堆叠结构设置于所述衬底表面，所述薄膜堆叠结构中设置有暴露出所述衬底的第一孔洞，所述外延硅柱设置于所述第一孔洞中，所述第一隔离层设置于第一沟槽内，所述第一沟槽沿第一方向经由去除部分所述薄膜堆叠结构和所述外延硅柱而形成，且所述第一沟槽穿越所述外延硅柱的中心并将所述外延硅柱分为第一半柱和第二半柱；所述第一半柱远离所述第一沟槽的侧壁设置有第一类型掺杂的第一沟道区，所述第二半柱远离所述第一沟槽的侧壁设置有第二类型掺杂的第二沟道区，所述第一类型掺杂与所述第二类型掺杂的其中之一为N型，其中另一为P型；所述第一沟道区和所述第二沟道区的表面均设置有栅极介质层和栅极导电层。
17.如权利要求16所述的半导体结构，其中，所述栅极介质层包括第一栅极介质层和第二栅极介质层，所述栅极导电层包括第一栅极导电层和第二栅极导电层，所述第一栅极介质层和所述第一栅极导电层位于所述第一沟道区远离所述第一沟槽的一侧，所述第二栅极介质层和所述第二栅极导电层位于所述第二沟道区远离所述第一沟槽的一侧，且所述第一栅极导电层与所述第二栅极导电层相互隔离。
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