CN116486863A - 一种铪基铁电场效应晶体管实现的冯诺依曼架构 - Google Patents
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Abstract
本发明提供一种铪基铁电场效应晶体管实现的冯诺依曼架构，包括：中央处理器和存储器；存储器包括：主存储器和存储级内存；存储级内存与主存储器通信连接，主存储器与中央处理器通信连接；存储级内存包含有多个第一晶体管，主存储器包含有多个第二晶体管，第一晶体管用于实现存储级内存的存储功能，第二晶体管用于实现主存储器的存储功能；第一晶体管和第二晶体管均为氧化铪基铁电场效应晶体管。本发明能够解决冯诺依曼架构中的存储墙问题。
Description
技术领域
本发明涉及存储器技术领域，尤其涉及一种铪基铁电场效应晶体管实现的冯诺依曼架构。
背景技术
冯诺依曼架构是现代计算机的基础，冯诺依曼架构基于三条主要思想而设立，且其主要特点在于实现存储和计算分离。其中，第一主要思想为计算机硬件分为五个基本组成部分，包括：运算器、控制器、存储器、输入设备和输出设备；第二主要思想为计算机内部的指令和数据都利用二进制编码；第三主要思想为编好的程序送入存储器中能自动逐条取出指令和执行指令。
但是由于冯诺依曼架构集中、顺序的控制特点，其在控制过程中需要多步调用，且其内部的SSD、DRAM和Cache三种存储器在速度和体积上有很大的差异，所以形成了严重的存储墙问题，如此成为了阻碍冯诺依曼架构进一步微缩的重要因素。
因此，如何解决冯诺依曼架构中的存储墙问题，以实现冯诺依曼架构进一步微缩，成为亟需解决的难题。
发明内容
为解决上述问题，本发明提供的一种铪基铁电场效应晶体管实现的冯诺依曼架构，通过将氧化铪基铁电场效应晶体管设置为主存储器和存储级内存的存储元，解决了冯诺依曼架构中主存储器和存储级内存之间存储墙的问题，并可实现冯诺依曼架构进一步的微缩。
本发明提供一种铪基铁电场效应晶体管实现的冯诺依曼架构，包括：中央处理器和存储器；
存储器包括：主存储器和存储级内存；
存储级内存与主存储器通信连接，主存储器与中央处理器通信连接；
存储级内存包含有多个第一晶体管，主存储器包含有多个第二晶体管，第一晶体管用于实现存储级内存的存储功能，第二晶体管用于实现主存储器的存储功能；
第一晶体管和第二晶体管均为氧化铪基铁电场效应晶体管。
可选地，中央处理器包括：缓存器；
缓存器与主存储器通信连接；
缓存器包含有多个第三晶体管，第三晶体管用于实现缓存器的存储功能，第三晶体管为氧化铪基铁电场效应晶体管。
可选地，存储级内存还包含有至少一条第一源极线、多条第一字线和多条第一位线；
每条第一字线分别与多个第一晶体管电连接，每条第一字线上的第一晶体管与相邻的第一字线上的一第一晶体管串联，每一组串联的第一晶体管的首尾两端分别与第一源极线和一条第一位线电连接；
或，每条所述第一字线分别与多个所述第一晶体管电连接，每条所述第一字线上的所述第一晶体管分别与相邻的所述第一字线上的一所述第一晶体管共接一条所述第一位线，共接所述第一位线的所述第一晶体管共接一条所述第一源极线。
可选地，主存储器还包含至少一条第二源极线、有多条第二字线和多条第二位线；
每条所述第二字线分别与多个所述第二晶体管电连接，每条所述第二字线上的所述第二晶体管与相邻的所述第二字线上的一所述第二晶体管串联，每一组串联的第二晶体管的首尾两端分别与所述第二源极线和一条所述第二位线电连接；
或，每条第二字线分别与多个第二晶体管电连接，每条第二字线上的第二晶体管分别与相邻的第二字线上的一第二晶体管共接一条第二位线，共接所述第二位线的所述第二晶体管共接一条所述第二源极线。
可选地，主存储器和存储级内存集成在同一芯片上。
可选地，缓存器还包含有至少一条第三源极线、多条第三字线和多条第三位线；
每条所述第三字线分别与多个所述第三晶体管电连接，每条所述第三字线上的所述第三晶体管与相邻的所述第三字线上的一所述第三晶体管串联，每一组串联的第三晶体管的首尾两端分别与所述第三源极线和一条所述第三位线电连接；
或，每条第三字线分别与多个第三晶体管电连接，每条第三字线上的第三晶体管分别与相邻的第三字线上的一第三晶体管共接一条第三位线，共接所述第三位线的所述第三晶体管共接一条所述第三源极线。
可选地，缓存器、主存储器和存储级内存集成在同一芯片上。
可选地，氧化铪基铁电场效应晶体管的铁电层材料包括：HfO2、HZO、HfSiO、HfAlO和HfLaO中的至少一种。
可选地，氧化铪基铁电场效应晶体管的沟道材料包括：Si、IWO和IGZO中的至少一种。
可选地，氧化铪基铁电场效应晶体管的衬底包括：Si衬底或FDSOI衬底。
本发明实施例提供的一种铪基铁电场效应晶体管实现的冯诺依曼架构，通过将氧化铪基铁电场效应晶体管设置为主存储器和存储级内存的存储元，氧化铪基铁电场效应晶体管通过电场诱导铁电铪基氧化物极化方向发生改变，产生高低阈值电压态，实现了二进制信息的存储，并具有功耗低、读写速度快、可进行非破坏读取、微缩性好以及与CMOS工艺兼容等优点，从而解决了冯诺依曼架构中主存储器和存储级内存之间存储墙的问题，并可实现冯诺依曼架构进一步的微缩。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例的冯诺依曼架构的示意性结构图；
图2为本申请一实施例的存储级内存的示意性电路图；
图3为本申请一实施例的主存储器的示意性电路图；
图4为本申请一实施例的冯诺依曼架构的示意性结构图；
图5为本申请一实施例的缓存器的示意性电路图。
1、中央处理器；11、缓存器；2、存储器；21、主存储器；22、存储级内存。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
需要说明的是，当元件被称为“固定连接”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包括”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
第一方面，本发明一实施例提供一种铪基铁电场效应晶体管实现的冯诺依曼架构，参见图1，该冯诺依曼架构包括：中央处理器1和存储器2。
其中，存储器2包括：主存储器21和存储级内存22；存储级内存22与主存储器21通信连接，主存储器21与中央处理器1通信连接。在本实施例中，主存储器21和存储级内存22集成在同一芯片上。
存储级内存22包含有多个第一晶体管，主存储器21包含有多个第二晶体管，第一晶体管用于实现存储级内存22的存储功能，第二晶体管用于实现主存储器21的存储功能；第一晶体管和第二晶体管均为氧化铪基铁电场效应晶体管。
需要说明的是，氧化铪基铁电场效应晶体管的铁电层材料包括：HfO2、HZO、HfSiO、HfAlO和HfLaO中的至少一种；氧化铪基铁电场效应晶体管沟道材料包括：Si、IWO和IGZO中的至少一种。上述中的沟道(channel)是指场效应晶体管中源区和漏区之间的一薄半导体层。氧化铪基铁电场效应晶体管的衬底包括：Si衬底或FDSOI(全耗尽绝缘体上硅)衬底。氧化铪基铁电场效应晶体管的结构可以为MFS(金属-铁电-半导体)结构、MFIS(金属-铁电-绝缘层-半导体)结构、MFMIS(金属-铁电-金属-多晶硅-绝缘层-半导体)结构或MFM-MIS(金属-铁电-金属与金属-绝缘层-半导体相串联)结构等。在本实施例中，氧化铪基铁电场效应晶体管的铁电层材料为HfO2；氧化铪基铁电场效应晶体管的沟道材料为Si；氧化铪基铁电场效应晶体管的衬底为Si衬底；本实施例不对氧化铪基铁电场效应晶体管的具体结果做进一步的限定。
进一步的，中央处理器1包括：算术逻辑单元(ALU)、控制单元(CU)、寄存器和缓存器11。其中，算术逻辑单元和控制单元分别通过寄存器与缓存器11通信连接；缓存器11与主存储器21通信连接。除此之外，中央处理器1内还设置有蓄电单元(ACC)和程序计数器(PC)等，本实施例对中央处理器1的内部结构不做具体限定。
存储级内存22还包含有至少一条第一源极线、多条第一字线和多条第一位线。需要说明的是，存储级内存22内部的第一晶体管包括NAND型和NOR型两种连接方式。具体如下：
NAND型连接方式：每条第一字线沿横向分别与多个第一晶体管的栅极电连接，每条第一字线上的第一晶体管与纵向上相邻的第一晶体管串联，每一组纵向串联的第一晶体管的首尾两端分别与第一源极线和一条第一位线电连接。
NOR型连接方式：每条所述第一字线分别与多个所述第一晶体管电连接，每条所述第一字线上的所述第一晶体管分别与相邻的所述第一字线上的一所述第一晶体管共接一条所述第一位线，共接所述第一位线的所述第一晶体管共接一条所述第一源极线。
结合图2，在本实施例中，以第一种连接方式、且第一晶体管以4*3的阵列排布为例，第一源极线是数量为一条，为Source1；第一字线的数量为四条，分别为W10、W11、W12和W13；第一位线的数量为三条，分别为B10、B11和B12。其中，每一组纵向串联的第一晶体管的首端为相应第一晶体管的漏极，尾端为相应第一晶体管的源极；每一组纵向串联的第一晶体管的首尾两端分别串联一个选通晶体管，与首端连接的选通晶体管的栅极分别与漏极侧选通栅极线(SGD)电连接，与尾端连接的选通晶体管的栅极分别与源极侧选通栅极线(SGS)电连接，每一组纵向串联的第一晶体管分别通过选通晶体管与第一源极线和第一位线电连接。
主存储器21还包含有至少一条第二源极线、多条第二字线和多条第二位线。需要说明的是，主存储器21内部的第二晶体管包括NAND型和NOR型两种连接方式。具体如下：
NAND型连接方式：每条所述第二字线分别与多个所述第二晶体管电连接，每条所述第二字线上的所述第二晶体管与相邻的所述第二字线上的一所述第二晶体管串联，每一组串联的第二晶体管的首尾两端分别与所述第二源极线和一条所述第二位线电连接。
NOR型连接方式：每条第二字线沿横向分别与多个第二晶体管的栅极电连接。每条第二字线上的第二晶体管沿纵向分别与相邻的第二晶体管共接一条第二位线，共接所述第二位线的所述第二晶体管共接一条所述第二源极线。
结合图3，在本实施例中，以第二种连接方式、且第二晶体管以3*6的阵列排布为例，第二字线的数量为三条，分别为W20、W21和W22；第二位线的数量为六条，分别为B20、B21、B22、B23、B24和B25。每个第二晶体管单独作为一个存储元，用于实现主存储器21的存储功能。共接所述第二位线的所述第二晶体管的源极共接同一条所述第二源极线。
本实施例所提供的冯诺依曼架构，以氧化铪基铁电场效应晶体管分别作为主存储器21和存储级内存22的存储元，解决了主存储器21和存储级内存22之间的存储墙问题，提高了冯诺依曼架构中计算***的性能。相对于现有的以SRAM(静态随机存取存储器2)作为缓存器11、以DRAM(动态随机存取内存)作为主存储器21、以NAND(固态硬盘)作为存储级内存22的冯诺依曼架构，即CPU(SRAM)-DRAM-NAND结构的冯诺依曼架构，本实施例所提供的冯诺依曼架构结构则为CPU(SRAM)-FeFET结构，实现了冯诺依曼架构中的存储器2进一步的微缩。
第二方面，本发明一实施例提供一种铪基铁电场效应晶体管实现的冯诺依曼架构，本方面所提供的冯诺依曼架构进一步对中央处理器1中的缓存器11做进一步地改进。
参见图4，在本实施例中，缓存器11包含有多个第三晶体管、至少一条第三源极线、多条第三字线和多条第三位线。其中，第三晶体管为氧化铪基铁电场效应晶体管；第三晶体管用于实现缓存器11的存储功能。缓存器11、主存储器21和存储级内存22集成在同一芯片上。需要说明的是，缓存器11内部的第三晶体管包括NAND型和NOR型两种连接方式。具体如下：
NAND型连接方式：每条所述第三字线分别与多个所述第三晶体管电连接，每条所述第三字线上的所述第三晶体管与相邻的所述第三字线上的一所述第三晶体管串联，每一组串联的第三晶体管的首尾两端分别与所述第三源极线和一条所述第三位线电连接。NOR型连接方式：每条第三字线沿横向分别与多个第三晶体管的栅极电连接，每条第三字线上的第三晶体管分别与纵向的相邻的第三晶体管共接一条第三位线，共接所述第三位线的所述第三晶体管的源极共接一条所述第三源极线。
结合图5，在本实施例中，以第二种连接方式、且第三晶体管以2*2的阵列排布为例，第三字线的数量为两条，分别为W30和W31；第三位线的数量为两条，分别为B30和B31。每个第三晶体管单独作为一个存储元，用于实现缓存器11的存储功能。
需要说明的是，在本实施例中，缓存器11是通过将SRAM中的每个6T组成的存储元分别替换为一个氧化铪基铁电场效应晶体管得到，主存储器21是通过将DRAM中的每个1T1C组成的存储元分别替换为一个氧化铪基铁电场效应晶体管得到，存储级内存22是通过将SSD(固态硬盘)中的每个具有存储功能的晶体管分别替换为一个氧化铪基铁电场效应晶体管得到。
换而言之，本实施例所提供的冯诺依曼架构结构则为CPU-FeFET结构，使缓存器23和主存储器21均得到进一步的微缩，从而实现了冯诺依曼架构中的存储器2进一步的微缩，同时本实施例所提供的冯诺依曼架构结构解决了缓存器23和主存储器21之间的存储墙问题，以及主存储器21和存储级内存22之间的存储墙问题。其中，本实施例中的缓存器11仍可实现SRAM的功能，本实施例中的主存储器21仍可实现DRAM的功能，本实施例中的存储级内存22仍可实现SSD的功能。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包括于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种铪基铁电场效应晶体管实现的冯诺依曼架构，其特征在于，包括：中央处理器和存储器；
所述存储器包括：主存储器和存储级内存；
所述存储级内存与所述主存储器通信连接，所述主存储器与所述中央处理器通信连接；
所述存储级内存包含有多个第一晶体管，所述主存储器包含有多个第二晶体管，所述第一晶体管用于实现所述存储级内存的存储功能，所述第二晶体管用于实现所述主存储器的存储功能；
所述第一晶体管和所述第二晶体管均为氧化铪基铁电场效应晶体管。
2.根据权利要求1所述的冯诺依曼架构，其特征在于，所述中央处理器包括：缓存器；
所述缓存器与所述主存储器通信连接；
所述缓存器包含有多个第三晶体管，所述第三晶体管用于实现所述缓存器的存储功能，所述第三晶体管为氧化铪基铁电场效应晶体管。
3.根据权利要求1所述的冯诺依曼架构，其特征在于，所述存储级内存还包含有至少一条第一源极线、多条第一字线和多条第一位线；
每条所述第一字线分别与多个所述第一晶体管电连接，每条所述第一字线上的所述第一晶体管与相邻的所述第一字线上的一所述第一晶体管串联，每一组串联的第一晶体管的首尾两端分别与所述第一源极线和一条所述第一位线电连接；
或，每条所述第一字线分别与多个所述第一晶体管电连接，每条所述第一字线上的所述第一晶体管分别与相邻的所述第一字线上的一所述第一晶体管共接一条所述第一位线，共接所述第一位线的所述第一晶体管共接一条所述第一源极线。
4.根据权利要求1所述的冯诺依曼架构，其特征在于，所述主存储器还包含有至少一条第二源极线、多条第二字线和多条第二位线；
每条所述第二字线分别与多个所述第二晶体管电连接，每条所述第二字线上的所述第二晶体管与相邻的所述第二字线上的一所述第二晶体管串联，每一组串联的第二晶体管的首尾两端分别与所述第二源极线和一条所述第二位线电连接；
或，每条所述第二字线分别与多个所述第二晶体管电连接，每条所述第二字线上的所述第二晶体管分别与相邻的所述第二字线上的一所述第二晶体管共接一条所述第二位线，共接所述第二位线的所述第二晶体管共接一条所述第二源极线。
5.根据权利要求1所述的冯诺依曼架构，其特征在于，所述主存储器和所述存储级内存集成在同一芯片上。
6.根据权利要求2所述的冯诺依曼架构，其特征在于，所述缓存器还包含有至少一条第三源极线、多条第三字线和多条第三位线；
每条所述第三字线分别与多个所述第三晶体管电连接，每条所述第三字线上的所述第三晶体管与相邻的所述第三字线上的一所述第三晶体管串联，每一组串联的第三晶体管的首尾两端分别与所述第三源极线和一条所述第三位线电连接；
或，每条所述第三字线分别与多个所述第三晶体管电连接，每条所述第三字线上的所述第三晶体管分别与相邻的所述第三字线上的一所述第三晶体管共接一条所述第三位线，共接所述第三位线的所述第三晶体管共接一条所述第三源极线。
7.根据权利要求2所述的冯诺依曼架构，其特征在于，所述缓存器、所述主存储器和所述存储级内存集成在同一芯片上。
8.根据权利要求1至7任一项所述的冯诺依曼架构，其特征在于，所述氧化铪基铁电场效应晶体管的铁电层材料包括：HfO2、HZO、HfSiO、HfAlO和HfLaO中的至少一种。
9.根据权利要求1至7任一项所述的冯诺依曼架构，其特征在于，所述氧化铪基铁电场效应晶体管的沟道材料包括：Si、IWO和IGZO中的至少一种。
10.根据权利要求1至7任一项所述的冯诺依曼架构，其特征在于，所述氧化铪基铁电场效应晶体管的衬底包括：Si衬底或FDSOI衬底。
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