CN116456806A - 半导体元件 - Google Patents

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CN116456806A CN202310383848.6A CN202310383848A CN116456806A CN 116456806 A CN116456806 A CN 116456806A CN 202310383848 A CN202310383848 A CN 202310383848A CN 116456806 A CN116456806 A CN 116456806A
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朱中良
陈建诚
王裕平
陈昱瑞
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Abstract

本发明公开一种半导体元件，其主要包含一基底具有一阵列区域设于其上、一圈磁性隧穿接面(magnetic tunneling junction,MTJ)区域环绕该阵列区域、一间隙设于该阵列区域以及该圈MTJ区域之间以及多个金属内连线图案重叠部分该MTJ区域。其中该圈MTJ区域又包含一第一MTJ区域以及一第二MTJ区域沿着一第一方向延伸以及一第三MTJ区域以及一第四MTJ区域沿着一第二方向延伸。

Description

半导体元件
本申请是中国发明专利申请(申请号：201810586453.5，申请日：2018年06月08日，发明名称：半导体元件)的分案申请。
技术领域
本发明涉及一种半导体元件，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)元件。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在磁盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位***(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，异向性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿接面(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明公开一种半导体元件，其主要包含一基底具有一阵列区域设于其上、一圈磁性隧穿接面(magnetic tunneling junction,MTJ)区域环绕该阵列区域、一间隙设于该阵列区域以及该圈MTJ区域之间以及多个金属内连线图案重叠部分该MTJ区域。其中该圈MTJ区域又包含一第一MTJ区域以及一第二MTJ区域沿着一第一方向延伸以及一第三MTJ区域以及一第四MTJ区域沿着一第二方向延伸。
本发明另一实施例公开一种半导体元件，其主要包含一基底具有一阵列区域设于其上、一第一圈磁性隧穿接面(magnetic tunneling junction,MTJ)区域环绕该阵列区域、一第二圈MTJ区域环绕该第一圈MTJ区域以及一第三圈MTJ区域环绕该第二圈MTJ区域。
附图说明
图1为本发明一实施例的一MRAM元件的上视图；
图2为图1中沿着切线AA’的剖示意图；
图3为图1中沿着切线BB’的剖示意图；
图4为本发明一实施例的一MRAM元件的上视图。
主要元件符号说明
12 基底 14 阵列区域
16 边缘区域 18 MRAM区域
20 逻辑区域 22 MTJ区域
24 金属内连线图案 26 间隙
28 第一MTJ区域 30 第二MTJ区域
32 第三MTJ区域 34 第四MTJ区域
36 第一转角 38 第二转角
40 第三转角 42 第四转角
44 金属内连线图案 46 金属内连线图案
48 金属内连线图案 50 金属内连线图案
52 层间介电层 54 金属内连线结构
56 金属内连线结构 58 MTJ
60 金属内连线 62 遮盖层
64 金属间介电层 66 金属内连线结构
68 停止层 70 金属间介电层
72 金属内连线 74 停止层
76 金属间介电层 78 金属内连线
80 停止层 82 金属间介电层
84 金属内连线 86 阻障层
88 金属层 90 第一电极层
92 固定层 94 自由层
96 遮盖层 98 第二电极层
102 MTJ区域 104 MTJ区域
106 MTJ区域 108 第一间隙
110 第二间隙 112 第三间隙
S1 距离 S2 距离
S3 距离
具体实施方式
请同时参照图1至图3，图1为本发明一实施例的一半导体元件，或更具体而言一MRAM元件的上示图，图2为图1中沿着切线AA’的剖示意图，图3则为图1中沿着切线BB’的剖示意图。如图1至图3所示，本发明的MRAM元件主要包含一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一阵列区域14以及一边缘区域16环绕阵列区域14，其中阵列区域14在本实施例中又可称之为MRAM巨集(MRAMmacro)区域，阵列区域14可细部包含一MRAM区域18以及逻辑区域20，而边缘区域16又可包含至少一圈磁性隧穿接面(magnetic tunneling junction,MTJ)区域22环绕阵列区域14。
从细部来看，例如图1所示的MRAM单元又包含多个金属内连线图案24重叠部分MTJ区域22以及一间隙26设于阵列区域14以及该圈MTJ区域22之间，使MTJ区域22不直接接触阵列区域14。在本实施例中，环绕阵列区域14的MTJ区域22又包含一第一MTJ区域28以及一第二MTJ区域30沿着一第一方向(例如X方向)延伸以及一第三MTJ区域32以及一第四MTJ区域34沿着一第二方向(例如Y方向)延伸，其中第一MTJ区域28重叠第三MTJ区域32于一第一转角36，第一MTJ区域28重叠第四MTJ区域34于一第二转角38，第二MTJ区域30重叠第三MTJ区域32于一第三转角40，且第二MTJ区域30重叠第四MTJ区域34于一第四转角42。
换句话说，第一MTJ区域28、第二MTJ区域30、第三MTJ区域32以及第四MTJ区域34一同构成一矩形例如正方形或长方形环绕阵列区域14，而金属内连线图案24则重叠各第一MTJ区域28、第二MTJ区域30、第三MTJ区域32以及第四MTJ区域34，包括金属内连线图案44重叠第一MTJ区域28，金属内连线图案46重叠第二MTJ区域30，金属内连线图案48重叠第三MTJ区域32以及金属内连线图案50重叠第四MTJ区域34。
在本实施例中，各金属内连线图案24较佳包含一正方形或一长方形，且金属内连线图案24除了重叠环绕阵列区域14的第一MTJ区域28、第二MTJ区域30、第三MTJ区域32以及第四MTJ区域34之外又同时重叠四个转角，包括第一转角36、第二转角38、第三转角40以及第四转角42。需注意的是，虽然本实施例中重叠第一MTJ区域28、第二MTJ区域30、第三MTJ区域32以及第四MTJ区域34的金属内连线图案24数量是以三个为例，但不局限于此，本发明又可依据制作工艺需求调整重叠第一MTJ区域28、第二MTJ区域30、第三MTJ区域32以及第四MTJ区域34的金属内连线图案24数量，例如可选择设置一个或一个以上金属内连线图案24于各第一MTJ区域28、第二MTJ区域30、第三MTJ区域32以及第四MTJ区域34，此实施例也属本发明所涵盖的范围。
另外本实施例中的各金属内连线图案24虽较佳包含相同尺寸，例如相同长度以及相同宽度，但不局限于此，本发明又可依据制作工艺需求调整金属内连线图案24的尺寸，使金属内连线图案24间同时具有不同长度以及/或不同宽度。例如依据本发明一实施例，重叠于四个转角的各金属内连线图案24可包含一第一尺寸，而设于四个转角以外并重叠第一MTJ区域28、第二MTJ区域30、第三MTJ区域32以及第四MTJ区域34的各金属内连线图案44、46、48、50可包含不同于第一尺寸的第二尺寸，其中所谓不同尺寸可代表相同长度不同宽度或相同宽度但不同长度，这些实施例均属本发明所涵盖的范围。
此外不局限于上述实施例重叠金属内连线图案24于四个转角，依据本发明一实施例金属内连线图案24又可仅重叠环绕阵列区域14的第一MTJ区域28、第二MTJ区域30、第三MTJ区域32以及第四MTJ区域34但不重叠上述第一转角36、第二转角38、第三转角40以及第四转角42，此实施例也属本发明所涵盖的范围。
如图2至图3的剖面来看，基底12上可包含例如金属氧化物半导体(metal-oxidesemiconductor,MOS)晶体管等主动元件(有源元件)、被动元件、导电层以及例如层间介电层(interlayer dielectric,ILD)52等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等标准晶体管元件，层间介电层52可设于基底12上并覆盖MOS晶体管，且层间介电层52可具有多个接触插塞(图未示)电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
此外半导体元件另包含金属内连线结构54、56设于层间介电层52上、MTJ 58设于边缘区域16以及MRAM区域18的金属内连线结构56上、金属内连线60设于逻辑区域20的金属内连线结构56上、遮盖层62设于MTJ 58周围侧壁、金属间介电层64设于遮盖层62周围以及另一金属内连线结构66设于MTJ 58及金属内连线60上。
在本实施例中，金属内连线结构54包含停止层68、金属间介电层70以及多个金属内连线72镶嵌于停止层68与金属间介电层70中，金属内连线结构56包含一停止层74、一金属间介电层76以及多个金属内连线78镶嵌于停止层74与金属间介电层76中，金属内连线结构66则包含一停止层80、一金属间介电层82以及金属内连线84镶嵌于停止层80以及金属间介电层82中。
在本实施例中，金属内连线结构54、56、66中的各金属内连线72、78、84以及金属内连线60均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层70、76、82以及/或停止层68、74、80中并彼此电连接。例如各金属内连线72较佳包含一沟槽导体，各金属内连线78较佳包含一接触洞导体，各金属内连线84较佳包含一接触洞导体，而金属内连线60较佳包含一沟槽导体。
此外各金属内连线72、78、84可更细部包含一阻障层86以及一金属层88，其中阻障层86可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层88可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属层88较佳包含铜、金属间介电层70、76、82较佳包含氧化硅、而停止层68、74、80则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
在本实施例中，形成MTJ 58的方式可先依序形成一第一电极层90、一固定层(fixed layer)92、一自由层(free layer)94、一遮盖层(capping layer)96以及一第二电极层98。在本实施例中，第一电极层90以及第二电极层98较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层92可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。自由层94可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层94的磁化方向会受外部磁场而「自由」改变。遮盖层96可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。
随后进行一图案转移制作工艺或光刻剂蚀刻制作工艺，例如可利用一图案化光致抗蚀剂为掩模去除部分第二电极层98、部分遮盖层96、部分自由层94、部分固定层92以及部分第一电极层90以形成MTJ 58于边缘区域16以及MRAM区域18，其中各MTJ 58分别接触并电连接设于其下方的金属内连线78。
需注意的是，虽然设于阵列区域14以及MRAM区域18的MTJ 58下表面均电连接或直接接触金属内连线结构56中的金属内连线78，但实际上只有设于MRAM区域18的MTJ 58会连接至其他设于基底12表面的主动元件例如前述的MOS晶体管元件。换句话说，连接MRAM区域18的MTJ 58的金属内连线78或金属内连线72较佳又连接至其他设于基底12表面的MOS晶体管元件，而连接边缘区域14的MTJ 58的金属内连线78或金属内连线72则为虚置金属内连线且不向下连接至其他导线。
另外又需注意的是，在图2中设于MTJ 58下方的金属内连线如金属内连线78以及/或金属内连线72即为图1中重叠MTJ区域22的金属内连线图案24，而图3中设于边缘区域16的MTJ 58若由上视图来看较佳与MTJ区域22具有相同形状，例如均以矩形或环状型态环绕整个阵列区域14。相较于边缘区域16的MTJ 58是以环状并连续型态环绕或包围整个阵列区域14，设于MRAM区域18内的MTJ 58若以上视方向来看则较佳与边缘区域16的MTJ 58为不同形状或不同态样。更具体而言位于MRAM区域18内的MTJ 58较佳以阵列方式个别排列且个别独立的MTJ 58可包含但不局限于矩形。
请接着参照图4，图4为本发明一实施例的一MRAM元件的上视图。如图4所示，半导体元件主要包含一基底12，例如一由半导体材料所构成的基底12，且基底12上较佳定义有一阵列区域14以及环绕整个阵列区域14的边缘区域16。如同前述实施例，阵列区域14在本实施例中又可称之为MRAM巨集(MRAM macro)区域且阵列区域14可细部包含一MRAM区域以及逻辑区域，而边缘区域16又可包含MTJ区域环绕阵列区域14。
相较于前述实施例仅于阵列区域14周围设置一圈MTJ区域，本实施例较佳于阵列区域周围设置至少三圈MTJ区域，包括第一圈MTJ区域102环绕阵列区域14、第二圈MTJ区域104环绕第一圈MTJ区域102以及第三圈MTJ区域106环绕第二圈MTJ区域104。其中MTJ区域102与阵列区域14之间以及MTJ区域102、104、106之间较佳设有间隙，使MTJ区域102不直接接触阵列区域14以及MTJ区域102、104、106之间不相互接触。例如本实施例包含第一间隙108设于阵列区域14以及第一圈MTJ区域102之间、第二间隙110设于第一圈MTJ区域102以及第二圈MTJ区域104之间以及第三间隙112设于第二圈MTJ区域104以及第三圈MTJ区域106之间。
在本实施例中，阵列区域14与MTJ区域102间的距离较佳不同于MTJ区域102、104、106之间的距离，例如阵列区域14与第一圈MTJ区域102间的距离S1(或可解读为第一间隙108的宽度)较佳小于第一圈MTJ区域102与第二圈MTJ区域104间的距离S2(或第二间隙110的宽度)，而第一圈MTJ区域102至第二圈MTJ区域104间的距离S2又较佳小于第二圈MTJ区域104至第三圈MTJ区域106间的距离S3(或第三间隙112的宽度)。
如同前述实施例，图4所示的MRAM单元又包含多个金属内连线图案24重叠部分MTJ区域102、104、106，其中各金属内连线图案24较佳包含一正方形或一长方形，且金属内连线图案24除了重叠环绕阵列区域14的MTJ区域102、104、106之外又可选择重叠或不重叠四个转角，这些实施例均属本发明所涵盖的范围。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体元件，其特征在于，包含：
基底，包含阵列区域设于其上；
一圈磁性隧穿接面区域，环绕该阵列区域，其中该圈磁性隧穿接面区域包含八边形；以及
多个金属内连线图案，重叠部分该圈磁性隧穿接面区域。
2.如权利要求1所述的半导体元件，另包含间隙，设于该阵列区域以及该圈磁性隧穿接面区域之间。
3.如权利要求2所述的半导体元件，其中该圈磁性隧穿接面区域另包含：
第一磁性隧穿接面区域以及第二磁性隧穿接面区域，沿着一第一方向延伸；
第三磁性隧穿接面区域以及第四磁性隧穿接面区域，沿着一第二方向延伸；
第五磁性隧穿接面区域以及第六磁性隧穿接面区域，沿着一第三方向延伸；以及
第七磁性隧穿接面区域以及第八磁性隧穿接面区域，沿着一第四方向延伸。
4.如权利要求3所述的半导体元件，其中该第五磁性隧穿接面区域连接该第一磁性隧穿接面区域和该第四磁性隧穿接面区域。
5.如权利要求3所述的半导体元件，其中该第六磁性隧穿接面区域连接该第二磁性隧穿接面区域和该第三磁性隧穿接面区域。
6.如权利要求3所述的半导体元件，其中该第七磁性隧穿接面区域连接该第一磁性隧穿接面区域和该第三磁性隧穿接面区域。
7.如权利要求3所述的半导体元件，其中该第八磁性隧穿接面区域连接该第二磁性隧穿接面区域和该第四磁性隧穿接面区域。
8.如权利要求3所述的半导体元件，其中该第一方向正交于该第二方向。
9.如权利要求3所述的半导体元件，其中与该第五磁性隧穿接面区域重叠的该多个金属内连线图案的数量小于与该第一磁性隧穿接面区域重叠的该多个金属内连线图案的数量。
10.如权利要求3所述的半导体元件，其中与该第六磁性隧穿接面区域重叠的该多个金属内连线图案的数量小于与该第二磁性隧穿接面区域重叠的该多个金属内连线图案的数量。
11.如权利要求3所述的半导体元件，其中与该第五磁性隧穿接面区域重叠的该多个金属内连线图案的数量等于与该第六磁性隧穿接面区域重叠的该多个金属内连线图案的数量。
12.如权利要求3所述的半导体元件，其中与该第七磁性隧穿接面区域重叠的该多个金属内连线图案的数量小于与该第一磁性隧穿接面区域重叠的该多个金属内连线图案的数量。
13.如权利要求3所述的半导体元件，其中与该第八磁性隧穿接面区域重叠的该多个金属内连线图案的数量小于与该第二磁性隧穿接面区域重叠的该多个金属内连线图案的数量。
14.如权利要求3所述的半导体元件，其中与该第七磁性隧穿接面区域重叠的该多个金属内连线图案的数量等于与该第八磁性隧穿接面区域重叠的该多个金属内连线图案的数量。
15.如权利要求1所述的半导体元件，其中各该金属内连线图案包含正方形或长方形。
16.一种半导体元件，其特征在于，包含：
基底，包含阵列区域和边缘区域；
第一磁性隧穿接面，在该阵列区域上；
第二磁性隧穿接面，在该边缘区域上，其中该第二磁性隧穿接面的下表面直接接触介电层。
17.如权利要求16所述的半导体元件，其中该第一磁性隧穿接面的下表面与该第二磁性隧穿接面的下表面共平面。
18.如权利要求16所述的半导体元件，其中该第一磁性隧穿接面的上表面低于该第二磁性隧穿接面的上表面。
19.如权利要求16所述的半导体元件，还包含金属内连线，在该第一磁性隧穿接面下方，其中该介电层环绕该金属内连线。
20.如权利要求16所述的半导体元件，还包含遮盖层，在该第二磁性隧穿接面的侧壁上。
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