CN116364727A - 薄膜晶体管设备及其制造方法 - Google Patents

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Abstract

本发明涉及薄膜晶体管设备及其制造方法。公开了一种薄膜晶体管设备。第一半导体层包括第一沟道区域和夹置所述第一沟道区域的第一源极/漏极区域。第二半导体层包括第二沟道区域和夹置所述第二沟道区域的第二源极/漏极区域。金属接触区域位于延伸穿过一个或多个上绝缘层和一个或多个下绝缘层的孔中，并且与所述第一源极/漏极区域中的一者和所述第二源极/漏极区域中的一者接触。所述一个或多个上绝缘层中的最下层处的所述孔的直径大于所述一个或多个下绝缘层中的最上层处的所述孔的直径。所述金属接触区域由与第一薄膜晶体管和第二薄膜晶体管的源极/漏极配线相同的金属材料制成。

Description

薄膜晶体管设备及其制造方法
技术领域
本发明涉及薄膜晶体管设备及制造薄膜晶体管设备的方法。
背景技术
将低温多晶硅薄膜晶体管(LTPS TFT)和氧化物半导体TFT结合到一个像素电路中的技术实际上可用于智能手表和智能手机的显示设备。该技术在本说明书中被称为混合TFT显示器(HTD)技术。该HTD技术结合了具有高迁移率的低温多晶硅TFT和在像素电路中产生小泄漏电流的氧化物半导体TFT，以实现更高的显示质量和更低的功耗。
发明内容
在未来，减少每个像素的面积的技术对于实现更高的显示分辨率变得很重要。HTD背板需要具有不同LTPS材料的半导体层的TFT与金属氧化物(氧化物半导体)的电连接；需要大量的接触孔。由于这个原因，接触孔占据了大面积并且阻碍了实现更高的显示分辨率。这同样适用于包括用于不同于显示设备的设备的LTPS TFT和氧化物半导体TFT的电路，以及适用于包括具有除了LTPS与氧化物半导体的组合之外的不同材料的半导体层的多个TFT的电路。
本发明的一个方面是一种薄膜晶体管设备，包括：第一薄膜晶体管，所述第一薄膜晶体管包括在基板上的第一半导体层；第二薄膜晶体管，所述第二薄膜晶体管包括在所述基板上的第二半导体层；在所述基板上的一个或多个上绝缘层；在所述基板上的一个或多个下绝缘层；以及与所述第一半导体层和所述第二半导体层接触的金属接触区域。所述第一半导体层和所述第二半导体层由不同的材料制成。当从所述基板观察时，所述第一半导体层、所述一个或多个下绝缘层、所述第二半导体层、和所述一个或多个上绝缘层依次叠置。所述第一半导体层包括第一沟道区域和夹置所述第一沟道区域的第一源极/漏极区域。所述第二半导体层包括第二沟道区域和夹置所述第二沟道区域的第二源极/漏极区域。所述金属接触区域位于延伸穿过所述一个或多个上绝缘层和所述一个或多个下绝缘层的孔中，并且与所述第一源极/漏极区域中的一者和所述第二源极/漏极区域中的一者接触。在所述一个或多个上绝缘层中的最下层处的孔的直径大于在所述一个或多个下绝缘层中的最上层处的孔的直径。所述金属接触区域由与所述第一薄膜晶体管和所述第二薄膜晶体管的源极/漏极配线相同的金属材料制成。
本发明的一个方面是一种制造薄膜晶体管设备的方法，包括：形成第一半导体层；在所述第一半导体层上方形成一个或多个下绝缘层；在所述一个或多个下绝缘层的最上层上方形成材料与所述第一半导体层的材料不同的第二半导体层；在所述第二半导体层上方形成一个或多个上绝缘层；开设延伸穿过所述一个或多个上绝缘层和所述一个或多个下绝缘层的孔，以在所述孔内暴露所述第一半导体层的源极/漏极区域的一部分和所述第二半导体层的源极/漏极区域的一部分；以及形成金属图案，所述金属图案包括源极/漏极配线和要在所述孔内与所述第一半导体层的所述一部分和所述第二半导体层的所述一部分接触的金属接触区域。
本发明的一个方面能够减小包括多种薄膜晶体管的电路的尺寸，所述薄膜晶体管具有不同材料的半导体层。
应当理解，前面的概述和以下详细描述都是示例性和解释性的，并且不限制本发明。
附图说明
图1示意性地示出了OLED显示设备的配置示例；
图2A示出了像素电路的配置示例；
图2B示出了像素电路的另一配置示例；
图2C示出了像素电路的又一配置示例；
图3示出低温多晶硅TFT和氧化物半导体TFT的截面结构，其中的低电阻区域通过单个接触孔互连；
图4A示意性地示出了接触孔的截面结构；
图4B示意性地示出了接触孔的平面结构；
图5A示意性地示出了将氧化物半导体层和多晶硅层的低电阻区域互连的接触孔的截面结构；
图5B示意性地示出了将氧化物半导体层和多晶硅层的低电阻区域互连的接触孔的平面结构；
图6是制造方法的示例的流程图；
图7A是用于说明形成接触孔的方法的图；
图7B是用于说明形成接触孔的方法的图；
图7C是用于说明形成接触孔的方法的图；
图8A示出了与图7A中的状态相同的状态；
图8B示出了从图8A的状态下的处理中的产品去除光致抗蚀剂图案并且使用新提供的光致抗蚀剂图案作为掩模来开设孔353的状态；
图8C示出了从图8B的状态下的处理中的产品去除低温多晶硅层的天然氧化物膜的状态；
图8D示出了在图8C的状态下的处理中的产品上设置M4金属层的状态；
图9A示意性地示出了氧化物半导体层，其限定孔的端面由于氢氟酸而凹陷；
图9B示出了从图9A的状态下的处理中的产品去除光致抗蚀剂并且设置M4金属层图案的状态；
图10示出了接触孔的另一个结构示例；
图11示出了接触孔的又一个结构示例；
图12示出了像素电路的一部分的示例；
图13示意性地示出了图12中所示的像素电路的平面结构；
图14示意性地示出了图13所示的平面结构的一部分的截面结构；
图15示出了像素电路的示例；
图16示意性地示出了图15所示的像素电路的平面结构；以及
图17示意性地示出了沿着图16中的截面线XVII-XVII’的截面结构。
具体实施方式
在下文中，将参考附图描述本发明的实施方式。应注意，实施方式仅为实施本发明的示例，并不限制本发明的技术范围。附图中相同的元件由相同的附图标记表示，并且附图中的某些元件在尺寸或形状上被夸大以清楚地理解描述。
概述
以下描述采用有机发光二极管(Organic Light-Emitting Diode，OLED)显示设备作为薄膜晶体管设备的示例。本发明中的OLED显示设备包括像素电路和/或***电路中的低温多晶硅薄膜晶体管(LTPS TFT)和氧化物半导体TFT。
低温多晶硅TFT的半导体层(低温多晶硅层)和氧化物半导体TFT的半导体层(氧化物半导体层)位于不同的层上。例如，低温多晶硅层被设置为低于氧化物半导体层。在这些半导体层之间设置一个或多个绝缘层。在本说明书中，更靠近基板的层被称为下层，而更远离基板的层被称为上层。
低温多晶硅TFT包括由电阻降低的多晶硅(低电阻多晶硅)制成的源极/漏极区域(低电阻区域)，并且氧化物半导体TFT包括由电阻降低的氧化物半导体(低电阻氧化物半导体)制成的源极/漏极区域(低电阻区域)。
低电阻的源极/漏极区域的薄层电阻通常在从10Ω到100kΩ的范围内,例如在从几十欧到几十千欧的范围内。电阻未降低的(高电阻)沟道的薄层电阻通常在从1MΩ到10GΩ的范围内,例如在从几兆欧到几千兆欧的范围内。
在本说明书的实施方式中，一个接触孔将源极/漏极配线层、氧化物半导体层和低温多晶硅层互连。这种配置减少了将这三个层互连的接触孔的数量，从而实现了更小的电路面积。
例如，源极/漏极配线层可以是最上层，低温多晶硅层可以是最下层，氧化物半导体层可以位于它们之间。在源极/漏极配线层与氧化物半导体层之间设置一个或多个绝缘层(一个或多个上绝缘层)。此外，在氧化物半导体层与低温多晶硅层之间设置一个或多个绝缘层(一个或多个下绝缘层)。
接触孔包括在延伸穿过上绝缘层和下绝缘层的孔内的金属接触区域。接触区域可以由与源极/漏极配线相同的金属制成，并且包括在相同的金属层中。
接触区域被设置为粘附到孔的内表面。因此，接触区域延伸穿过上绝缘层和下绝缘层。接触区域与暴露在孔中的两个TFT的源极/漏极区域接触，以电连接源极/漏极配线、氧化物半导体层的源极/漏极区域、和低温多晶硅层的源极/漏极区域。
如上所述，与使用多个接触孔的配置相比，通过一个接触孔将两个TFT的源极/漏极区域互连使得电路能够具有小面积。接触孔可以穿过氧化物半导体层的源极/漏极区域。于是，可以进一步减小电路面积，以有助于实现更高的分辨率。
上述连接结构适用于与OLED显示设备不同的设备中的电路，也适用于包括由不同于氧化物半导体和低温多晶硅的半导体材料制成的TFT的电路。
显示设备的配置
图1示意性地示出了OLED显示设备1的配置示例。OLED显示设备1包括薄膜晶体管(TFT)基板10、封装基板20、和粘合剂30(玻璃料密封件)，在薄膜晶体管基板10上制造有有机发光元件(OLED元件)，封装基板20用于封装该OLED元件，粘合剂30用于将TFT基板10与封装基板20接合。TFT基板10和封装基板20之间的空间填充有干燥的氮气并用粘合剂30密封。封装基板20和粘合剂30构成结构封装单元的示例。该结构封装单元可以具有薄膜封装(TFE)结构。
在TFT基板10的显示区域25外侧的阴极电极区域14的***，设置有扫描驱动器31、发光驱动器32、保护电路33、驱动器IC 34和解复用器36。驱动器IC 34通过柔性印刷电路(Flexible Printed Circuit，FPC)35连接到外部设备。扫描驱动器31、发光驱动器32和保护电路33是在TFT基板10上制造的***电路。
扫描驱动器31驱动TFT基板10上的扫描线。发光驱动器32驱动发光控制线以控制像素的发光时间段。例如，驱动器IC 34安装有各向异性导电膜(Anisotropic ConductiveFilm，ACF)。
保护电路33保护像素电路中的元件不受静电放电的影响。驱动器IC 34向扫描驱动器31和发光驱动器32提供电力和时序信号(控制信号)，且还向解复用器36提供电力和数据信号。
解复用器36将驱动器IC 34的一个引脚的输出依次输出到d条数据线(d是大于1的整数)。解复用器36在每个扫描周期改变用于来自驱动器IC 34的数据信号的输出数据线d次，以驱动驱动器IC 34的输出引脚的d倍的数据线。
像素电路的配置
在TFT基板10上制造多个像素电路，以控制要供应到子像素(也简称为像素)的阳极电极的电流。图2A示出了像素电路的配置示例。每个像素电路包括驱动晶体管P1、选择晶体管N2、发光晶体管N3和存储电容器C1。像素电路控制OLED元件E1的发光。OLED元件E1是发光元件，并且晶体管是TFT。
选择晶体管N2是用于选择子像素的开关。选择晶体管N2是n沟道型氧化物半导体TFT，其栅极端子连接到扫描线16，其源极端子连接到数据线15，其漏极端子连接到驱动晶体管P1的栅极端子。
驱动晶体管P1是用于驱动OLED元件E1的晶体管(驱动TFT)。驱动晶体管P1是p沟道型低温多晶硅TFT，其栅极端子连接到选择晶体管N2的漏极端子。驱动晶体管P1的源极端子连接到电源线(Vdd)18，其漏极端子连接到发光晶体管N3的源极端子。存储电容器C1设置在驱动晶体管P1的栅极端子与源极端子之间。
发光晶体管N3是用于控制向OLED元件E1供应/停止供应该驱动电流的开关。发光晶体管N3是n沟道型氧化物半导体TFT，其栅极端子连接到发光控制线17。发光晶体管N3的源极端子连接到驱动晶体管P1的漏极端子。发光晶体管N3的漏极端子连接到OLED元件E1。
接下来，描述像素电路的操作。扫描驱动器31向扫描线16输出选择脉冲以使选择晶体管N2导通。从驱动器IC 34经由数据线15供应的数据电压被存储到存储电容器C1。存储电容器C1在一帧的时间段内保持所存储的电压。驱动晶体管P1的电导根据存储的电压以模拟方式改变，使得驱动晶体管P1向OLED元件E1供应与发光水平对应的正向偏置电流。
发光晶体管N3位于该驱动电流的供应路径上。发光驱动器32向发光控制线17输出控制信号，以控制发光晶体管N3的导通/截止。当发光晶体管N3导通时，该驱动电流被供应给OLED元件E1。当发光晶体管N3截止时，停止该驱动电流的供应。可以通过控制发光晶体管N3的导通/截止来控制一帧时间段中的发光时间段(占空比)。
图2B示出了像素电路的另一配置示例。该像素电路包括复位晶体管N4来代替图2A中的发光晶体管N3。复位晶体管N4是n沟道型氧化物半导体TFT。复位晶体管N4控制基准电压供应线11和OLED元件E1的阳极之间的电连接。该控制根据从复位控制线19供应给复位晶体管N4的栅极端子的复位控制信号来执行。该复位晶体管N4可以用于各种目的。
图2C示出了像素电路的又一配置示例。该像素电路包括晶体管P11、P13、P15、N12、N14和N16。晶体管N12的栅极端子被供应Vscan2信号，晶体管N14和N16的栅极端子被供应Vscan1信号。通过晶体管N12、P11和N16向存储电容器C1供应数据电压。晶体管N14向OLED元件E1的阳极供应基准电压Vref。晶体管P13和P15的栅极端子被供应信号Vem1和Vem2以控制是否点亮OLED元件E1。
例如，驱动晶体管P11、P13和P15是低温多晶硅TFT，晶体管N12、N14和N16是氧化物半导体TFT。驱动晶体管P11的源极/漏极区域和晶体管N16的源极/漏极区域被连接。图2A、图2B和图2C中的像素电路配置是示例；像素电路可以具有另一种电路配置。低电阻区域中的一个成为源极区域，而另一个成为漏极区域，并且它们的作用可以根据TFT的操作而交换。由于这个原因，低电阻区域被称为源极/漏极区域。
上述像素电路包括低温多晶硅TFT和氧化物半导体TFT，它们的源极/漏极区域彼此连接。本说明书中描述的连接的配置减少了接触孔的数量，并有助于实现更高的分辨率。
低温多晶硅TFT和氧化物半导体TFT的连接
在下文中，描述低温多晶硅TFT和氧化物半导体的互连的配置示例。以下描述的示例中的氧化物半导体是氧化铟镓锌(IGZO)。本说明书中的配置适用于诸如氧化锌或二氧化锡的另一氧化物半导体的TFT。
图3示出低温多晶硅TFT 210和氧化物半导体TFT 260的截面结构，它们的源极/漏极区域(低电阻区域)通过单个接触孔互连。这些TFT是第一TFT和第二TFT。低温多晶硅TFT210和氧化物半导体TFT 260制造在由树脂或玻璃制成的柔性或刚性绝缘基板101上。
氮化硅层102被铺设在绝缘基板101上，低温多晶硅TFT 210的低温多晶硅层(有源层)108被铺设在氮化硅层102上方。低温多晶硅层包括低电阻区域105和107、以及沟道区域103。
低温多晶硅层108包括低电阻区域(低电阻LTPS)105和107、以及在面内方向上夹置在低电阻区域105和107之间的高电阻沟道区域(LTPS)103。低电阻区域105和107是源极/漏极区域。
低电阻区域105和107由通过高浓度杂质掺杂而电阻降低的低温多晶硅制成。沟道区域103由电阻未降低的低温多晶硅(高电阻低温多晶硅)制成。
低温多晶硅TFT 210还包括栅极电极113和在层叠方向上位于栅极电极113与低温多晶硅层108之间的栅极绝缘层111。低温多晶硅层108、栅极绝缘层111和栅极电极113从底部(更靠近基板的一侧)开始依次叠置，并且栅极绝缘层111与低温多晶硅层108和栅极电极113直接接触。
栅极电极113由金属制成并且包括在M1金属层中。本示例中的栅极绝缘层111由氧化硅(SiOx)制成。尽管图3的示例中的低温多晶硅TFT 210具有顶栅结构，但是它可以具有底栅结构或者具有顶栅电极和底栅电极两者的结构。
氧化物半导体TFT 260包括底栅电极117、顶栅电极131和位于它们之间的氧化物半导体层(有源层)124。氧化物半导体层124包括低电阻区域(低电阻IGZO)123和125、以及在面内方向上夹置在低电阻区域123和125之间的高电阻沟道区域(IGZO)127。低电阻区域123和125由电阻降低的IGZO制成。沟道区域127由电阻未降低的IGZO(高电阻IGZO)制成。
绝缘层115铺设在栅极绝缘层111和栅极电极113上方以覆盖栅极绝缘层111和栅极电极113。绝缘层115由氮化硅(SiNx)制成。底栅电极117铺设在绝缘层115上方。底栅电极117由金属制成，并且包括在M2金属层中。
栅极绝缘层设置在底栅电极117和氧化物半导体层124之间。图3的配置示例中的栅极绝缘层是两个绝缘层119和121的堆叠体。绝缘层119由氮化硅制成，绝缘层121由氧化硅制成。
底栅电极117、绝缘层119和121、以及氧化物半导体层124从底部(更靠近基板的一侧)开始依次叠置。绝缘层119与底栅电极117和绝缘层121直接接触，并且绝缘层121与氧化物半导体层124直接接触。
氧化物半导体层124铺设在绝缘层121上方。栅极绝缘层129设置在氧化物半导体层124和顶栅电极131之间。栅极绝缘层129由氧化硅制成。氧化物半导体层124、绝缘层129和顶栅电极131从底部(更靠近基板的一侧)开始依次叠置。绝缘层129与顶栅电极131和氧化物半导体层124直接接触。顶栅电极131由金属制成，并且包括在M3金属层中。可以去除顶栅电极131和底栅电极117中的任一者。
绝缘层133铺设在顶栅电极131和绝缘层129上方以覆盖顶栅电极131和绝缘层129。此外，另一绝缘层135铺设在绝缘层133上方。绝缘层133由氧化硅制成，绝缘层135由氮化硅制成。
在图3中包括三个接触孔(CH)140、150和160。接触孔140将低温多晶硅TFT 210的低电阻区域107与源极/漏极配线144互连。接触孔140包括金属接触区域141。
接触区域141延伸穿过绝缘层135、133、129、121、119、115和111，并且与低温多晶硅层108的低电阻区域107直接接触。由绝缘层135、133、129、121、119、115和111组成的多层结构具有通孔147。接触区域141被设置为粘附到通孔147的内表面。源极/漏极配线144铺设在绝缘层135上方。接触区域141和源极/漏极配线144由相同的材料制成并且未分离；它们被包括在M4金属层中。
接触孔150将低温多晶硅TFT 210的低电阻区域105与氧化物半导体TFT 260的低电阻区域125互连。低温多晶硅层108的低电阻区域105位于低于氧化物半导体层124的低电阻区域125的位置。
接触孔150包括金属接触区域151。绝缘层135、133和129位于金属接触区域151的层与氧化物半导体层124之间。绝缘层121、119、115和111位于氧化物半导体层124与低温多晶硅层108之间。
当在层叠方向上观察时，氧化物半导体层124的低电阻区域125至少部分地与低温多晶硅层108的低电阻区域105重叠。层叠方向是图3中的竖直方向。
接触区域151延伸穿过绝缘层135、133和129、氧化物半导体层124、以及绝缘层121、119、115和111，并且与低温多晶硅层108的低电阻区域105直接接触。由绝缘层135、133和129、氧化物半导体层124、以及绝缘层121、119、115和111组成的多层结构具有通孔157。通孔157的内径在氧化物半导体层124处不平滑地变化。具体地，在比氧化物半导体层124高的部分中的通孔157的最小内径大于在比氧化物半导体层124低的部分中的通孔157最大内径。
接触区域151被设置为粘附到通孔157的内表面。接触区域151的外径在氧化物半导体层124处不平滑地变化。具体地，在比氧化物半导体层124高的部分中的接触区域151的最小外径大于在比氧化物半导体层124低的部分中的接触区域151最大外径。
通孔157延伸穿过氧化物半导体层124的低电阻区域125。接触区域151延伸穿过低电阻区域125，并且与低电阻区域125的顶面和其中的孔的内表面(侧壁)直接接触。接触区域151还与低温多晶硅层108的低电阻区域105的顶面直接接触。接触区域151被包括在M4金属层中。接触区域151可以将绝缘层135上方的源极/漏极配线154与氧化物半导体层124互连。该源极/漏极配线154被包括在M4金属层的图案中。
接触孔160包括金属接触区域161。接触区域161延伸穿过绝缘层135、133和129，并且与氧化物半导体层124的低电阻区域123直接接触。由绝缘层135、133和129组成的多层结构具有通孔167。接触区域161被设置为粘附到通孔167的内表面。源极/漏极配线164设置在绝缘层135上方。接触区域161和源极/漏极配线164由相同的材料制成并且未分离；它们被包括在M4金属层中。
图4A示意性地示出了接触孔150和160的截面结构，图4B示意性地示出了接触孔150和160的平面结构。包括金属接触区域151和161的M4金属层可以是单个金属层或多个金属层的堆叠体。每一层都可以由单一金属或合金制成。例如，可以采用Ti/Al/Ti的堆叠体。
接触区域151包括位于氧化物半导体层124的顶面上方的上部152和从上部152向下延续的下部153。上部152延伸穿过氧化物半导体层124上方的绝缘层的堆叠体，并且与低电阻区域125的顶面直接接触。在氧化物半导体层124上方的绝缘层的堆叠体中的通孔的内径由W1表示。在图4A的配置示例中，在氧化物半导体层124上方的部分中的通孔157的内径W1基本上相同。
接触区域151的下部153延伸穿过氧化物半导体层124及其下方的绝缘层的堆叠体，并且与氧化物半导体层124的低电阻区域125中的孔的内表面和低温多晶硅层108的低电阻区域105的顶面直接接触。下绝缘层的堆叠体中的通孔的内径由W2表示。在图4A的配置示例中，在比氧化物半导体层124低的部分中的通孔157的内径W2基本上相同。通孔157的内径在氧化物半导体层124处不平滑地变化；最大内径W2小于最小内径W1。这种配置使得位于氧化物半导体层124下方的部件能够被更密集地设置。
当从上方观察接触孔150时，氧化物半导体层124和低温多晶硅层108可以一起看到，如图4B所示。更具体地，氧化物半导体层124的低电阻区域125和低温多晶硅层108的低电阻区域105可以一起看到。在通孔157内，氧化物半导体层124的低电阻区域125与低温多晶硅层108的低电阻区域105重叠。在绝缘层的高于氧化物半导体层124的部分中的通孔157位于低电阻区域125的周缘的内侧。
图5A和图5B示出了将氧化物半导体层和多晶硅层的低电阻区域互连的接触孔的另一结构示例。图5A示意性地示出了截面结构，图5B示意性地示出了平面结构。在该配置示例中，当在层叠方向上观察时，氧化物半导体层124不与低温多晶硅层108重叠，而是远离低温多晶硅层108。氧化物半导体层124和低温多晶硅层108的配置与图4A和图4B中的配置示例中的配置相同，因此，它们由相同的附图标记表示。接触孔250将低温多晶硅TFT 210的低电阻区域105和氧化物半导体TFT 260的低电阻区域125互连。
由绝缘层135、133、129、121、119、115和111组成的多层结构具有通孔257。通孔257的内径在氧化物半导体层124处不平滑地变化。具体地，在比氧化物半导体层124高的部分中的最小内径大于在比氧化物半导体层124低的部分中的最大内径。
接触区域251设置为粘附到通孔257的内表面。接触孔250包括金属接触区域251。接触区域251延伸穿过绝缘层135、133、129、121、119、115和111。接触区域251的外径在氧化物半导体层124处不平滑地变化。具体地，在比氧化物半导体层124高的部分中的最小外径大于在比氧化物半导体层124低的部分中的最大外径。
通孔257不穿过氧化物半导体层124，并且低电阻区域125的包括其侧端的一部分暴露在通孔257中。接触区域251与低电阻区域125的顶面和端面(侧面)直接接触。接触区域251还与低温多晶硅层108的低电阻区域105的顶面和端面(侧面)直接接触。接触区域251被包括在M4金属层中。
接触区域251包括位于氧化物半导体层124的顶面上方的上部252和从上部252向下延续的下部253。上部252延伸穿过氧化物半导体层124上方的绝缘层的堆叠体，并且与低电阻区域125的顶面直接接触。在绝缘层的堆叠体中的高于氧化物半导体层124的部分中的通孔257的内径由W11表示。在图5A的配置示例中，高于氧化物半导体层124的通孔257的内径W11从顶部向底部减小。
接触区域251的下部253延伸穿过低于氧化物半导体层124的绝缘层的堆叠体，并且与氧化物半导体层124的低电阻区域125的端面、低温多晶硅层108的低电阻区域105的顶面和端面直接接触。在低于氧化物半导体层124的下侧的部分中的通孔257的内径由W12表示。在图5A的配置示例中，低于氧化物半导体层124的通孔257的内径W12从顶部向底部减小。通孔257的内径在氧化物半导体层124处不平滑地变化；最大内径W12小于最小内径W11。
接触区域251的上部252和下部253根据通孔257的内径的变化而是锥形的。因此，接触区域251在与氧化物半导体层124的端面(侧面)接触的部分中较厚，防止了接触区域251的不连续性。
当从上方观察接触孔250时，氧化物半导体层124和低温多晶硅层108可以一起看到，如图5B所示。更具体地，氧化物半导体层124的低电阻区域125和低温多晶硅层108的低电阻区域105可以一起看到。在通孔257内，低温多晶硅层108的低电阻区域105不与氧化物半导体层124的低电阻区域125重叠，而是远离氧化物半导体层124的低电阻区域125。
制造方法
描述制造图3所示的TFT 210和260的方法。图6是制造这些TFT的方法的示例的流程图。该方法首先通过CVD在绝缘基板101上形成氮化硅层，然后形成低温多晶硅层(S101)。具体地，该方法通过CVD沉积非晶硅，并通过准分子激光退火使非晶硅结晶，以形成(低温)多晶硅膜。通过光刻将多晶硅膜图案化为岛状。
接下来，该方法通过CVD形成氧化硅层(S102)。该方法进一步通过溅射形成M1金属层，并通过光刻对M1金属层进行图案化(S103)。M1金属层的材料可以按期望从例如Mo、W、Nb和Al中选择。M1金属层可以具有单层结构或多层结构。
接下来，该方法使用栅极电极113(M1金属层)作为掩模向多晶硅层的源极/漏极区域注入杂质，并活化杂质。此外，该方法通过加氢处理终止悬空键(S104)。因此，源极/漏极区域的电阻降低。
接下来，该方法通过CVD形成氮化硅层(S105)。进一步，该方法通过溅射形成M2金属层，并通过光刻对M2金属层进行图案化(S106)。M2金属层的材料可以按期望从例如Mo、W、Nb和Al中选择。M2金属层可以具有单层结构或多层结构。
接下来，该方法通过CVD形成氮化硅层和氧化硅层(S107)。进一步，该方法通过溅射形成IGZO层，并通过光刻对IGZO层进行图案化(S108)。此时，穿过IGZO层开设接触孔150的孔。
接下来，该方法形成氧化硅层(S109)。接下来，该方法通过溅射形成M3金属层，并通过光刻对M3金属层进行图案化(S110)。M3金属层的材料可以按期望从例如Mo、W、Nb和Al中选择。M3金属层可以具有单层结构或多层结构。
接下来，该方法使用栅极电极131(M3金属层)作为掩模来降低IGZO层的源极/漏极区域的电阻(S111)。可以通过将IGZO层的源极/漏极区域暴露于He等离子体或通过注入B、Ar或H离子来降低电阻。
接下来，该方法形成氮化硅层和氧化硅层(S112)。接下来，该方法通过各向异性蚀刻在绝缘层的堆叠体中开设接触孔的孔(S113)。
接下来，该方法通过溅射形成M4金属层，并通过光刻对M4金属层进行图案化(S114)。M4金属层包括源极/漏极配线和接触孔的接触区域。M4金属层可以通过例如沉积和图案化Ti/Al/Ti的导电膜来形成。
以下内容描述了形成接触孔的细节。图7A至图7C是用于说明形成接触孔150和160(S113和S114)的方法的图。图7A至图7C中的每一者示出了在形成接触孔的不同步骤中的平面结构和截面结构。
图7A示意性地示出了使用光致抗蚀剂图案320作为掩模蚀刻高于氧化物半导体层124的绝缘层的状态。例如，可以采用等离子体蚀刻。光致抗蚀剂图案320铺设在绝缘层135上方。如上所述，在提供光致抗蚀剂图案320之前，穿过氧化物半导体层124开设孔352。
穿过绝缘层129、133和135的堆叠体开设孔351。氧化物半导体层124的低电阻区域125和其中的孔352暴露在孔351内。具体地，暴露出低电阻区域125的顶面和端面(孔352的内壁)。穿过绝缘层129、133和135的堆叠体开设另一个孔167。氧化物半导体层124的低电阻区域123的顶面暴露在孔167内。
图7B示出了进一步蚀刻图7A的状态下的处理中的产品的状态。穿过绝缘层111、115、119和121的堆叠体开设从孔352延续的孔353。孔353的直径小于孔351的直径。孔351、352和353连续以形成如参考图3和图4A所述的单个孔157。
孔351中的氧化物半导体层124的低电阻区域125在其孔352周围被过度蚀刻，使得低电阻区域125的顶面具有凹口355。因此，低电阻区域125在孔351中比在孔351的外部更薄。类似地，孔167中的低电阻区域123被过度蚀刻，使得低电阻区域123的顶面具有凹口356。低电阻区域123在孔167中比在孔167外部更薄。
如本说明书所述，这种蚀刻造成的损坏产生更多的氧空位，从而进一步降低电阻。结果，与金属接触区域的接触电阻被进一步降低。低温多晶硅层108的低电阻区域105暴露在孔353内；通过蚀刻在低温多晶硅层108的表面上产生天然氧化物膜358。在该示例中，保留天然氧化物膜358。天然氧化物膜358是低电阻区域105的一部分。
图7C示出了在图7B的状态下的处理中的产品上设置M4金属层的状态。接触区域151将氧化物半导体层124的低电阻区域125与低温多晶硅层108的低电阻区域105互连。接触区域161将氧化物半导体层124的源极/漏极配线164与低电阻区域123互连。
接下来，描述另一种开设接触孔的方法。下面描述的方法去除了低温多晶硅层的天然氧化物膜。该处理进一步降低了低温多晶硅层的金属接触区域和低电阻区域之间的接触电阻。
图8A示出了与图7A中的状态相同的状态。图8B示出了从图8A的状态下的处理中的产品去除光致抗蚀剂图案320并且使用新提供的第二光致抗蚀剂图案325作为掩模来开设孔353的状态。光致抗蚀剂图案325覆盖孔167的内表面和氧化物半导体层124的低电阻区域123的顶面。
光致抗蚀剂图案325还覆盖孔351的整个内壁和孔351中的氧化物半导体层的低电阻区域125的顶面(孔352周围的***区域)。光致抗蚀剂图案325具有延续到低电阻区域125的孔352的孔326。在蚀刻之前，绝缘层121暴露在孔326中。通过蚀刻穿过绝缘层的堆叠体开设孔353。此时，低电阻区域123和125的顶面被光致抗蚀剂图案325覆盖；不形成通过过度蚀刻而形成的凹口。低温多晶硅层108的低电阻区域105暴露于蚀刻剂，从而产生天然氧化物膜358。
图8C示出了从图8B的状态下的处理中的产品去除低温多晶硅层108的天然氧化物膜358的状态。在光致抗蚀剂图案325保留的状态下，可以通过氢氟酸(HF)去除天然氧化物膜358。光致抗蚀剂图案325减少了氢氟酸对氧化物半导体层124的不利影响。
图8D示出了在图8C的状态下的处理中的产品上设置M4金属层的状态。接触区域151将氧化物半导体层124的低电阻区域125与低温多晶硅层108的低电阻区域105互连。接触区域161将氧化物半导体层124的源极/漏极配线164与低电阻区域123互连。天然氧化物膜358已经通过使用氢氟酸的处理被去除；接触区域151与多晶硅层108的具有较低电阻的低电阻区域105的表面直接接触。
氢氟酸可以稍微蚀刻氧化硅层、氮化硅层和氧化物半导体层以及天然氧化物膜358。氧化物半导体层的蚀刻速率比氧化硅层和氮化硅层的蚀刻速率快。因此，氧化物半导体层的端面的一部分可以与天然氧化物膜358一起被蚀刻，以从绝缘层的端面凹陷。
图9A示意性地示出了氧化物半导体层124，其限定了孔352的端面由于氢氟酸而凹陷。图9A示意性地示出了从图8C的状态下的处理中的产品部分地去除氧化物半导体层124的状态。端面361从下绝缘层121的端面凹陷，并且位于绝缘层121的顶面上。氧化物半导体层124的低电阻区域125中的孔的直径小于紧挨其上方的绝缘层129中的孔的直径，并且大于紧挨其下方的绝缘层121中的孔的直径。
图9B示出了已经从图9A的状态下的处理中的产品去除光致抗蚀剂图案325并且设置M4金属层(图案)的状态。如虚线363所包围的区域所示，接触区域151包括覆盖绝缘层121的从低电阻区域125的端部(侧面)突出的顶面的区域。该区域较厚，并且保护低电阻区域125的端面不被后续处理损坏。
其他配置示例
图10示出了接触孔的另一个结构示例。图10包括代替图3中的接触孔140、150和160的接触孔440、450和460。在图10中省略了一些部件和一些附图标记。
接触孔440、450和460分别包括金属接触区域441、451和461。接触区域441将低温多晶硅层108的低电阻区域107与源极/漏极配线444互连。接触区域451将氧化物半导体层124的低电阻区域125与低温多晶硅层108的低电阻区域105互连。接触区域461将氧化物半导体层124的低电阻区域123与源极/漏极配线464互连。
金属接触区域441、451和461(M4金属层)比图3中的结构示例中的金属接触区域厚。在图10的示例中，氧化物半导体层124的孔455和低于氧化物半导体层124的绝缘层的堆叠体的孔被金属接触区域451填充(填充结构)。用厚金属保护氧化物半导体层124的端面(侧面)减少了在后续处理中对氧化物半导体层的端面的损坏。
图11示出了接触孔的又一示例。图11包括代替图3中的接触孔140、150和160的接触孔540、550和560。其他部件相同。在图11中省略了一些部件和一些附图标记。
接触孔540、550和560分别包括金属接触区域541、551和561。接触区域541将低温多晶硅层108的低电阻区域107与源极/漏极配线544互连。接触区域551将氧化物半导体层124的低电阻区域125与低温多晶硅层108的低电阻区域105互连。接触区域561将氧化物半导体层124的低电阻区域123与源极/漏极配线564互连。
接触区域541、551和561是锥形的。换句话说，它们的外径和内径从顶部向底部减小。特别地，锥形的接触区域551有效地防止了在氧化物半导体层124的端面处的接触区域551的不连续性。这种配置减少了在后续处理中对氧化物半导体层的端面的损坏。
在下文中，描述像素电路的示例和用于像素电路的设备结构。图12示出了像素电路的一部分的示例。像素电路包括晶体管T3至T6和OLED元件E1。晶体管T3是驱动晶体管，而其他晶体管是开关晶体管。晶体管T4和T5是n型氧化物半导体TFT，而其它晶体管是p型低温多晶硅TFT。
晶体管T4连接在驱动晶体管T3的漏极区域和栅极电极之间。晶体管T5连接在用于基准电位Vref的配线和驱动晶体管T3的栅极电极之间。
晶体管T6连接在驱动晶体管T3的漏极区域和OLED元件E1的阳极电极之间。晶体管T6由控制信号Em控制；晶体管T4由控制信号S2控制；晶体管T5由控制信号S1控制。控制信号S2可以是用于下一个像素电路行的S1信号。
图13示意性地示出了图12中所示的电路的平面结构，并且图14示意性地示出了图13中的平面结构的一部分的截面结构。图14中的白色的层表示绝缘层。配线VRE传输基准电位Vref。配线EMC传输用于晶体管T6的栅极电极的控制信号Em。栅极线S2NB传输用于晶体管T4的底栅电极的栅极信号，并且栅极线S2NT传输用于晶体管T4的顶栅电极的栅极信号。栅极线S1NB传输用于晶体管T5的底栅电极的栅极信号，并且栅极线S1NT传输用于晶体管T5的顶栅电极的栅极信号。
接触孔CHC将晶体管T4的源极/漏极区域与晶体管T3或T6的源极/漏极区域互连。晶体管T4的半导体层是氧化物半导体层OX，晶体管T3和T6的半导体层是低温多晶硅层PS。接触孔CHC将氧化物半导体层与低温多晶硅层互连。
接触孔CHB将晶体管T4的源极/漏极区域与源极/漏极配线互连。接触孔CHD将晶体管T3的源极/漏极配线与栅极电极G3互连。接触孔CHA将晶体管T5的源极/漏极区域与配线VRE互连。
描述像素电路的另一示例和用于像素电路的设备结构的示例。图15示出了像素电路的示例。像素电路包括晶体管T1至T7、OLED元件E1、存储电容器Cst和电容器Cd。晶体管T3是驱动晶体管，其他晶体管是开关晶体管。晶体管T4和T5是n型氧化物半导体TFT，而其它晶体管是p型低温多晶硅TFT。
晶体管T2连接在驱动晶体管T3的源极区域和用于传输数据信号(DATA)的数据线之间。晶体管T1连接在驱动晶体管T3的源极区域和用于传输电源电位VDD的配线之间。晶体管T4连接在驱动晶体管T3的漏极区域和栅极电极之间。晶体管T5连接在用于基准电位Vref的配线和驱动晶体管T3的栅极电极之间。
晶体管T6连接在驱动晶体管T3的漏极区域和OLED元件E1的阳极电极之间。晶体管T7连接在OLED元件E1的阳极电极和用于传输复位电位Vrst的配线之间。存储电容器Cst连接在电源电位VDD的传输线和驱动晶体管T3的栅极电极之间。电容器Cd连接在晶体管T3和屏蔽电极SE之间。晶体管T1和T6由控制信号Em控制；晶体管T2、T4和T7由控制信号S2控制；晶体管T5由控制信号S1控制。
图16示意性地示出了图15所示的像素电路的平面结构，图17示意性地示出了沿图16中的截面线XVII-XVII’的截面结构。在图16中，配线M2D是数据线，配线M2V传输电源电位VDD。配线VRS传输复位电位Vrst，配线VRE传输基准电位Vref。
栅极线S2P2传输用于晶体管T7的栅极信号。配线EMC传输用于晶体管T1和T6的栅极电极的控制信号Em。屏蔽电极SE包括电容器Cd的电极之一，电容器电极CE包括存储电容器Cst的电极之一。
栅极线S2P1传输用于晶体管T2的栅极信号。栅极线S2NB传输用于晶体管T4的底栅电极的栅极信号，并且栅极线S2NT传输用于晶体管T4的顶栅电极的栅极信号。栅极线S1NB传输用于晶体管T5的底栅电极的栅极信号，并且栅极线S1NT传输用于晶体管T5的顶栅电极的栅极信号。
接触孔CH1将晶体管T7的一个源极/漏极区域与配线VRS互连。接触孔CH2将晶体管T7的另一个源极/漏极区域与OLED元件的阳极电极互连。接触孔CH3将晶体管T4的一个源极/漏极区域与晶体管T3或T6的一个源极/漏极区域互连。晶体管T4的半导体层是氧化物半导体层OX，晶体管T3和T6的半导体层是低温多晶硅层PS。接触孔CH3将氧化物半导体层与低温多晶硅层互连。
接触孔CH4将晶体管T4的另一个源极/漏极区域与连接到晶体管T3的栅极电极M1G的源极/漏极配线互连。接触孔CH5将晶体管T5的一个源极/漏极区域与配线VRE互连。
图17示意性地示出了沿着图16中的截面线XVII-XVII’的截面结构。聚酰亚胺层PI1、缓冲层BUF1和另一聚酰亚胺层PI2的堆叠体对应于绝缘基板。屏蔽电极SE布置在缓冲层BUF2上方。布置底涂绝缘层UC以覆盖屏蔽电极SE。
低温多晶硅层PS铺设在底涂绝缘层UC上方，并且铺设栅极绝缘层GI1以覆盖低温多晶硅层PS。配线VRS、S2P2、EMC和VRE被设置在栅极绝缘层GI1上方。这些部件被包括在相同的金属层图案中。铺设层间绝缘层ILD1以覆盖配线VRS、S2P2、EMC和VRE。
电容器电极CE以及配线S2NB和S1NB铺设在层间绝缘层ILD1上方。这些部件被包括在相同的金属层图案中。铺设另一层间绝缘层ILD2以覆盖电容器电极CE以及配线S2NB和S1NB。栅极绝缘层GI2铺设在层间绝缘层ILD2上方。
氧化物半导体层OX铺设在栅极绝缘层GI2上方。铺设另一栅极绝缘层GI3以覆盖氧化物半导体层OX。配线S2NT和S1NT铺设在栅极绝缘层GI3上方。铺设平坦化层PLN1以覆盖配线S2NT和S1NT。
接触孔CH1和CH2延伸穿过绝缘层PLN1、GI3、GI2、ILD2、ILD1和GI1，并且与低温多晶硅层(其低电阻区域)接触。
接触孔CH3延伸穿过绝缘层PLN1和GI3，并与氧化物半导体层OX的顶面接触。接触孔CH3还延伸穿过氧化物半导体层OX，并与氧化物半导体层OX的限定孔的端面接触。接触孔CH3还延伸穿过绝缘层GI2、ILD2、ILD1和GI1，并且与低温多晶硅层(其低电阻区域)接触。
接触孔CH4和CH5延伸穿过绝缘层PLN1和GI3，并与氧化物半导体层OX的顶面接触。铺设钝化层PV以覆盖接触孔CH1至CH5，此外，平坦化层PLN2铺设在钝化层PV上方。
如上所述，已经描述了本发明的实施方式；然而，本发明不限于前述实施方式。本领域技术人员可以在本发明的范围内容易地修改、添加或转换前述实施方式中的每个元素。一个实施方式的配置的一部分可以替换为另一个实施方式的配置，或者一个实施方式的配置可以合并到另一个实施方式的配置中。

Claims (11)

1.一种薄膜晶体管设备，包括：
第一薄膜晶体管，所述第一薄膜晶体管包括在基板上的第一半导体层；
第二薄膜晶体管，所述第二薄膜晶体管包括在所述基板上的第二半导体层；
在所述基板上的一个或多个上绝缘层；
在所述基板上的一个或多个下绝缘层；以及
与所述第一半导体层和所述第二半导体层接触的金属接触区域，
其中，所述第一半导体层和所述第二半导体层由不同的材料制成，
其中，当从所述基板观察时，所述第一半导体层、所述一个或多个下绝缘层、所述第二半导体层、和所述一个或多个上绝缘层依次叠置，
其中，所述第一半导体层包括第一沟道区域和夹置所述第一沟道区域的第一源极/漏极区域，
其中，所述第二半导体层包括第二沟道区域和夹置所述第二沟道区域的第二源极/漏极区域，
其中，所述金属接触区域位于延伸穿过所述一个或多个上绝缘层和所述一个或多个下绝缘层的孔中，并且与所述第一源极/漏极区域中的一者和所述第二源极/漏极区域中的一者接触，
其中，在所述一个或多个上绝缘层中的最下层处的所述孔的直径大于在所述一个或多个下绝缘层中的最上层处的所述孔的直径，以及
其中，所述金属接触区域由与所述第一薄膜晶体管和所述第二薄膜晶体管的源极/漏极配线相同的金属材料制成。
2.根据权利要求1所述的薄膜晶体管设备，
其中，所述第一半导体层和所述第二半导体层中的一者是低温多晶硅层，以及
其中，所述第一半导体层和所述第二半导体层中的另一者是氧化物半导体层。
3.根据权利要求1所述的薄膜晶体管设备，
其中，当在层叠方向上观察时，所述第二源极/漏极区域中的所述一者与所述第一源极/漏极区域中的所述一者的至少一部分重叠，以及
其中，所述孔延伸穿过所述第二源极/漏极区域中的所述一者，以及
其中，所述金属接触区域与所述第二源极/漏极区域中的所述一者的顶面和限定所述孔的端面、以及所述第一源极/漏极区域中的所述一者的顶面接触。
4.根据权利要求3所述的薄膜晶体管设备，
其中，当在所述层叠方向上观察时，所述一个或多个上绝缘层中的所述孔位于所述第二源极/漏极区域中的所述一者的周缘的内侧，以及
其中，当在所述层叠方向上观察时，所述一个或多个下绝缘层中的所述孔位于所述第一源极/漏极区域中的所述一者的周缘的内侧。
5.根据权利要求3所述的薄膜晶体管设备，其中，所述第二源极/漏极区域中的所述一者的限定所述孔的端面从紧挨在所述第二半导体层下方的下绝缘层的端面凹陷。
6.根据权利要求1所述的薄膜晶体管设备，其中，所述第二源极/漏极区域中的所述一者的位于所述孔内的部分比所述第二源极/漏极区域中的所述一者的位于所述孔外的部分薄。
7.根据权利要求1所述的薄膜晶体管设备，其中，所述金属接触区域具有锥形形状。
8.根据权利要求1所述的薄膜晶体管设备，其中，所述孔至少在低于所述第二半导体层的顶面的部分中被所述金属接触区域填充。
9.一种制造薄膜晶体管设备的方法，包括：
形成第一半导体层；
在所述第一半导体层上方形成一个或多个下绝缘层；
在所述一个或多个下绝缘层的最上层上方形成材料与所述第一半导体层的材料不同的第二半导体层；
在所述第二半导体层上方形成一个或多个上绝缘层；
开设延伸穿过所述一个或多个上绝缘层和所述一个或多个下绝缘层的孔，以在所述孔内暴露所述第一半导体层的源极/漏极区域的一部分和所述第二半导体层的源极/漏极区域的一部分；以及
形成金属图案，所述金属图案包括源极/漏极配线和要在所述孔内与所述第一半导体层的所述一部分和所述第二半导体层的所述一部分接触的金属接触区域。
10.根据权利要求9所述的方法，
其中，形成所述第二半导体层包括在所述第二半导体层的源极/漏极区域中开设孔，以及
其中，开设延伸穿过所述一个或多个上绝缘层和所述一个或多个下绝缘层的孔包括：
暴露所述第二半导体层中的所述孔和所述第二半导体层的所述孔周围的***区域；和
过度蚀刻所述***区域。
11.根据权利要求9所述的方法，
其中，形成所述第二半导体层包括在所述第二半导体层的源极/漏极区域中开设孔，以及
其中，开设延伸穿过所述一个或多个上绝缘层和所述一个或多个下绝缘层的孔包括：
通过使用第一光致抗蚀剂图案作为掩模蚀刻所述一个或多个上绝缘层来开设延伸穿过所述一个或多个上绝缘层的孔，以暴露所述第二半导体层中的所述孔和所述第二半导体层的所述孔周围的***区域；
去除所述第一光致抗蚀剂图案并沉积第二光致抗蚀剂图案以覆盖所述***区域；
通过使用所述第二光致抗蚀剂图案作为掩模蚀刻所述一个或多个下绝缘层来开设延伸穿过所述一个或多个下绝缘层的孔；以及
去除暴露在延伸穿过所述一个或多个下绝缘层的所述孔内的所述第一半导体层的氧化物。
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