CN116344438A - 封装方法及封装结构 - Google Patents

Abstract

一种封装方法及封装结构，封装方法包括：提供第一晶圆，第一晶圆包括第一待键合面；形成贯穿第一晶圆的多个第一导电柱和金属屏蔽柱，金属屏蔽柱位于相邻第一导电柱之间；提供第二晶圆，第二晶圆包括第二待键合面，第二待键合面上形成有第一互连电极和第二互连电极，第一互连电极用于电连接第二晶圆中的器件，第二电极接地；将第一晶圆与第二晶圆相键合，第一待键合面与第二待键合面相对，第一导电柱与第一互连电极电连接，金属屏蔽柱与第二互连电极电连接。本发明有利于减少第一导电柱在进行电连接时发生串扰和耦合噪声的情况，从而提高封装结构的可靠性。

Description

封装方法及封装结构

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种封装方法及封装结构。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸(CD，Critical Dimension)越小。MP3、移动电话、数码相机这些对存储要求越来越苛刻的产品，正寻求更小的封装尺寸和更高的存储密度。高端处理器也要求数据进出存储器的速度更快。为适应对性能和存储密度的要求，半导体产业已从2D封装转向电连接更短的3D封装。

硅通孔(Through Silicon Via，TSV)及相关技术正使3D封装工艺确立起来。TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往的IC封装键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。

发明内容

本发明实施例解决的问题是提供一种封装方法及封装结构，有利于提高所述封装结构的可靠性。

为解决上述问题，本发明提供一种封装结构，包括：第一晶圆，包括第一键合面；多个第一导电柱，贯穿所述第一晶圆；金属屏蔽柱，位于相邻所述第一导电柱之间且贯穿所述第一晶圆；键合于所述第一晶圆上的第二晶圆，包括第二键合面，所述第二键合面与所述第一键合面相对，所述第二键合面上形成有第一互连电极和第二互连电极，所述第一互连电极电连接所述第二晶圆中的器件，所述第二互连电极接地，所述第一导电柱与所述第一互连电极电连接，所述金属屏蔽柱与所述第二互连电极电连接。

相应的，本发明实施例还提供一种封装方法，包括：提供第一晶圆，所述第一晶圆包括第一待键合面；形成贯穿所述第一晶圆的多个第一导电柱和金属屏蔽柱，所述金属屏蔽柱位于相邻所述第一导电柱之间；提供第二晶圆，所述第二晶圆包括第二待键合面，所述第二待键合面上形成有第一互连电极和第二互连电极，所述第一互连电极用于电连接所述第二晶圆中的器件，所述第二电极接地；将所述第一晶圆与第二晶圆相键合，所述第一待键合面与所述第二待键合面相对，所述第一导电柱与所述第一互连电极电连接，所述金属屏蔽柱与所述第二互连电极电连接。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供一种封装结构，金属屏蔽柱位于相邻第一导电柱之间且贯穿所述第一晶圆，所述第一互连电极电连接所述第二晶圆中的器件，所述第二电极接地；所述第一晶圆与第二晶圆相键合，所述第一导电柱与所述第一互连电极电连接，所述金属屏蔽柱与所述第二互连电极电连接，则相邻所述第一导电柱之间的电流串扰能够通过所述金属屏蔽柱阻挡，而且，所述金属屏蔽柱通过所述第二互连电极接地，能够将所述电流串扰引出，有利于减少所述第一导电柱在进行电连接时发生串扰和耦合噪声的情况，从而提高所述封装结构的可靠性。

本发明实施例提供一种封装方法，形成贯穿所述第一晶圆的多个第一导电柱和金属屏蔽柱，所述金属屏蔽柱位于相邻所述第一导电柱之间，所述第一互连电极用于电连接所述第二晶圆中的器件，所述第二电极接地；将所述第一晶圆与第二晶圆键合后，所述第一导电柱与所述第一互连电极电连接，所述金属屏蔽柱与所述第二互连电极电连接，则相邻所述第一导电柱之间的电流串扰能够通过所述金属屏蔽柱阻挡，而且，所述金属屏蔽柱通过所述第二互连电极接地，能够将所述电流串扰引出，有利于减少所述第一导电柱在进行电连接时发生串扰和耦合噪声的情况，从而提高所述封装结构的可靠性。

附图说明

图1是一种封装结构的结构示意图；

图2是本发明封装结构一实施例的结构示意图；

图3至图13是本发明封装方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前封装结构的可靠性有待提高。现结合一种封装结构分析其可靠性有待提高的原因。

图1是一种封装结构的结构示意图。

封装结构包括：第一晶圆10，包括第一键合面10c；多个导电柱13，贯穿第一晶圆10；键合于第一晶圆10上的第二晶圆70，包括第二键合面70a，第二键合面70a与第一键合面10c相对，第二键合面70a上形成有互连电极71，互连电极71电连接第二晶圆70中的器件，导电柱13与互连电极71电连接。

通过第一晶圆10和第二晶圆70相键合进行3D封装，导电柱13通过互连电极71与第二晶圆70的器件电连接，则在器件工作过程中，相邻导电柱13之间容易发生电流串扰，产生耦合噪声，从而影响封装结构的可靠性。

为了解决技术问题，本发明实施例提供一种封装方法，包括：提供第一晶圆，第一晶圆包括第一待键合面；形成贯穿第一晶圆的多个第一导电柱和金属屏蔽柱，金属屏蔽柱位于相邻第一导电柱之间；提供第二晶圆，第二晶圆包括第二待键合面，第二待键合面上形成有第一互连电极和第二互连电极，第一互连电极用于电连接第二晶圆中的器件，第二电极接地；将第一晶圆与第二晶圆相键合，第一待键合面与第二待键合面相对，第一导电柱与第一互连电极电连接，金属屏蔽柱与第二互连电极电连接。

将第一晶圆与第二晶圆键合后，第一导电柱与第一互连电极电连接，金属屏蔽柱与第二互连电极电连接，则相邻第一导电柱之间的电流串扰能够通过金属屏蔽柱阻挡，而且，金属屏蔽柱通过第二互连电极接地，能够将电流串扰引出，有利于减少第一导电柱在进行电连接时发生串扰和耦合噪声的情况，从而提高封装结构的可靠性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明封装结构一实施例的结构示意图。

封装结构包括：第一晶圆101，包括第一键合面101c；多个第一导电柱131，贯穿第一晶圆101；金属屏蔽柱141，位于相邻第一导电柱131之间且贯穿第一晶圆101；键合于第一晶圆101上的第二晶圆701，包括第二键合面701a，第二键合面701a与第一键合面101c相对，第二键合面701a上形成有第一互连电极711和第二互连电极721，第一互连电极711电连接第二晶圆701中的器件，第二电极721接地，第一导电柱131与第一互连电极711电连接，金属屏蔽柱141与第二互连电极721电连接。

本实施例中，封装结构为晶圆级封装结构，从而提高了获得封装结构的封装效率和可靠性。

第一晶圆101为完成器件制作的晶圆，用于和第二晶圆701垂直导通，第一晶圆101与第二晶圆701电连接，同时还将第二晶圆701的器件的电性引出，从而实现晶圆和晶圆之间的3D封装。

本实施例中，第一晶圆101的材料包括硅。在其他实施例中，第一晶圆的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，第一晶圆还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。第一晶圆的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，第一晶圆101包括第一键合面101c。第一键合面101c为第一晶圆101与第二晶圆701键合后朝向第二晶圆701的面。

本实施例中，第一晶圆101包括相对的晶圆正面101a和晶圆背面101b，晶圆正面101a和晶圆背面101b中的任一个作为第一键合面101c。其中，晶圆正面101a指的是第一晶圆101中形成有电路结构的一面，晶圆背面101b指的是第一晶圆101中暴露出衬底的一面。

也就是说，第一晶圆101的晶圆正面101a和晶圆背面101b均可以键合第二晶圆701。

本实施例中，以晶圆背面101b作为第一键合面101c。

第一导电柱131贯穿第一晶圆101，从而能够通过第一导电柱131实现第一晶圆101两端的电路的垂直导通，也就是说，能够通过晶圆正面101a和晶圆背面101b与其他电路实现电连接。

本实施例中，第一导电柱131为硅通孔(Through-Silicon-Via，TSV)结构。通过TSV结构使晶圆在三维方向堆叠的密度较大，外形尺寸较小，并且大大改善芯片速度、以及减小芯片功耗。

本实施例中，第一导电柱131的材料包括Cu、Co或W。

Cu、Co或W的导电性较好，有利于使得第一导电柱131较好地将两端电路电连接。

金属屏蔽柱141位于相邻第一导电柱131之间且贯穿第一晶圆101，第一晶圆101与第二晶圆701相键合，第一导电柱131与第一互连电极电711连接，则相邻第一导电柱131之间的电流串扰能够通过金属屏蔽柱141阻挡，有利于减少第一导电柱131在进行电连接时发生串扰和耦合噪声的情况，从而提高封装结构的可靠性。

本实施例中，金属屏蔽柱141的材料包括Cu、Co或W。

Cu、Co或W为金属材料，当相邻第一导电柱131相互影响产生串扰电流时，串扰电流经过金属材料流走，而不会再影响相邻的第一导电柱131，有利于减少第一导电柱131在进行电连接时发生串扰和耦合噪声的情况。

而且，Cu、Co或W与第一导电柱131的材料相同，则金属屏蔽柱141可以和第一导电柱131在同一步骤中形成，提高了工艺效率，也提高了形成金属屏蔽柱141的工艺兼容性。

需要说明的是，相邻第一导电柱131和金属屏蔽柱141的间距不宜过大，也不宜过小。如果相邻第一导电柱131和金属屏蔽柱141的间距过大，则容易导致位于相邻第一导电柱131之间的金属屏蔽柱141的尺寸过小，有悖于设计准则，并且难以保障金属屏蔽柱141对相邻第一导电柱131的电流串扰的阻隔性能，而且，还容易造成第一晶圆101的面积浪费；如果相邻第一导电柱131和金属屏蔽柱141的间距过小，有悖于设计准则，并且在形成第一导电柱131和金属屏蔽柱141时，容易由于光刻、以及刻蚀制程的工艺窗口过小而导致相邻第一导电柱131和金属屏蔽柱141相接触，影响第一导电柱131两端电路结构的导通，从而影响封装结构的工作性能。为此，本实施例中，相邻第一导电柱131和金属屏蔽柱141的间距为3μm至18μm。

第二晶圆701为完成器件制作的晶圆，第二晶圆701可以采用集成电路制作技术所制成，第二晶圆701中的器件与第一晶圆101中的电路结构电连接，从而实现封装结构的正常功能。

需要说明的是，为了便于图示，本实施例中，第二晶圆701中形成的器件未示出。

本实施例中，第二晶圆701包括第二键合面701a，通过第二键合面701a和第一键合面101c相对设置，从而实现第一晶圆101和第二晶圆701的键合。

本实施例中，通过混合键合的方式实现键合，即氧化硅-氮化硅、铜-铜、以及铜-氮化硅混合的方式实现键合。在其他实施例中，还可以采用其他键合方式实现键合，例如，以氧化硅-氧化硅熔融键合的方式实现键合。

第一互连电极711与第二晶圆701中的器件电连接，用于将第二晶圆701中的器件的电性引出。

第一导电柱131与第一互连电极711电连接，实现第一导电柱131与第二晶圆701中的器件的电连接。

本实施例中，第一互连电极711的材料为导电材料。本实施例中，第一互连电极711的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

第二互连电极721接地，且与金属屏蔽柱141电连接，用于实现金属屏蔽柱141的接地。

本实施例中，金属屏蔽柱141通过第二互连电极721接地，能够将电流串扰引出，进一步有利于减少第一导电柱131在进行电连接时发生串扰和耦合噪声的情况，从而提高封装结构的可靠性。

本实施例中，第二互连电极721的材料为导电材料。本实施例中，第二互连电极721的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

本实施例中，封装结构还包括：第二介质层601，覆盖第一键合面101c。

第二介质层601覆盖第一键合面101c，用于隔离相键合的第一晶圆101和第二晶圆701，第二介质层601还用于作为形成第三互连电极和第四互连电极的工艺平台，并使得相邻第三互连电极和第四互连电极相隔离。

本实施例中，以晶圆背面101b作为第一键合面101c，则第二介质层601覆盖晶圆背面101b。

本实施例中，第二介质层601为介电材料，包括SiO₂、SiN和SiON中的一种或多种。

本实施例中，封装结构还包括：第三互连电极611，贯穿第二介质层601，且与第一导电柱131电连接，第一互连电极711与第三互连电极相对设置并电连接。

第三互连电极611将第一导电柱131的电性引出，作为第一导电柱131的外接电极，实现第一导电柱131和第一互连电极711的电连接。

本实施例中，第三互连电极611的材料为导电材料。本实施例中，第三互连电极611的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

本实施例中，封装结构还包括：第四互连电极621，贯穿第二介质层601，且与金属屏蔽柱141电连接，第二互连电极721与第四互连电极621相对设置并电连接。

第四互连电极621将金属屏蔽柱141的电性引出，作为金属屏蔽柱141的外接电极，实现金属屏蔽柱141和第二互连电极721的电连接。

本实施例中，第四互连电极621的材料为导电材料。本实施例中，第四互连电极621的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

本实施例中，封装结构还包括：第一介质层201，位于第一晶圆101的晶圆正面101a。

第一介质层201用于作为形成第一互连结构和第二互连结构的工艺平台，并使得相邻第一互连结构和第二互连结构相隔离。

本实施例中，第一介质层201为介电材料，包括SiO₂、SiN和SiON中的一种或多种。

本实施例中，封装结构还包括：第一互连结构401，贯穿所述第一介质层201，所述第一互连结构401位于所述第一导电柱131顶部并与所述第一导电柱131电连接。

第一互连结构401将第一导电柱131的电性引出，实现第一导电柱131和外接电路的电连接。

第二互连结构301贯穿所述第一介质层201，所述第二互连结构301位于所述金属屏蔽柱141顶部并与所述金属屏蔽柱141电连接。

第二互连结构301将金属屏蔽柱141的电性引出，实现金属屏蔽柱141和外接电路的电连接。

本实施例中，所述第一介质层201包括覆盖所述晶圆正面101a的第一底部介质层211、以及覆盖所述第一底部介质层211的第一顶部介质层231。

第一底部介质层211用于作为形成子互连结构和第二导电柱的工艺平台，并使得相邻子互连结构和第二导电柱相隔离。

第一顶部介质层231用于作为形成第五互连电极和第六互连电极的工艺平台，并使得相邻第五互连电极和第六互连电极相隔离。

相应的，第一底部介质层211为介电材料，包括SiO₂、SiN和SiON中的一种或多种，第一顶部介质层231为介电材料，包括SiO₂、SiN和SiON中的一种或多种。

本实施例中，第一互连结构401包括：第二导电柱411，位于第一导电柱131顶部并贯穿第一底部介质层211，第二导电柱411在第一导电柱131顶面的投影与第一导电柱131顶面相重合。

第二导电柱411用于将第一导电柱131的电性引出，从而通过第一晶圆101的晶圆正面101a也可以实现第一导电柱131与其他晶圆的电连接，从而实现通过第一导电柱131的3D封装。

本实施例中，第二导电柱411在第一导电柱131顶面的投影与第一导电柱131顶面相重合，从而第二导电柱411和第一导电柱131可以构成一体的结构，有利于使得器件工作时，电流流经第一导电柱131和第二导电柱411较为均匀，有利于保障通过第一导电柱131和第二导电柱411实现两端电路结构的电连接的可靠性。

本实施例中，第二导电柱411的材料包括Cu、Co或W。

Cu、Co或W的导电性较好，有利于使得第二导电柱411较好地将两端电路结构电连接。

本实施例中，第一互连结构401还包括：第五互连电极421，贯穿第一顶部介质层231，并与第二导电柱411电连接。

第五互连电极421将第二导电柱411的电性引出，作为第二导电柱411的外接电极，实现第二导电柱411和外接电路的电连接。

本实施例中，第五互连电极421的材料为导电材料。本实施例中，第五互连电极421的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

本实施例中，第二互连结构301包括：子互连结构311，位于金属屏蔽柱141顶部并贯穿第一底部介质层211，子互连结构311与金属屏蔽柱141电连接。

子互连结构311用于将金属屏蔽柱141的电性引出，从而通过第一晶圆101的晶圆正面101a也可以实现金属屏蔽柱141的接地。

本实施例中，在第一晶圆101的晶圆正面101a还形成有电连接第一晶圆101中的器件的电路结构，电路结构可以和子互连结构311一同形成，因此，本实施例中，子互连结构311与电路结构的结构相同，有利于提高形成子互连结构311的工艺兼容性。

本实施例中，子互连结构311的材料为导电材料。本实施例中，子互连结构311的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

本实施例中，第二互连结构301还包括：第六互连电极431，贯穿第一顶部介质层231，并与子互连结构311电连接。

第六互连电极431将子互连结构311的电性引出，作为子互连结构311的外接电极，实现子互连结构311和外接电路的电连接。

本实施例中，第六互连电极431的材料为导电材料。本实施例中，第六互连电极431的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

图3至图13是本发明封装方法一实施例中各步骤对应的结构示意图。

参考图3，提供第一晶圆100，第一晶圆100包括第一待键合面100c。

第一晶圆100用于在后续工艺中与待集成晶圆进行键合。

第一晶圆100中具有电路结构，后续实现第一晶圆100和第二晶圆的键合后，能够实现第二晶圆与第一晶圆100中电路结构的电连接，从而实现封装结构的正常功能，第一晶圆100还用于实现和第二晶圆的垂直导通，将第二晶圆的器件的电性引出，从而实现晶圆和晶圆之间的3D封装。

本实施例中，封装方法为晶圆级封装结构，从而提高了获得封装结构的封装效率和可靠性。

本实施例中，第一晶圆100的材料包括硅。在其他实施例中，第一晶圆的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，第一晶圆还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。第一晶圆的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，第一晶圆100包括第一键合面100c。第一键合面101c为第一晶圆100后续与第二晶圆键合后朝向第二晶圆的面。

本实施例中，第一晶圆100包括相对的晶圆正面100a和晶圆背面100b，晶圆正面100a和晶圆背面100b中的任一个作为第一键合面100c。其中，晶圆正面100a指的是第一晶圆100中形成有电路结构的一面，晶圆背面100b指的是第一晶圆100中暴露出基底的一面。

也就是说，第一晶圆100的晶圆正面100a和晶圆背面100b均可以键合第二晶圆。

本实施例中，以晶圆背面100b作为第一键合面100c。

结合参考图4至图10，形成贯穿第一晶圆100的多个第一导电柱130和金属屏蔽柱140，金属屏蔽柱140位于相邻第一导电柱130之间。

第一导电柱130贯穿第一晶圆100，从而能够通过第一导电柱130实现第一晶圆100两端的电路结构的垂直导通。

本实施例中，第一导电柱130为硅通孔结构。通过TSV结构使晶圆在三维方向堆叠的密度较大，外形尺寸较小，并且大大改善芯片速度、以及减小芯片功耗。

本实施例中，第一导电柱130的材料包括Cu、Co或W。

Cu、Co或W的导电性较好，有利于使得第一导电柱130较好地将两端电路结构电连接。

后续将第一晶圆100与第二晶圆键合后，第一导电柱130与第一互连电极电连接，则相邻第一导电柱130之间的电流串扰能够通过金属屏蔽柱140阻挡，有利于减少第一导电柱130在进行电连接时发生串扰和耦合噪声的情况，从而提高封装结构的可靠性。

本实施例中，金属屏蔽柱140的材料包括Cu、Co或W。

Cu、Co或W为金属材料，当相邻第一导电柱130相互影响产生串扰电流时，串扰电流经过金属材料流走，而不会再影响相邻的第一导电柱130，有利于减少第一导电柱130在进行电连接时发生串扰和耦合噪声的情况。

而且，Cu、Co或W与第一导电柱130的材料相同，则金属屏蔽柱140可以和第一导电柱130在同一步骤中形成，提高了工艺效率，也提高了形成金属屏蔽柱140的工艺兼容性。

需要说明的是，相邻第一导电柱130和金属屏蔽柱140的间距不宜过大，也不宜过小。如果相邻第一导电柱130和金属屏蔽柱140的间距过大，则容易导致位于相邻第一导电柱130之间的金属屏蔽柱140的尺寸过小，有悖于设计准则，并且难以保障金属屏蔽柱140对相邻第一导电柱130的电流串扰的阻隔性能，而且，还容易造成第一晶圆101的面积浪费；如果相邻第一导电柱130和金属屏蔽柱140的间距过小，有悖于设计准则，并且在形成第一导电柱130和金属屏蔽柱140时，容易由于光刻、以及刻蚀的工艺窗口过小而导致相邻第一导电柱130和金属屏蔽柱140相接触，影响第一导电柱130两端电路结构的导通，从而影响封装结构的工作性能。为此，本实施例中，相邻第一导电柱130和金属屏蔽柱140的间距为3μm至18μm。

具体地，参考图4，形成贯穿第一晶圆100的多个第一导电柱130和金属屏蔽柱140的步骤包括：在晶圆正面100a形成位于第一晶圆100中的多个第一沟槽110和第二沟槽120，第二沟槽120位于相邻第一沟槽110之间。

第一沟槽110用于为形成第一导电柱130提供空间位置，第二沟槽120用于为形成金属屏蔽柱140提供空间位置。

本实施例中，在同一步骤中，形成位于第一晶圆100中的多个第一沟槽110和第二沟槽120，提高了工艺效率，也有利于提高形成第二沟槽120的工艺兼容性，而且，也有利于形成深度一致性较好的第一沟槽110和第二沟槽120，相应使得第一导电柱130和金属屏蔽柱140的高度一致性较好，从而在后续对第一晶圆100进行背面减薄时，有利于同时将第一导电柱130和金属屏蔽柱140露出，不会导致露出第一导电柱130和金属屏蔽柱140的工艺过于复杂。此外，在同一步骤中，形成位于第一晶圆100中的多个第一沟槽110和第二沟槽120，能够采用同一张光罩制备，节约了工艺成本，同时在同一张光罩中，能够较好地控制相邻第一导电柱130和金属屏蔽柱140的间距，有利于形成位置精准的第一导电柱130和金属屏蔽柱140。

本实施例中，从晶圆正面100a形成第一导电柱130，在其他实施例中，根据实际工艺需求，还可以从晶圆背面形成第一导电柱。

本实施例中，采用各向异性的刻蚀工艺形成位于第一晶圆100中的多个第一沟槽110和第二沟槽120。

各向异性的刻蚀工艺为各向异性的干法刻蚀工艺，选取各向异性的干法刻蚀工艺，纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形转换，且各向异性的干法刻蚀工艺更具方向性，有利于提高形成的第一沟槽110和第二沟槽120的侧壁形貌质量和尺寸精度，各向异性的干法刻蚀工艺还能够较好地控制工艺参数，工艺可控性较高，易于控制形成的第一沟槽110和第二沟槽120的深度。

参考图5，填充第一沟槽110形成第一导电柱130；填充第二沟槽120形成金属屏蔽柱140。

本实施例中，在同一步骤中，填充第一沟槽110和第二沟槽120，形成第一导电柱130和金属屏蔽柱140，提高了工艺效率，也有利于提高形成第二沟槽120的工艺兼容性。

本实施例中，采用物理气相沉积工艺填充第一沟槽110和第二沟槽120，形成第一导电柱130和金属屏蔽柱140。

物理气相沉积工艺具有较好的沉积效果，具备较高的间隙填充能力，能形成质量较高的膜层结构，且能够减少第一导电柱130和金属屏蔽柱140中的空隙。

结合参考图6至图8，形成第一导电柱130和金属屏蔽柱140之后，后续对晶圆背面100b进行背面减薄处理之前，封装方法还包括：形成覆盖晶圆正面100a的第一介质层200、以及位于第一介质层200中且贯穿第一介质层200的第一互连结构400和第二互连结构300，第一互连结构400位于第一导电柱130顶部并与第一导电柱130电连接，第二互连结构300位于金属屏蔽柱140顶部并与金属屏蔽柱140电连接。

当在第一晶圆100的晶圆正面100a键合其他晶圆时，第一介质层200用于隔离相键合的第一晶圆100和其他晶圆，第一介质层200还用于作为形成第一互连结构400和第二互连结构300的工艺平台，并使得相邻第一互连结构400和第二互连结构300相隔离。

本实施例中，第一介质层200为介电材料，包括SiO₂、SiN和SiON中的一种或多种。

第一互连结构400将第一导电柱130的电性引出，实现第一导电柱130和外接电路的电连接。

第二互连结构300将金属屏蔽柱140的电性引出，实现金属屏蔽柱140和外接电路的电连接。

需要说明的是，本实施例中，在第一介质层200中形成贯穿第一介质层200的第一互连结构400和第二互连结构200的步骤中，还在第一介质层200中形成用于电连接第一晶圆100中的器件的电路结构，第二互连结构300的形成步骤可以相应与电路结构的形成步骤统一，也即利用形成电路结构的制程来同时形成第二互连结构300，有利于提高形成第二互连结构300的工艺兼容性，提高封装效率、节省工艺成本。

具体地，参考图6，形成第一介质层210、以及第一互连结构400和第二互连结构300的步骤包括：形成覆盖晶圆正面100a的第一底部介质层210。

第一底部介质层210用于作为形成第二底部互连结构和第二导电柱的工艺平台，并使得相邻第二底部互连结构和第二导电柱相隔离。

相应的，第一底部介质层210为介电材料，包括SiO₂、SiN和SiON中的一种或多种。

继续参考图6，在金属屏蔽柱140顶部形成与金属屏蔽柱140电连接，并贯穿第一底部介质层210的第二底部互连结构310。

第二底部互连结构310用于将金属屏蔽柱140的电性引出。

相应的，第二底部互连结构310采用形成在第一底部介质层210中的电路结构的工序一同形成，因此，本实施例中，第二底部互连结构310包括堆叠的子互连结构，子互连结构包括金属插塞和位于金属插塞顶部的金属线。

本实施例中，第二底部互连结构310的材料为导电材料。本实施例中，第二底部互连结构310的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

参考图7，形成覆盖第一底部介质层210和第二底部互连结构310的第一中部介质层220。

第一中部介质层220用于作为形成第二顶部互连结构和第二导电柱的工艺平台，并使得相邻第二顶部互连结构和第二导电柱相隔离。

相应的，第一中部介质层220为介电材料，包括SiO₂、SiN和SiON中的一种或多种。

继续参考图7，在第一导电柱130顶部形成贯穿第一底部介质层210和第一中部介质层220的第二导电柱410，第二导电柱410在第一导电柱130顶面的投影与第一导电柱130顶面相重合。

第二导电柱410用于将第一导电柱130的电性引出，从而通过第一晶圆100的晶圆正面100a也可以实现第一导电柱130与其他晶圆的电连接，从而实现通过第一导电柱130的3D封装。

本实施例中，第二导电柱410在第一导电柱130顶面的投影与第一导电柱130顶面相重合，从而第二导电柱410和第一导电柱130可以构成一体的结构。在其他实施例中，根据实际工艺需求，还可以在第一导电柱顶部形成与第二互连结构相同的互连结构。

本实施例中，第二导电柱410的材料包括Cu、Co或W。

Cu、Co或W的导电性较好，有利于使得第二导电柱410较好地将两端电路结构电连接。

参考图8，形成覆盖第一中部介质层220和第二导电柱410的第一顶部介质层230。

第一顶部介质层230用于作为形成第二顶部互连结构和第五互连电极的工艺平台，并使得相邻第二顶部互连结构和第五互连电极相隔离。

相应的，第一顶部介质层220为介电材料，包括SiO₂、SiN和SiON中的一种或多种。

继续参考图8，在第一顶部介质层230中形成覆盖第二导电柱410的第五互连电极420、以及电连接第二底部互连结构310的第二顶部互连结构320，第一顶部介质层230露出第五互连电极420和第二顶部互连结构320，第二导电柱410和第五互连电极420构成第一互连结构400，第二底部互连结构310的第二顶部互连结构320构成第二互连结构300。

第五互连电极420用于将第二导电柱410的电性引出，作为第二导电柱410的外接电极，实现第二导电柱410和外接电路的电连接。

本实施例中，第五互连电极420的材料为导电材料。本实施例中，第五互连电极420的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

第二顶部互连结构320用于将第二底部互连结构310的电性引出，作为第二底部互连结构310的外接电极，实现第二底部互连结构310和外接电路的电连接。

需要说明的是，第二顶部互连结构320也采用形成在第一中部介质层220和第一顶部介质层230中的电路结构的工序一同形成，因此，第二顶部互连结构320包括金属插塞和位于金属插塞顶部的金属线，本实施例中，形成第一中部介质层220和第一顶部介质层230之后，形成第二顶部互连结构320，能够采用双大马士革工艺，在同一步骤中形成第二顶部互连结构320，节约了工艺时间，提高了工艺效率。在其他实施例中，还可以在形成第一中部介质层后，先形成位于第一中部介质层中的金属插塞，再形成第一顶部介质层，之后再形成位于金属插塞顶部的金属线。

本实施例中，第二顶部互连结构320的材料为导电材料。本实施例中，第二顶部互连结构320的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

参考图9，后续对晶圆背面100b进行背面减薄处理之前，还包括：提供承载基底500，承载基底500包括承载面500a。

后续需要对晶圆背面100b进行背面减薄处理，承载基底500用于在背面减薄处理过程中提供支撑，且第一晶圆100的晶圆正面100a朝向承载基底500，有利于在背面减薄处理过程中保护晶圆正面100a的电路结构不会受到污染。

本实施例中，承载基底500为晶圆。在其他实施例中，承载基底还可以为玻璃基板。

结合参考图9和图10，封装方法还包括：对晶圆背面100b进行背面减薄处理，露出第一导电柱130和金属屏蔽柱140。

本实施例中，通过背面减薄(backside grinding)工艺和背面接触孔暴露(backside via reveal，BVR)工艺相结合，将晶圆背面100b多余的材料去除直至露出第一导电柱130和金属屏蔽柱140，在后续通过在晶圆背面100b键合第二晶圆后，为实现第一导电柱130和金属屏蔽柱140与第二晶圆中的电路结构电连接做准备。

具体地，参考图9，对晶圆背面100b进行背面减薄处理的步骤包括：将第一晶圆100与承载基底500相键合，承载面500a与晶圆正面100a相对。

第一晶圆100与承载基底500为临时键合，承载基底500与晶圆正面100a相对，也就是说，承载基底500键合于第一晶圆100的晶圆正面100a，从而能够把第一晶圆100的晶圆背面100b露出，进行背面减薄处理。

参考图10，将第一晶圆100与承载基底500键合后，通过晶圆背面100b对第一晶圆100进行背面减薄处理。

承载基底500键合于第一晶圆100的晶圆正面100a，从而通过晶圆背面100b对第一晶圆100进行背面减薄处理，且承载基底500将第一晶圆的晶圆正面100a的电路结构保护住，从而不会受到污染。

参考图11，形成第一导电柱130和金属屏蔽柱140之后，后续将第一晶圆100与第二晶圆相键合之前，封装方法还包括：形成覆盖第一待键合面100c的第二介质层600。

第二介质层600覆盖第一待键合面100c，用于隔离后续相键合的第一晶圆100和第二晶圆，第二介质层600还用于作为形成第三互连电极和第四互连电极的工艺平台，并使得相邻第三互连电极和第四互连电极相隔离。

本实施例中，以晶圆背面100b作为第一待键合面100c，则第二介质层600覆盖晶圆背面100b。具体地，在背面减薄处理后，形成覆盖第一待键合面100c的第二介质层600。

本实施例中，第二介质层600为介电材料，包括SiO₂、SiN和SiON中的一种或多种。

继续参考图11，在第二介质层600中形成覆盖第一导电柱130的第三互连电极610、以及覆盖金属屏蔽柱140的第四互连电极620。

第三互连电极610将第一导电柱130的电性引出，作为第一导电柱130的外接电极，后续将第一晶圆100与第二晶圆相键合，实现第一导电柱130和第二晶圆中电路结构的电连接。

本实施例中，第三互连电极610的材料为导电材料。本实施例中，第三互连电极610的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

第四互连电极620将金属屏蔽柱140的电性引出，作为金属屏蔽柱140的外接电极，后续将第一晶圆100与第二晶圆相键合，实现金属屏蔽柱140和第二晶圆中电路结构的电连接。

本实施例中，第四互连电极620的材料为导电材料。本实施例中，第四互连电极620的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

参考图12，提供第二晶圆700，第二晶圆700包括第二待键合面700a，第二待键合面700a上形成有第一互连电极710和第二互连电极720，第一互连电极710用于电连接第二晶圆700中的器件，第二互连电极720接地。

第二晶圆700为完成器件制作的晶圆，第二晶圆700可以采用集成电路制作技术所制成，第二晶圆700中的器件与第一晶圆100中电路结构电连接，从而实现封装结构的正常功能。

本实施例中，通过沉积、刻蚀等工艺形成第二晶圆700中的NMOS器件和PMOS器件等器件、以及形成在器件上的介质层和金属互连线等结构。

需要说明的是，为了便于图示，本实施例中，第二晶圆700中形成的器件未示出。

本实施例中，第二晶圆700包括第二待键合面700a。第二待键合面700a为第二晶圆700与第一晶圆100键合后朝向第一晶圆100的面。

第一互连电极710与第二晶圆700中的器件电连接，用于将第二晶圆700中的器件的电性引出。

本实施例中，第一互连电极710的材料为导电材料。本实施例中，第一互连电极710的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

第二互连电极720接地，用于后续与金属屏蔽柱140电连接，从而实现金属屏蔽柱140的接地。

本实施例中，第二互连电极720的材料为导电材料。本实施例中，第二互连电极720的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

参考图13，将第一晶圆100与第二晶圆700相键合，第一待键合面100c与第二待键合面700a相对，第一导电柱130与第一互连电极710电连接，金属屏蔽柱140与第二互连电极720电连接。

本实施例中，通过第二待键合面700a和第一待键合面100c相对实现第一晶圆100和第二晶圆700的键合。

本实施例中，通过混合键合的方式实现键合，即氧化硅-氮化硅、铜-铜、以及铜-氮化硅混合的方式实现键合。在其他实施例中，还可以采用其他键合方式实现键合，例如，以氧化硅-氧化硅熔融键合的方式实现键合。

本实施例中，第一导电柱130与第一互连电极710电连接，实现第一导电柱130与第二晶圆700中的器件的电连接。

本实施例中，金属屏蔽柱140与第二互连电极720电连接，则金属屏蔽柱140通过第二互连电极720接地，能够将电流串扰引出，进一步有利于减少第一导电柱130在进行电连接时发生串扰和耦合噪声的情况，从而提高封装结构的可靠性。

具体地，将第一晶圆100与第二晶圆700相键合的步骤中，第一互连电极710与第三互连电极610相对设置并电连接，从而实现第一导电柱130和第二晶圆700中器件的电连接，第二互连电极720与第四互连电极620相对设置并电连接，从而实现金属屏蔽柱140的接地。

继续参考图13，在背面减薄处理后，封装方法还包括：去除承载基底500。

去除承载基底500，露出第一晶圆100的晶圆正面100a，从而为根据实际需求，在第一晶圆100的晶圆正面100a键合其他晶圆做准备。

本实施例中，第一晶圆100的晶圆背面100b作为第一待键合面100c。

因此，在将第一晶圆100与第二晶圆700相键合之后，去除承载基底500，从而在将3D封装完成后，再去除承载基底500，有利于对承载基底500的充分利用，且有利于在键合过程中继续保护第一晶圆100的晶圆正面100a。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种封装结构，其特征在于，包括：

第一晶圆，包括第一键合面；

多个第一导电柱，贯穿所述第一晶圆；

金属屏蔽柱，位于相邻所述第一导电柱之间且贯穿所述第一晶圆；

键合于所述第一晶圆上的第二晶圆，包括第二键合面，所述第二键合面与所述第一键合面相对，所述第二键合面上形成有第一互连电极和第二互连电极，所述第一互连电极电连接所述第二晶圆中的器件，所述第二互连电极接地，所述第一导电柱与所述第一互连电极电连接，所述金属屏蔽柱与所述第二互连电极电连接。

2.如权利要求1所述的封装结构，其特征在于，所述封装结构还包括：第二介质层，覆盖所述第一键合面；

第三互连电极，贯穿所述第二介质层，且与所述第一导电柱电连接，所述第一互连电极与所述第三互连电极相对设置并电连接；

第四互连电极，贯穿所述第二介质层，且与所述金属屏蔽柱电连接，所述第二互连电极与所述第四互连电极相对设置并电连接。

3.如权利要求1所述的封装结构，其特征在于，所述第一晶圆包括相对的晶圆正面和晶圆背面，所述晶圆背面作为第一键合面；

所述封装结构还包括：第一介质层，位于所述第一晶圆的晶圆正面；

第一互连结构，贯穿所述第一介质层，所述第一互连结构位于所述第一导电柱顶部并与所述第一导电柱电连接；

第二互连结构，贯穿所述第一介质层，所述第二互连结构位于所述金属屏蔽柱顶部并与所述金属屏蔽柱电连接。

4.如权利要求3所述的封装结构，其特征在于，所述第一介质层包括覆盖所述晶圆正面的第一底部介质层、以及覆盖所述第一底部介质层的第一顶部介质层；

所述第一互连结构包括：第二导电柱，位于所述第一导电柱顶部并贯穿所述第一底部介质层，所述第二导电柱在所述第一导电柱顶面的投影与所述第一导电柱顶面相重合；

第五互连电极，贯穿所述第一顶部介质层，并与所述第二导电柱电连接；

所述第二互连结构包括：子互连结构，位于所述金属屏蔽柱顶部并贯穿所述第一底部介质层，所述子互连结构与所述金属屏蔽柱电连接；

第六互连电极，贯穿所述第一顶部介质层，并与所述子互连结构电连接。

5.如权利要求1所述的封装结构，其特征在于，所述金属屏蔽柱的材料包括Cu、Co或W。

6.如权利要求1所述的封装结构，其特征在于，相邻所述第一导电柱和金属屏蔽柱的间距为3μm至18μm。

7.一种封装方法，其特征在于，包括：

提供第一晶圆，所述第一晶圆包括第一待键合面；

形成贯穿所述第一晶圆的多个第一导电柱和金属屏蔽柱，所述金属屏蔽柱位于相邻所述第一导电柱之间；

提供第二晶圆，所述第二晶圆包括第二待键合面，所述第二待键合面上形成有第一互连电极和第二互连电极，所述第一互连电极用于电连接所述第二晶圆中的器件，所述第二互连电极接地；

将所述第一晶圆与第二晶圆相键合，所述第一待键合面与所述第二待键合面相对，所述第一导电柱与所述第一互连电极电连接，所述金属屏蔽柱与所述第二互连电极电连接。

8.如权利要求7所述的封装方法，其特征在于，形成所述第一导电柱和金属屏蔽柱之后，将所述第一晶圆与第二晶圆相键合之前，所述封装方法还包括：形成覆盖所述第一待键合面的第二介质层；

在所述第二介质层中形成覆盖所述第一导电柱的第三互连电极、以及覆盖所述金属屏蔽柱的第四互连电极；

将所述第一晶圆与第二晶圆相键合的步骤中，所述第一互连电极与所述第三互连电极相对设置并电连接，所述第二互连电极与所述第四互连电极相对设置并电连接。

9.如权利要求7所述的封装方法，其特征在于，提供所述第一晶圆的步骤中，所述第一晶圆包括相对的晶圆正面和晶圆背面，所述晶圆正面和晶圆背面中的任一个作为第一待键合面；

形成贯穿所述第一晶圆的多个第一导电柱和金属屏蔽柱的步骤包括：在所述晶圆正面形成位于所述第一晶圆中的多个第一沟槽和第二沟槽，所述第二沟槽位于相邻所述第一沟槽之间；

填充所述第一沟槽形成所述第一导电柱；

填充所述第二沟槽形成所述金属屏蔽柱；

形成多个所述第一导电柱和金属屏蔽柱之后，所述封装方法还包括：对所述晶圆背面进行背面减薄处理，露出所述第一导电柱和金属屏蔽柱。

10.如权利要求9所述的封装方法，其特征在于，在同一步骤中，形成位于所述第一晶圆中的多个第一沟槽和第二沟槽；

在同一步骤中，填充所述第一沟槽和第二沟槽，形成所述第一导电柱和金属屏蔽柱。

11.如权利要求9所述的封装方法，其特征在于，提供所述第一晶圆的步骤中，所述晶圆背面作为第一待键合面；

形成所述第一导电柱和金属屏蔽柱之后，对所述晶圆背面进行背面减薄处理之前，所述封装方法还包括：形成覆盖所述晶圆正面的第一介质层、以及位于所述第一介质层中且贯穿所述第一介质层的第一互连结构和第二互连结构，所述第一互连结构位于所述第一导电柱顶部并与所述第一导电柱电连接，所述第二互连结构位于所述金属屏蔽柱顶部并与所述金属屏蔽柱电连接。

12.如权利要求11所述的封装方法，其特征在于，形成所述第一介质层、以及所述第一互连结构和第二互连结构的步骤包括：形成覆盖所述晶圆正面的第一底部介质层；

在所述金属屏蔽柱顶部形成与所述金属屏蔽柱电连接，并贯穿所述第一底部介质层的第二底部互连结构；

形成覆盖所述第一底部介质层和第二底部互连结构的第一中部介质层；

在所述第一导电柱顶部形成贯穿所述第一底部介质层和第一中部介质层的第二导电柱，所述第二导电柱在所述第一导电柱顶面的投影与所述第一导电柱顶面相重合；

形成覆盖所述第一中部介质层和第二导电柱的第一顶部介质层；

在所述第一顶部介质层中形成覆盖所述第二导电柱的第五互连电极、以及电连接所述第二底部互连结构的第二顶部互连结构，所述第一顶部介质层露出所述第五互连电极和第二顶部互连结构，所述第二导电柱和第五互连电极构成第一互连结构，所述第二底部互连结构的第二顶部互连结构构成第二互连结构。

13.如权利要求11所述的封装方法，其特征在于，在所述第一介质层中形成贯穿所述第一介质层的第一互连结构和第二互连结构的步骤中，还在所述第一介质层中形成用于电连接所述第一晶圆中的器件的电路结构。

14.如权利要求9所述的封装方法，其特征在于，对所述晶圆背面进行背面减薄处理之前，还包括：提供承载基底，所述承载基底包括承载面；

对所述晶圆背面进行背面减薄处理的步骤包括：将所述第一晶圆与所述承载基底相键合，所述承载面与所述晶圆正面相对；

将所述第一晶圆与所述承载基底键合后，通过所述晶圆背面对所述第一晶圆进行背面减薄处理；

在所述背面减薄处理后，所述封装方法还包括：去除所述承载基底。

15.如权利要求14所述的封装方法，其特征在于，所述晶圆背面为第一待键合面；

在将所述第一晶圆与第二晶圆相键合之后，去除所述承载基底。

16.如权利要求9所述的半导体结构的形成方法，其特征在于，采用各向异性的刻蚀工艺形成位于所述第一晶圆中的多个第一沟槽和第二沟槽。

17.如权利要求9所述的半导体结构的形成方法，其特征在于，采用物理气相沉积工艺填充所述第一沟槽和第二沟槽，形成所述第一导电柱和金属屏蔽柱。

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