CN116298831A - Fpga内部延时参数的内建自测试方法和*** - Google Patents

Fpga内部延时参数的内建自测试方法和*** Download PDF

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Abstract

FPGA内部延时参数的内建自测试方法和***，涉及集成电路技术，本发明的测试方法包括下述步骤：(1)对待测模块输入参考信号，参考信号经待测模块产生延时信号；(2)将参考信号和延时信号之间的时延转换为脉冲宽度；(3)采用动态相移时钟检测脉冲宽度，动态相移时钟输出的任意两个相邻检测沿之间的相位差为固定值。本发明解决了测试精度问题，以50Mhz输入时钟为例，测试精度可以达到78.125ps，满足精度要求；同时，由于采用的是内建自测试的方式，无需将测试信号引到测试点，不会引入额外延时；并且由于是内建自测试的方式，测试更加方便。

Description

FPGA内部延时参数的内建自测试方法和***
技术领域
本发明涉及集成电路技术。
背景技术
由于FPGA内部电路复杂，内部电路的延时不固定，如果想把内部信号引到外部测试点，通过仪器来测延时值，必然在信号引到外部测试点的同时，也引入的额外的延时，所以使用外部仪器无法准确测试内部资源的延时参数；并且内部延时都在ns级，甚至ps级，如果想用时钟采样的办法，测量延时，内部时钟的频率必须要上Ghz，目前，FPGA的***时钟还无法达到这个频率，无法实现。
发明内容
本发明所要解决的技术问题是，提供一种FPGA内部延时参数测试的方法，在满足测试精度的同时，不会引入过多的额外延时。
本发明解决所述技术问题采用的技术方案是，FPGA内部延时参数的内建自测试方法，其特征在于，包括下述步骤：
(1)对待测模块输入参考信号，参考信号经待测模块产生延时信号；
(2)将参考信号和延时信号之间的时延转换为脉冲宽度；
(3)采用动态相移时钟检测脉冲宽度，动态相移时钟输出的任意两个相邻检测沿之间的相位差为固定值。
所述步骤(3)中，采用D触发器进行检测，将脉冲信号输入D触发器的D端，动态相移时钟输入D触发器的时钟端，检测D触发器的输出，同时对动态相移时钟的触发信号进行计数，实现对脉冲宽度的检测。
所述步骤(3)包括：
(3.1)将脉冲信号输入D触发器的D端，动态相移时钟输入D触发器的时钟端；
(3.2)检测D触发器的输出信号，同时对动态相移时钟的触发信号进行计数；
(3.3)计算时延：d＝T/s，d为时延值，T为D触发器输出信号的有效宽度，s为动态相移时钟的相移次数。
本发明还提供一种FPGA内部延时参数的内建自测试***，其特征在于，包括下述部分：
时钟控制器，用于产生相移时钟，所述相移时钟的任意相邻两个信号沿的相位差皆相等，为一个固定值；
信号发生器，用于产生宽度等于两路输入信号时延的脉冲；
D触发器，其D端与信号发生器的输出端连接，时钟端与时钟控制器的输出端连接；
动态采样器，其一个输入端与D触发器的输出端连接，另一个输入端与时钟控制器连接，用于统计与D触发器输出信号的有效宽度对应的、相移时钟输出信号相移次数。
本发明解决了测试精度问题，以50Mhz输入时钟为例，测试精度可以达到78.125ps，满足精度要求；同时，由于采用的是内建自测试的方式，无需将测试信号引到测试点，不会引入额外延时；并且由于是内建自测试的方式，测试更加方便。
本发明可用于工程应用领域，通过延时测试，加深对芯片特性的了解，设计出更加合理可靠的工程，在调试过程中，帮助分析解决工程中遇到的问题；也可用于芯片测试领域，提高延时测试效率和测试精度。
附图说明
图1是本发明的原理图。
图2是表达时延的脉冲宽度示意图。
图3是本发明的测试示意图。
图4是本发明的验证环境示意图。
图5是图4验证的仿真波形图(软件界面截图)。
图6是动态相移验证波形图(软件界面截图)。
图7是采样原理图。
图8是实测效果图(软件界面截图)。
具体实施方式
本发明提出了一种基于时钟管理器动态相移的内部延时参数的内建自测试方法，本发明包括时钟控制模块、信号发生器模块和延时检测模块。
DCM：数字时钟管理模块
BUFG：全局时钟缓冲器
本发明的FPGA内部延时参数的内建自测试方法包括下述步骤：
(1)对待测模块输入参考信号，参考信号经待测模块产生延时信号；
(2)将参考信号和延时信号之间的时延转换为脉冲宽度；
(3)采用动态相移时钟检测脉冲宽度，动态相移时钟输出的任意两个相邻检测沿之间的相位差为固定值。
步骤(3)包括：
(3.1)将脉冲信号输入D触发器的D端，动态相移时钟输入D触发器的时钟端；
(3.2)检测D触发器的输出信号，同时对动态相移时钟的触发信号进行计数；
(3.3)计算时延：d＝T/s，d为时延值，T为D触发器输出信号的有效宽度，s为动态相移时钟的相移次数。所述有效宽度是D触发器输出的、与步骤(2)的脉冲宽度相对应的信号区域的宽度，例如，步骤(2)以高电平表达时延，经过D触发器，D触发器的Q端输出信号的高电平部分的宽度即为有效宽度。
如图1所示。本发明的***包括：
时钟控制模块，产生信号发生器模块需要的工作时钟，以及延时检测模块需要的动态相移时钟；动态相移时钟每次相移的步长为一个固定值，称为相移步长，或者说，动态相移时钟输出的任意两个相邻检测沿之间的相位差为固定值。检测沿是指信号触发沿，例如对于D触发器，上升沿即为检测沿。
信号发生器模块，用于接入待测模块，产生延时信号，并将延时信号Dly_s与参考信号Ref_s进行比较，将模块的延时值转换为一个脉冲信号Dly_pulse。Dly_pulse的脉冲宽度就是延时量；
延时检测模块，使用动态相移时钟，检测Dly_pulse的脉冲宽度，统计Dly_pulse为1时的ps_en(相移次数)个数，从而得到待测模块的延时值。
如图2所示，使用动态相移调整后的时钟信号sys_clk采样Dly_pulse，由于时钟信号sys_clk和待测信号Dly_pulse都是周期性的，所以对于处于某一个相位的sys_clk采样得到的Dly_pulse肯定是恒定的，只能是0或者1。对时钟信号sys_clk进行动态相移，不断改变时钟的相位，如果相移的范围足够宽(大于等于Dly_pulse信号的周期)，采样Dly_pulse得到的值就会发生变化，就可以得到Dly_pulse为高电平的持续时间，也就是Dly_s相对于Ref_s的延时。测量精度取决sys_clk相移精度，对于50Mhz时钟而言，精度为78.125ps。
如图3所示，带箭头的竖线代表时钟管理器的每一个TAP延时对应时钟的采样沿，箭头上面的数字从0～n，代表时钟管理器相移的TAP个数(相移次数)，0代表没有初始相位，n代表n个TAP相移。不失一般性，假设初始相位时，时钟管理器的输出时钟采样到Dly_pulse为低电平，相移j+1个TAP之后，时钟管理器输出时钟采样到Dly_pulse位高电平，相移k+1个TAP后，时钟管理器的输出时钟再次采样到Dly_pulse为低电平，那么Dly_pulse信号高电平持续时间为k-j个相移步长(phase shift step)值，即为Dly_s相对于Ref_s的延时delay_t＝(k-j)*相移步长。
相移步长为1/256*PERIODCLKIN
PERIODCLKIN为时钟管理器输入时钟周期。
实施例
搭建仿真模型，逻辑结构框架如图4所示，全局时钟输入引脚输入100Mhz，经过BUFG后，驱动三个DCM，以及控制逻辑，DCM0和DCM1输出2x时钟，DCM2输出1x时钟clk0；其中DCM0输出的2x时钟(dcm0_clk2x，相当于Ref_s)相位固定为0，即与输入时钟clk_in相位对齐；DCM1输出的2x时钟(dcm1_clk2x，相当于Dly_s)相位偏移设为46，即有46个phase shiftstep的固定相移，Dly_s相对于Ref_s有46个phase shift step的固定延时。dcm0_clk2x和dcm2_clk2x经过逻辑运算(Ref_s＝1，Dly_s＝0)后，输出一个待测信号Dly_pulse；DCM2输出的1x时钟clk0在控制逻辑的作用下，进行动态相位调整。
对图4所示逻辑功能，进行仿真分析，仿真波形如图5所示。从图中可以看出，dcm0_clk2x(Ref_s)和dcm2_clk2x(Dly_s)经过逻辑运算(Ref_s＝1，Dly_s＝0)后，输出一个方波信号Dly_pulse，Dly_pulse高电平持续时间，就是Dly_s相对于Ref_s的延时。
使用DCM2的动态相移功能，连续调整输出时钟sys_clk的相位，每调整一个tap，对待测信号Dly_pulse连续采样256次，保证足够的采样标本，256次采样完成后，再进行下一次的相位调整，反复循环，直到相移调整完整个可调范围。采样后的信号记为sync_data，如图6所示。
经过sys_clk采样后，得到一个频率非常低的信号sync_data，相当于将待测信号Dly_pulse等比放大很多倍之后得到的信号。测试sync_data为高电平时DCM调整的相移量，就可以得到Dly_s相对于Ref_s的延时，仿真测试结果为45个tap，与预先设定的46个TAP延时，有一个TAP的误差，这是由于sys_clk的相位变化不是连续的，只能以一个TAP为梯度进行调整(对于100Mhz时钟，TAP等于39.0625ps)，在Dly_pulse的上升沿或者下降沿，必然存在某一段高电平采不到的情况，如图7所示，t_x这段时间就无法采样。
仿真结果与理论延时值相差一个TAP，误差值为39.0625ps。
上述方案上板实测，验证测试效果如图8所示。
实际工程应用中，由于采样时钟和待测信号不在同一个时钟域，以及由于DCM输出时钟相位的连续调整，必然会存在这样的情况，在某些相位下，DCM的输出时钟采样在信号的跳变沿，有可能采样到高或者低电平，导致采样后的信号存在毛刺。这些毛刺信号本来就处在信号的跳变沿，可以作为1或者0处理，为测量误差，在测延时值时，可以不做专门处理，对测试结果没有本质影响。
实际测试延时值为45个相移步长，比理论值小1个相移步长，属于测量误差，实测值与理论分析相符。

Claims (4)

1.FPGA内部延时参数的内建自测试方法，其特征在于，包括下述步骤：
(1)对待测模块输入参考信号，参考信号经待测模块产生延时信号；
(2)将参考信号和延时信号之间的时延转换为脉冲宽度；
(3)采用动态相移时钟检测脉冲宽度，动态相移时钟输出的任意两个相邻检测沿之间的相位差为固定值。
2.如权利要求1所述的FPGA内部延时参数的内建自测试方法，其特征在于，所述步骤(3)中，采用D触发器进行检测，将脉冲信号输入D触发器的D端，动态相移时钟输入D触发器的时钟端，检测D触发器的输出，同时对动态相移时钟的触发信号进行计数，实现对脉冲宽度的检测。
3.如权利要求1所述的FPGA内部延时参数的内建自测试方法，其特征在于，所述步骤(3)包括：
(3.1)将脉冲信号输入D触发器的D端，动态相移时钟输入D触发器的时钟端；
(3.2)检测D触发器的输出信号，同时对动态相移时钟的触发信号进行计数；
(3.3)计算时延：d＝T/s，d为时延值，T为D触发器输出信号的有效宽度，s为动态相移时钟的相移次数。
4.FPGA内部延时参数的内建自测试***，其特征在于，包括下述部分：
时钟控制器，用于产生相移时钟，所述相移时钟的任意相邻两个信号沿的相位差皆相等，为一个固定值；
信号发生器，用于产生宽度等于两路输入信号时延的脉冲；
D触发器，其D端与信号发生器的输出端连接，时钟端与时钟控制器的输出端连接；
动态采样器，其一个输入端与D触发器的输出端连接，另一个输入端与时钟控制器连接，用于统计与D触发器输出信号的有效宽度对应的、相移时钟输出信号相移次数。
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