CN116230711B - 一种hemt与led的单片集成器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种HEMT与LED的单片集成器件及其制备方法，该单片集成器件包括：衬底、设置于衬底一侧的HEMT叠层结构和LED叠层结构；其中，HEMT叠层结构包括在衬底表面依次层叠的沟道层和势垒层，沟道层和势垒层之间形成有二维电子气层；LED叠层结构包括电子传输层，二维电子气层复用为至少部分电子传输层。采用上述技术方案，可利用二维电子气层为LED叠层结构提供电子，减小LED叠层结构中电子传输层的厚度或者不再设置电子传输层，进而简化单片集成器件的制备工艺，降低单片集成器件的制备难度。

Description

一种HEMT与LED的单片集成器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种HEMT与LED的单片集成器件及其制备方法。
背景技术
氮化硅（GaN）基第III族氮化物材料因具有直接带隙、高电子迁移率以及高电子饱和速率等优异特性在光电子器件领域具有极高应用价值。GaN基器件主要有两个方面的应用：一是以发光二极管（Light-emitting diode，LED）为代表的发光器件，主要应用于固态照明、平板显示和可见光通信等领域；二是以高电子迁移率晶体管（High electronmobility transistor，HEMT）为代表的电子器件，主要应用于在射频器件和5G通信等领域。由于两种器件工艺平台相兼容，可以实现LED和HEMT的单片集成，利用HEMT驱动LED，可以有效减小器件体积，减小外接电路的寄生电容，提高器件可靠性。现有技术中，LED和HEMT的单片集成器件的结构及制备工艺比较复杂，单片集成器件的应用受到限制。
发明内容
本发明提供了一种HEMT与LED的单片集成器件及其制备方法，以简化集成器件结构，降低集成器件制备难度。
第一方面，本发明提供了一种HEMT与LED的单片集成器件的制备方法，包括：
衬底；
设置于所述衬底一侧的HEMT叠层结构和LED叠层结构；
其中，所述HEMT叠层结构包括在所述衬底表面依次层叠的沟道层和势垒层，所述沟道层和所述势垒层之间形成有二维电子气层；所述LED叠层结构包括电子传输层，所述二维电子气层复用为至少部分所述电子传输层。
第二方面，本发明提供了一种HEMT与LED的单片集成器件的制备方法，包括：
提供衬底；
在所述衬底的一侧表面制备HEMT叠层结构和LED叠层结构；其中，所述HEMT叠层结构包括在所述衬底表面依次层叠设置的沟道层和势垒层，所述沟道层和所述势垒层之间形成有二维电子气层；所述LED叠层结构包括电子传输层，所述二维电子气层复用为至少部分所述电子传输层。
本申请实施例提供的HEMT与LED的单片集成器件包括：衬底、HEMT叠层结构和LED叠层结构，HEMT叠层结构和LED叠层结构设置于衬底的同一侧，HEMT叠层结构包括在衬底表面依次层叠的沟道层和势垒层，沟道层和势垒层之间形成有二维电子气层；LED叠层结构包括电子传输层，二维电子气层复用为至少部分电子传输层。采用上述技术方案，可利用二维电子气层为LED叠层结构提供电子，减小LED叠层结构中电子传输层的厚度或者不再设置电子传输层，进而简化单片集成器件的制备工艺，降低单片集成器件的制备难度。
附图说明
图1为本发明提供的一种HEMT与LED的单片集成器件的结构示意图；
图2为本发明提供的一种电极的俯视结构示意图；
图3为本发明提供的另一种电极的俯视结构示意图；
图4为本发明提供的另一种HEMT与LED的单片集成器件的结构示意图；
图5为图4所示HEMT与LED的单片集成器件的部分结构示意图；
图6为本发明提供的又一种HEMT与LED的单片集成器件的结构示意图；
图7为本发明提供的一种HEMT与LED的单片集成器件的制备方法的流程图；
图8为图7所示制备方法的示意图；
图9为本发明提供的另一种HEMT与LED的单片集成器件的制备方法的流程图；
图10为图9所示制备方法的示意图；
图11为本发明提供的又一种HEMT与LED的单片集成器件的制备方法的流程图；
图12为图11所示制备方法的示意图；
图13为本发明提供的一种HEMT与LED的单片集成器件的制备方法的示意图；
图14为本发明提供的另一种HEMT与LED的单片集成器件的制备方法的示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
目前LED与HEMT的单片集成主要有两种方法：一种方法是先外延生长LED（或HEMT）结构，再对外延结构进行选区刻蚀到GaN缓冲层或衬底层，在刻蚀区域的GaN缓冲层或衬底上外延生长HEMT（或LED）结构，从而实现横向排列的HEMT-LED单片集成结构；该方法需多次刻蚀和二次外延，制备过程较为复杂，且在HEMT（或LED）二次外延的过程中容易对LED（或HEMT）的侧壁造成损伤，影响集成器件性能。另一种方法是堆叠生长HEMT和LED结构（HEMT在下、LED在上，或LED在下、HEMT在上），通过刻蚀形成HEMT和LED两个区域，再分别沉积LED电极和HEMT电极，LED电极和HEMT电极通过金属引线的方式连通；但该方法需要为LED结构沉积较厚的电子传输层（一般在500~5um范围内），同时需要较为复杂的金属引线制备以实现两种器件互连。
基于上述相关技术的缺陷，本申请提供了一种HEMT与LED的单片集成器件，包括：
衬底；
设置于衬底一侧的HEMT叠层结构和LED叠层结构；
其中，HEMT叠层结构包括在衬底表面依次层叠的沟道层和势垒层，沟道层和势垒层之间形成有二维电子气层；LED叠层结构包括电子传输层，二维电子气层复用为至少部分电子传输层。
本申请技术方案中，利用二维电子气层中为LED叠层结构提供电子，减小LED叠层结构中电子传输层的厚度或者不再设置电子传输层，进而简化单片集成器件的制备工艺，降低单片集成器件的制备难度。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，图1为本发明提供的一种HEMT与LED的单片集成器件的结构示意图，该单片集成器件包括：衬底1、设置于衬底1一侧的HEMT叠层结构2和LED叠层结构3。
衬底1可选用蓝宝石（Al2O3）衬底、硅（Si）衬底、碳化硅（SiC）衬底或GaN衬底等，但不限于此；在衬底1表面生长的各膜层即为外延层。
HEMT叠层结构2包括在衬底1表面依次层叠的沟道层20和势垒层21，沟道层20和势垒层21之间形成有二维电子气层22。LED叠层结构3包括电子传输层30，二维电子气层22复用为至少部分电子传输层30。具体地，HEMT叠层结构2可理解为单片集成器件中的HEMT器件，LED叠层结构3可理解为单片集成器件中的LED器件，HEMT叠层结构2驱动LED叠层结构3发光；LED叠层结构3既可为普通LED叠层结构，也可为Micro-LED叠层结构或Mini-LED叠层结构。
HEMT叠层结构2包括沟道层20和势垒层21，沟道层20位于衬底1表面，势垒层21位于沟道层20背离势垒层21的一侧表面。此种设置方式下，由于沟道层20位于势垒层21下方，沟道层20与势垒层21之间会形成二维电子气层22。值得说明的是，二维电子气层22是指不同第III组氮化物之间的异质结处产生的高速移动、高度集中电子的薄层，二维电子气层22所在区域电阻率较低，电子传输情况较好。
可选的，沟道层20可选用GaN材料，势垒层21可选用铝镓氮（AlGaN）材料，但不限于此。沟道层20和势垒层21选用不同的第III组氮化物。沟道层20的厚度可在300~1000nm范围内，势垒层21的厚度可在20~30nm范围内，但不限于此。
进一步地，继续参考图1，LED叠层结构3可设置在势垒层21背离沟道层20的一侧，可定义势垒层21背离沟道层20的一侧表面为势垒层21表面，LED叠层结构3可位于势垒层21表面的部分区域，进而实现HEMT叠层结构2和LED叠层结构3的单片集成，利用LEMT叠层结构驱动LED，简化器件的驱动电路，提高器件控制的可靠性。
另外，LED叠层结构3包括电子传输层30，电子传输层30用于提供电子，值得提出的一点是，本发明实施例中，可将二维电子气层22复用为至少部分电子传输层30，利用二维电子气层22为LED叠层结构3提供电子。如此，LED叠层结构3中电子传输层30的厚度可设置的较薄，或者可不再设置电子传输层30，进而简化单片集成器件的制备工艺、降低器件的制备难度，同时也可以减少LED叠层结构3外延生长的时间，减少原材料消耗，降低器件的制备成本。
可选的，在图1所示的实施例中，衬底1与沟道层20之间还可设置有缓冲层4，缓冲层4可降低外延层中的缺陷密度，提高外延层晶体质量。示例性的，在可选实施例中，缓冲层4可为高阻GaN，但不限于此，缓冲层4的厚度可控制在100~500nm范围内。当然，在其他可能的实施例中，衬底1与沟道层20之间可直接接触，此时，衬底1可选用半绝缘或高阻材料制备。
可选的，本申请实施例提供的HEMT与LED的单片集成器件还可包括本领域技术人员可知的任意膜层结构，本申请对此不作限定。示例性的，在其他未示出的实施例中，沟道层和势垒层之间还包括AlN层等，以改善HEMT性能。
本实施例提供了一种集成了HEMT与LED的单片集成器件，该单片集成器件包括：衬底、HEMT叠层结构以及LED叠层结构，HEMT叠层结构包括在衬底表面依次层叠的沟道层和势垒层，沟道层和势垒层之间形成有二维电子气层，该二维电子气层被用作LED叠层结构中的电子传输层的至少一部分，利用二维电子气层为LED叠层结构提供电子，减小LED叠层结构中电子传输层的厚度或者不再设置电子传输层，进而简化单片集成器件的制备工艺，降低单片集成器件的制备难度。
可选的，可继续参考图1，在可能的实施例中，HEMT叠层结构2还可包括第一电极23，第一电极23位于LED叠层结构3背离势垒层21的一侧，第一电极23与LED叠层结构3中位于上方的外延层形成欧姆接触，第一电极23复用为LED叠层结构3的阳极。
具体地，第一电极23与LED叠层结构3背离二维电子气层22的一侧表面接触，第一电极23可作为HEMT叠层结构2的漏极（或源极），也即，LED叠层结构3的阳极和HEMT叠层结构2的漏极（或源极）共用一个电极。此种设置方式下，LED叠层结构3和HEMT叠层结构2之间的连通无需额外设置金属引线，单片集成器件中LED叠层结构3和HEMT叠层结构2可实现无金属引线的导电互联，从而进一步降低了单片集成器件的制备工艺难度，且有助于提升集成度，缩小器件整体体积。
进一步地，第一电极23可由金属导电材料制备或透明导电材料制备，金属导电材料例如可以是镍（Ni）、铂（Pt）、钛（Ti）或铝（Al）等，透明导电材料例如可以为氧化铟锡（Indium tin oxide，ITO）等，但不限于此。利用透明导电材料制备第一电极23，可提升第一电极23的透光性，保证LED的发光效率。
可以理解地，HEMT叠层结构2和LED叠层结构3中还可包括本领域技术人员可知的任意膜层结构，本实施例对此不做限定。
示例性的，在可能的实施例中，LED叠层结构3还可包括沿垂直衬底1所在平面方向层叠设置的有源层31和空穴传输层32，有源层31位于势垒层21背离沟道层20的一侧表面，空穴传输层32位于有源层31背离势垒层21的一侧。HEMT叠层结构2还包括第二电极24和栅极25，第二电极24和栅极25均位于势垒层21背离沟道层20的一侧；第二电极24和栅极25在衬底1所在平面的正投影均与LED叠层结构3在衬底1所在平面的正投影不交叠，第二电极24复用为LED叠层结构3的阴极。
进一步地，有源层31可为InGaN/GaN量子阱有源层，但不限于此；空穴传输层32可为p型GaN层，但不限于此，可为任意能够提供空穴的膜层。本实施例中，二维电子气层22可复用为LED叠层结构3的全部电子传输层30，即LED叠层结构3中不再设置电子传输层30，由二维电子气层22提供LED发光所需的电子，二维电子气层22中的电子与空穴传输层32中的空穴在有源层31中结合并发光。
可选的，本发明不限定LED叠层结构3中有源层31和空穴传输层32的厚度，本领域技术人员可根据实际情况进行设置。示例性的，在可选实施例中，有源层31可为1~10个周期的InGaN/GaN量子阱有源层，其中，InGaN层的厚度在2~3nm范围内，GaN层的厚度在8~15nm范围内；空穴传输层32的厚度在100~500nm范围内，但不限于此。
进一步地，继续参考图1，HEMT叠层结构2还包括第二电极24和栅极25，第二电极24可为HEMT器件的源极（或漏极），即当第一电极23为源极时，第二电极24为漏极；当第一电极23为漏极时，第二电极24为源极。第二电极24和栅极25均可设置在势垒层21背离沟道层20的一侧，且沿单片集成器件厚度方向，第二电极24和栅极25的投影均与LED叠层结构3的投影不交叠。换句话说即是，第二电极24和栅极25均位于势垒层21表面上未设置有源层31的区域。具体地，第二电极24和栅极25可选用金属导电材料或透明导电材料制备，但不限于此，本实施例对此不再赘述。
由于HEMT叠层结构2的第二电极24直接与二维电子气层22接触，二维电子气层22直接与LED叠层结构3的有源层31接触，第二电极24可直接复用为LED器件的阴极。单片集成器件的工作过程大致描述如下：HEMT器件的栅极25接收栅极控制信号，当栅极控制信号为有效使能信号时，HEMT器件处于导通状态，源极上施加的电压可传输至漏极，或者，漏极（即LED器件的阴极）上施加的电压可传输至源极（即LED器件的阳极）。此时，沟道层20和势垒层21之间形成的二维电子气层22中的电子可传输至LED器件的有源层31（图中以虚线箭头表示二维电子气层22中电子的移动方向），LED器件的空穴传输层32中的空穴可传输至有源层31，空穴和电子在有源层31中复合进而发光。
本实施例通过设置LED叠层结构3的阴极和HEMT叠层结构2的源极（或漏极）共用一个电极，无需额外设置金属引线，可进一步降低单片集成器件的制备难度。
可选的，本发明不限定HEMT叠层结构2的各电极的图形形状，本领域技术人员可根据实际需求进行设置，图2和图3为本发明提供的电极的俯视结构示意图，HEMT叠层结构2的栅极25、第一电极23（比如：漏极）第二电极24（比如：源极）可选用图2或图3中任意形状，但不限于此。
在其他未示出的实施例中，LED叠层结构3中，电子传输层30和/或空穴传输层32与有源层31之间还可设置有应力缓解层（图中未示出），例如InGaN/GaN超晶格应力缓解层等，但不限于此。
请参考图4，图4为本发明提供的另一种HEMT与LED的单片集成器件的结构示意图。对于与图1所示的实施例中相同的技术内容，本实施例不作赘述；在本实施例中，电子传输层30包括第一电子传输层301和第二电子传输层302；LED叠层结构3还包括沿垂直衬底1所在平面方向层叠设置有源层31和空穴传输层32，有源层31位于第二电子传输层30和空穴传输层32之间。
二维电子气层22复用为第一电子传输层301，也即，本实施例中，二维电子气层22可复用为LED叠层结构3的电子传输层30（即第一电子传输层301）的一部分，同时在LED叠层结构3中保留一定厚度的电子传输层30（即第二电子传输层302）。第二电子传输层302位于势垒层21背离沟道层20的一侧表面，第二电子传输层302可为n型GaN层，但不限于此，可为任意能够提供电子的膜层。
此种设置方式下，第二电子传输层302位于势垒层21表面的部分区域。有源层31位于第二电子传输层302背离沟道层20的一侧，空穴传输层32位于有源层31背离第二电子传输层302的一侧，且空穴传输层32设置于有源层31与第一电极23之间。二维电子气层22与第二电子传输层302同时为有源层31提供电子，保证电子的充足供应。其中，有源层31和空穴传输层32与上述实施例中相同，此处不再赘述。
第二电子传输层302既可起到提供电子的作用，还可为有源层31的生长提供一定的生长平台，改善有源层31的生长质量。
需要说明的是，与相关技术不同的是，本实施例中，由于第二电子传输层302不是电子的唯一来源，无需设置较厚的第二电子传输层302。可将第二电子传输层302设置的较薄，保证单片集成器件整体厚度较薄。
可以理解地，本实施例不限定第二电子传输层302的厚度，本领域技术人员可根据实际情况进行设置。示例性的，在可选实施例中，第二电子传输层302的厚度可设置在10~50nm范围内，远远低于相关技术中500~5um的设置厚度。
可选的，结合参考图4与图5，图5为图4所示HEMT与LED的单片集成器件的部分结构示意图，单片集成器件还可包括介质层5，介质层5位于势垒层21背离沟道层20的一侧表面。
介质层5包括第一开口51，且第一开口51处未设置介质层5，使得部分势垒层21的表面从第一开口51处暴露；至少部分第二电子传输层302填充于第一开口51内且与势垒层21接触；其中，第二电子传输层302背离势垒层21的一侧表面高于介质层5背离势垒层21的一侧表面。图5中仅示出了势垒层21表面的介质层5，未示出LED叠层结构3。
此种设置方式下，第二电子传输层302可填充于第一开口51内，第二电子传输层302的下表面与势垒层21接触，在单片集成器件的厚度方向，LED叠层结构3的投影与第一开口51的投影交叠。介质层5可为LED叠层结构3的生长提供掩膜，为LED叠层结构3提供较好的生长空间，提升LED叠层结构3在厚度方向的均匀性。
另外，本实施例中，可设置第二电子传输层302的厚度大于介质层5的厚度，使得第二电子传输层302的上表面高于介质层5的上表面。有利于后续有源层31在第二电子传输层302上表面的生长。
示例性的，介质层5的厚度可在2~20nm范围内，但不限于此，实际应用过程中，本领域技术人员可根据第二电子传输层302的厚度适应性调整介质层5的厚度。可选的，介质层5可选用SiNx、SiO2或Al2O3等材料，但不限于此。
可选的，可结合参考图4与图5，在可能的实施例中，介质层5还可包括第二开口52，第二开口52在衬底1所在平面的正投影与第一开口51在衬底1所在平面的正投影不交叠。
具体地，第二开口52处未设置介质层5；第一开口51与第二开口52相互独立，也即，第二开口52在单片集成器件厚度方向的投影与第一开口51在该方向的投影不交叠。
第二电极24填充于第二开口52内且与势垒层21接触，第二电极24与势垒层21形成欧姆接触，第二电极24复用为LED叠层结构3的阴极。
栅极25可设置于介质层5背离沟道层20的一侧表面，也即，沿单片集成器件厚度方向，栅极25与势垒层21之间通过介质层5间隔。此种设置方式下，栅极25与势垒层21形成肖特基接触，介质层5作为栅介质层，形成MIS-HEMT结构，MIS即为金属-绝缘层-半导体结构，可有效降低栅极25漏电。
当然，在其他实施例中，当LED叠层结构中设置有第二电子传输层302时，单片集成器件中也可不设置介质层5，此时，HEMT叠层结构2中第一电极23、第二电极24和栅极25的设置方式可与图1所示实施例中相同。
请参考图6，图6为本发明提供的又一种HEMT与LED的单片集成器件的结构示意图，对于与图4所示的实施例中相同的技术内容，本实施例不作赘述；在此实施例中，单片集成器件中还可设置有保护层6，保护层6位于介质层5背离势垒层21的一侧，且保护层6包裹至少部分LED叠层结构3的侧壁，保护层6可对LED叠层结构3起到保护作用，避免刻蚀工艺中对LED叠层结构3侧壁造成损伤，提升器件可靠性。
可以理解地，图6中示例性的示出了保护层6完全包裹LED叠层结构3侧壁，并且保护层6的上表面稍高于LED叠层结构3中空穴传输层32的上表面，实际不限于此，可以根据具体应用需求来调整。
可选的，可参考图4或图6，在可能的实施例中，LED叠层结构3还可包括电子阻挡层33，电子阻挡层33位于有源层31与空穴传输层32之间，电子阻挡层33的存在可阻碍反向漏电流，提高LED器件发光效率。示例性的，电子阻挡层33可选用AlGaN材料、AlInN、AlInGaN、AlGaN/GaN超晶格、AlInN/GaN超晶格等，但不限于此；电子阻挡层33的厚度可设置在10~30nm范围内，但不限于此。
基于同一构思，本申请还提供了一种HEMT与LED的单片集成器件的制备方法，用于制备本发明任意实施例提供的HEMT与LED的单片集成器件。结合参考图7和图8，图7为本发明提供的一种HEMT与LED的单片集成器件的制备方法的流程图，图8为图7所示制备方法的示意图，该制备方法包括：
S110、提供衬底。
衬底1的设置方式可参考上述实施例，此处不再赘述。
S120、在衬底的一侧表面制备HEMT叠层结构和LED叠层结构；其中，HEMT叠层结构包括在衬底表面依次层叠设置的沟道层和势垒层，沟道层和势垒层之间形成有二维电子气层；LED叠层结构包括电子传输层，二维电子气层复用为至少部分电子传输层。
如图8中（b）图和图8中（c）图所示，可先在衬底1的一侧生长整层的沟道层20，然后在沟道层20背离衬底1层的一侧表面生长整层的势垒层21，随后在势垒层21背离衬底1层的一侧表面制备LED叠层结构3，使得LED叠层结构3的下表面与势垒层21接触，以将沟道层20和势垒层21之间形成的二维电子气层22复用为LED叠层结构3的至少部分电子传输层30。可以理解的是，在图7和图8所示的实施例中，在生长沟道层20之前，首先在衬底1表面生长缓冲层4，实际不限于此。
本发明提供的制备方法，利用二维电子气层22中为LED叠层结构3提供电子，进而减小LED叠层结构3中电子传输层30的厚度或者不再设置电子传输层30，简化单片集成器件的制备工艺，降低单片集成器件的制备难度。
可选的，在可能的实施例中，可继续参考图8中（c）图，在衬底1表面依次制备沟道层20和势垒层21；在势垒层21背离沟道层20的一侧制备LED叠层结构3；在制备LED叠层结构3之后，在LED叠层结构3背离势垒层21的一侧制备HEMT叠层结构2的第一电极23，第一电极23复用为LED叠层结构3的阳极。具体地，可利用光刻和电子束蒸发工艺沉积金属第一电极23，但不限于此。可先利用标准光刻技术刻蚀出第一电极窗口（图中未示出），随后使用电子束蒸发工艺在第一电极窗口内沉积第一电极23。
可选的，可继续参考图8中（c）图，在制备沟道层20之前，还可先在衬底1表面生长缓冲层4，例如高阻GaN层，高阻GaN层可采用金属有机化学气相沉积（Metal-OrganicChemical Vapor Deposition，MOCVD）工艺制备，但不限于此。具体工艺参数可为：温度为950~1100ºC；压力为100~400mbar；V-III比（通入反应室的V族源和Ⅲ族源的摩尔比）为100~1000；载气为H2，或H2与N2；高阻GaN层的厚度为100~500nm。
可选的，沟道层20可为GaN沟道层，GaN沟道层可采用MOCVD工艺制备，具体工艺参数可为：温度为1000~1100ºC；压力为100~400mbar、V-III比为500~3000；载气为H2，或H2与N2；GaN沟道层的厚度为300~1000nm。
可选的，势垒层21可为AlGaN势垒层，AlGaN势垒层可采用MOCVD工艺制备，具体工艺参数可为：温度为1050~1200ºC；压力为100~200mbar；Al组分占0.2~0.3；V-III比为500~3000；载气为H2，或H2与N2；AlGaN势垒层的厚度为20~30nm。
可选的，本发明不限定LED叠层结构3的具体制备工艺，本领域技术人员可根据实际需求进行设置。示例性的，下面介绍几种可能的单片集成器件的制备工艺。
可选的，在可能的实施例中，二维电子气层22可复用为电子传输层30，LED叠层结构3还包括沿垂直衬底1所在平面方向层叠设置的有源层31和空穴传输层32，HEMT叠层结构2还包括第二电极24和栅极25；可在衬底1表面依次制备沟道层20和势垒层21；在势垒层21背离沟道层20的一侧依次制备待处理有源层31和待处理空穴传输层32；对待处理有源层31和待处理空穴传输层32进行刻蚀，以去除待处理有源层31和待处理空穴传输层32的至少一部分，形成有源层31和空穴传输层32；在势垒层21背离沟道层20的一侧制备分别制备第二电极24和栅极25，第二电极24和栅极25在衬底1所在平面的正投影均与LED叠层结构3在衬底1所在平面的正投影不交叠，第二电极24复用为LED叠层结构3的阴极。
请参阅图9与图10，图9为本发明提供的另一种HEMT与LED的单片集成器件的制备方法的流程图，图10为图9所示制备方法的示意图，图9所示实施例在上述实施例的基础上进一步细化，该制备方法包括：
S210、提供衬底。
S220、在衬底表面依次制备沟道层和势垒层。
如图10中（b）图，沟道层20和势垒层21的制备方式与上述实施例中相同，此处不再赘述。
S230、在势垒层背离沟道层的一侧依次制备待处理有源层和待处理空穴传输层。
参考图10中（c）图，可在势垒层21背离沟道层20的一侧依次生长整层设置的待处理有源层34和待处理空穴传输层35。其中，待处理有源层34可为整层的InGaN/GaN量子阱有源层，InGaN/GaN量子阱有源层可采用MOCVD工艺制备，InGaN/GaN量子阱有源层的周期数量为1~5，InGaN层具体工艺参数可为：温度为700~800ºC、压力为200~600mbar、V-III比为10000~40000、载气为N2，每层InGaN层的厚度为2~3nm；GaN层具体工艺参数可为：温度为830~950ºC、压力为200~600mbar、V-III比为5000~20000、载气为N2，每层GaN层的厚度为8~15nm。
其中，待处理空穴传输层35可为p型GaN层，可采用MOCVD工艺制备，具体工艺参数可为：温度为950~1100ºC；压力为100~400mbar；V-III比为500~3000；载气为H2，或H2与N2，p型GaN层的厚度为100~500nm。
需要说明的一点是，本申请实施例中所提供的膜层的具体制备工艺参数仅为示例，并非对制备工艺的限定，实际应用过程中，本领域技术人员可根据实际需求调整各项工艺参数。
S240、对待处理有源层和待处理空穴传输层进行刻蚀，以去除待处理有源层和待处理空穴传输层的至少一部分，形成有源层和空穴传输层。
参考图10中（d）图，可采用光刻和刻蚀等工艺选择性去除部分区域的待处理有源层34和待处理空穴传输层35。去除区域暴露出势垒层21，保留区域形成LED叠层结构3的有源层31和空穴传输层32。
进一步地，光刻工艺可包括涂胶、曝光、显影和去胶等流程；刻蚀工艺可为干法刻蚀工艺，例如感应耦合等离子干法刻蚀（Inductively Couple Plasma，ICP）工艺，但不限于此。上述工艺的具体参数可由本领域技术人员根据实际需求进行设置，本发明对此不赘述也不限定。
S250、在势垒层背离沟道层的一侧制备分别制备第二电极和栅极，第二电极和栅极在衬底所在平面的正投影均与LED叠层结构在衬底所在平面的正投影不交叠，第二电极复用为LED叠层结构的阴极。
参考图10中（e）图，可采用光刻和电子束蒸发工艺沉积第二电极24和栅极25。具体可先利用标准光刻技术刻蚀出第二电极窗口（图中未示出）和栅极窗口（图中未示出），随后使用电子束蒸发工艺在第二电极窗口内沉积第二电极24，在栅极窗口内沉积栅极25。其中，在制备第二电极24和栅极25之前，还可在LED叠层结构3背离势垒层21的一侧制备HEMT叠层结构2的第一电极23，第一电极23的制备方式与上述实施例中相同，此处不再赘述。第一电极23复用为LED叠层结构的阳极，第二电极24可复用为LED叠层结构3的阴极。
进一步地，在电子束蒸发工艺沉积第一电极23和第二电极24后，还可对第一电极23和第二电极24进行退火处理，退火后第一电极23和第二电极24可与相邻的半导体材料层形成较好的欧姆接触。可选的，退火工艺中退火温度可为750~900ºC，退火时间可为30~60s，但不限于此。
可选的，在其他可能的实施例中，电子传输层30可包括第一电子传输层301和第二电子传输层302，二维电子气层22复用为第一电子传输层301，LED叠层结构3还包括沿垂直衬底1所在平面方向层叠设置的有源层31和空穴传输层32；在衬底1的一侧表面制备HEMT叠层结构2和LED叠层结构3，可进一步细化为：在衬底1表面依次制备沟道层20和势垒层21；在势垒层21背离沟道层20一侧的部分区域制备第二电子传输层302；在第二电子传输层302背离势垒层21的一侧制备有源层31；在有源层31背离第二电子传输层302的一侧制备空穴传输层32。
请参阅图11与图12，图11为本发明提供的又一种HEMT与LED的单片集成器件的制备方法的流程图，图12为图11所示制备方法的示意图，该制备方法包括：
S310、提供衬底。
S320、在衬底表面依次制备沟道层和势垒层。
沟道层20和势垒层21的制备方式与上述实施例中相同，此处不再赘述。
S330、在势垒层背离沟道层一侧的部分区域制备第二电子传输层。
参考图12中（c）图，第二电子传输层302可为n型GaN层，n型GaN层可采用MOCVD工艺制备，具体工艺参数可为：温度为1000~1100ºC；压力为100~400mbar；V-III比为10~1000；载气为N2，或H2与N2；n型GaN层的厚度为20~50nm。第二电子传输层302可为后续LED叠层结构3的其他膜层提供生长平台。
S340、在第二电子传输层背离势垒层的一侧制备有源层。
参考图12中（d）图，与图10所示实施例中不同的是，图11所示实施例中，可利用掩膜版仅在第二电子传输层302的表面生长有源层31，有源层31可为InGaN/GaN量子阱有源层，InGaN/GaN量子阱有源层的周期数量可为1~10，其中，InGaN层和GaN层的具体工艺参数与上述图8所示实施例中相同，此处不再赘述。
S350、在有源层背离第二电子传输层的一侧制备空穴传输层。
参考图12中（e）图，在可利用掩膜版在有源层31远离第二电子传输层302的一侧生长空穴传输层32，空穴传输层32可为p型GaN层，p型GaN层可采用MOCVD工艺制备，具体工艺参数可与图10所示实施例中相同，此处不再赘述，p型GaN层的厚度可在50~300nm范围内。
可选的，在生长空穴传输层32之前，还可在有源层31背离第二电子传输层302的一侧制备电子阻挡层33，例如可利用MOCVD工艺制备AlGaN电子阻挡层，具体工艺参数可为：温度为950~1100ºC；压力为100~200mbar；V-III比为500~3000；载气为H2，或H2与N2，AlGaN电子阻挡层的厚度约10~30nm。
在空穴传输层32制备之后，可在空穴传输层32背离电子阻挡层33的一侧制备第一电极23，在势垒层21背离沟道层20的一侧制备第二电极24和栅极25。
图12所示实施例的好处在于，采用自下而上的生长方式制备LED叠层结构3，无需对LED叠层结构3进行刻蚀，可有效改善因刻蚀造成侧壁损伤导致发光效率下降的问题。
可选的，可参考图13，图13为本发明提供的一种HEMT与LED的单片集成器件的制备方法的示意图，图13所示制备方法在上述实施例的基础上进一步细化，在势垒层21背离沟道层20一侧的部分区域制备第二电子传输层302之前，还可包括：在势垒层21背离沟道层20的一侧表面制备介质层5；对介质层5进行刻蚀，以在介质层5中形成第一开口51；在势垒层21背离沟道层20一侧的部分区域制备第二电子传输层302，可包括：在第一开口51内沉积第二电子传输层302，使得至少部分第二电子传输层302填充于第一开口51内且与势垒层21接触。
具体地，在本实施例中，如图13中（b）图所示，势垒层21制备完成后，可在势垒层21表面制备整层的介质层5，介质层5可采用等离子体增强化学气相沉积（Plasma EnhancedChemical Vapor Deposition，PECVD）、低压力化学气相沉积（Low Pressure ChemicalVapor Deposition，LPCVD）、原子层沉积（Atomiclayer Deposition，ALD）或磁控溅射等工艺制备。
如图13中（c）图所示，采用光刻和刻蚀工艺，去除部分区域的介质层5，形成第一开口51，第一开口51作为后续LED叠层结构3的生长窗口，其中，第一开口51在介质层5所在平面方向的长和宽可在50~600nm范围内，任意相邻两个第一开口51的间距可在500nm~5um范围内，但不限于此。
如图13中（d）图所示，可利用MOCVD工艺在第一开口51内生长第二电子传输层302，第二电子传输层302的制备工艺与上述实施例中相同，此处不再赘述。其中，可将第二电子传输层302的厚度控制在20~50nm范围内，使得第二电子传输层302的上表面高于介质层5的上表面。
参考图13中（e）图，在第二电子传输层302背离势垒层21的一侧依次生长有源层31、电子阻挡层33和空穴传输层32，上述膜层的制备工艺可参考上述任意实施例，此处不再赘述。
可选的，在可能的实施例中，HEMT叠层结构2还包括第二电极24和栅极25，在有源层31背离第二电子传输层302的一侧制备空穴传输层32之后，还包括：再次对介质层5进行刻蚀，以在介质层5中形成第二开口52，第二开口52在衬底1所在平面的正投影与第一开口51在衬底1所在平面的正投影不交叠；在第二开口52内制备第二电极24，第二电极24填充于第二开口52内且与势垒层21接触，第二电极24复用为LED叠层结构3的阴极；在介质层5背离势垒层21的一侧表面制备栅极25。
具体地，可参考图13中（f）图，空穴传输层32制备完成后，可再次利用光刻和刻蚀工艺去除部分区域的介质层5，以在介质层5中形成第二开口52。第二开口52为电极窗口，如图13中（g）图所示，可利电子束蒸发工艺在第二开口52内沉积第二电极24，在空穴传输层32背离有源层31的一侧沉积第一电极23，在介质层5背离势垒层21的一侧沉积栅极25。第一电极23和第二电极24退火后与半导体材料层形成欧姆接触，栅极25与势垒层21形成肖特基接触。
可选的，在其他可选实施例，刻蚀介质层5形成第二开口52之前，还可在介质层5以及LED叠层结构3的空穴传输层32表面沉积保护层，保护层覆盖介质层5、LED叠层结构3的上表面以及LED叠层结构3的侧壁。随后，可同时对保护层和介质层5进行刻蚀，以去除部分区域的保护层和介质层5，在介质层5中形成第二开口52，在保护层中形成第三开口和第四开口。第三开口和第二开口52连通，第四开口位于第二开口52和第三开口之间。第三开口和第二开口52为第二电极窗口，第二电极24沉积于第二开口52和部分第三开口内；第四开口为栅极窗口，栅极25沉积于部分第四开口内。
具体地，下面以一具体实施例对本发明提供的制备方法的流程进行整体说明。请参考图14，图14为本发明提供的另一种HEMT与LED的单片集成器件的制备方法的示意图，该方法包括：
1）如图14中（a）图所示，在衬底1表面依次制备缓冲层4、沟道层20和势垒层21。
2）如图14中（b）图所示，在势垒层21背离沟道层20的一侧表面制备介质层5。
3）如图14中（c）图所示，对介质层5进行刻蚀，以在介质层5中形成第一开口51。
4）如图14中（d）图所示，在第一开口51内依次沉积第二电子传输层302、有源层31、电子阻挡层33和空穴传输层32，形成LED叠层结构3。
5）如图14中（e）图和14中（f）图所示，在介质层5以及LED叠层结构3的空穴传输层32表面沉积保护层6，并对保护层6和介质层5进行刻蚀，去除部分区域的保护层6和介质层5，在介质层5中形成第二开口52，在保护层6中形成第三开口61和第四开口62。
6）如图14中（f）图与14中（g）图所示，在空穴传输层32背离电子阻挡层33的一侧沉积第一电极23，在第二开口52和部分第三开口61内沉积第二电极24，在部分第四开口62内沉积栅极25，形成完整的单片集成器件。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (12)

1.一种HEMT与LED的单片集成器件，其特征在于，包括：
衬底；
设置于所述衬底一侧的HEMT叠层结构和LED叠层结构；
其中，所述HEMT叠层结构包括在所述衬底表面依次层叠的沟道层和势垒层，所述沟道层和所述势垒层之间形成有二维电子气层；所述LED叠层结构包括电子传输层，所述二维电子气层复用为至少部分所述电子传输层；
所述电子传输层包括第一电子传输层和第二电子传输层，所述二维电子气层复用为所述第一电子传输层，所述第二电子传输层位于所述势垒层背离所述沟道层的一侧；
所述HEMT叠层结构还包括第二电极，所述第二电极位于所述势垒层背离所述沟道层的一侧；所述第二电极复用为所述LED叠层结构的阴极。
2.根据权利要求1所述的HEMT与LED的单片集成器件，其特征在于，所述HEMT叠层结构还包括第一电极，所述第一电极位于所述LED叠层结构背离所述势垒层的一侧，所述第一电极复用为所述LED叠层结构的阳极。
3.根据权利要求1所述的HEMT与LED的单片集成器件，其特征在于，所述HEMT叠层结构还包括栅极，所述栅极位于所述势垒层背离所述沟道层的一侧；所述第二电极和所述栅极在所述衬底所在平面的正投影均与所述LED叠层结构在所述衬底所在平面的正投影不交叠。
4.根据权利要求1所述的HEMT与LED的单片集成器件，其特征在于，所述LED叠层结构还包括沿垂直所述衬底所在平面方向层叠设置有源层和空穴传输层；所述有源层位于所述第二电子传输层和所述空穴传输层之间。
5.根据权利要求1所述的HEMT与LED的单片集成器件，其特征在于，所述单片集成器件还包括介质层，所述介质层位于所述势垒层背离所述沟道层的一侧表面；所述介质层包括第一开口，至少部分所述第二电子传输层填充于所述第一开口内且与所述势垒层接触；
其中，所述第二电子传输层背离所述势垒层的一侧表面高于所述介质层背离所述势垒层的一侧表面。
6.根据权利要求5所述的HEMT与LED的单片集成器件，其特征在于，所述介质层还包括第二开口，所述第二开口在所述衬底所在平面的正投影与所述第一开口在所述衬底所在平面的正投影不交叠；
所述HEMT叠层结构还包括栅极，所述第二电极填充于所述第二开口内且与所述势垒层接触；所述栅极位于所述介质层背离所述势垒层的一侧表面。
7.一种HEMT与LED的单片集成器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底的一侧表面制备HEMT叠层结构和LED叠层结构；其中，所述HEMT叠层结构包括在所述衬底表面依次层叠设置的沟道层和势垒层，所述沟道层和所述势垒层之间形成有二维电子气层；所述LED叠层结构包括电子传输层，所述二维电子气层复用为至少部分所述电子传输层；所述电子传输层包括第一电子传输层和第二电子传输层，所述二维电子气层复用为所述第一电子传输层，所述第二电子传输层位于所述势垒层背离所述沟道层的一侧；所述HEMT叠层结构还包括第二电极；
在所述衬底的一侧表面制备HEMT叠层结构和LED叠层结构，包括：
在所述衬底表面依次制备所述沟道层和所述势垒层；
在所述势垒层背离所述沟道层一侧的部分区域制备所述第二电子传输层；
在所述势垒层背离所述沟道层的一侧制备所述第二电极；所述第二电极复用为所述LED叠层结构的阴极。
8.根据权利要求7所述的HEMT与LED的单片集成器件的制备方法，其特征在于，在所述衬底的一侧表面制备HEMT叠层结构和LED叠层结构，还包括：
在所述势垒层背离所述沟道层的一侧制备所述LED叠层结构；
在所述LED叠层结构背离所述势垒层的一侧制备所述HEMT叠层结构的第一电极，所述第一电极复用为所述LED叠层结构的阳极。
9.根据权利要求7所述的HEMT与LED的单片集成器件的制备方法，其特征在于，所述HEMT叠层结构还包括栅极，在所述势垒层背离所述沟道层的一侧制备所述第二电极，包括：
在所述势垒层背离所述沟道层的一侧制备分别制备所述第二电极和所述栅极，所述第二电极和所述栅极在所述衬底所在平面的正投影均与所述LED叠层结构在所述衬底所在平面的正投影不交叠。
10.根据权利要求7所述的HEMT与LED的单片集成器件的制备方法，其特征在于，所述LED叠层结构还包括沿垂直所述衬底所在平面方向层叠设置的有源层和空穴传输层；
在所述势垒层背离所述沟道层一侧的部分区域制备所述第二电子传输层之后，还包括；
在所述第二电子传输层背离所述势垒层的一侧制备所述有源层；
在所述有源层背离所述第二电子传输层的一侧制备所述空穴传输层。
11.根据权利要求10所述的HEMT与LED的单片集成器件的制备方法，其特征在于，在所述势垒层背离所述沟道层一侧的部分区域制备所述第二电子传输层之前，还包括：
在所述势垒层背离所述沟道层的一侧表面制备介质层；
对所述介质层进行刻蚀，以在所述介质层中形成第一开口；
在所述势垒层背离所述沟道层一侧的部分区域制备所述第二电子传输层，包括：
在所述第一开口内沉积所述第二电子传输层，使得至少部分所述第二电子传输层填充于所述第一开口内且与所述势垒层接触。
12.根据权利要求11所述的HEMT与LED的单片集成器件的制备方法，其特征在于，所述HEMT叠层结构还包括栅极，在所述势垒层背离所述沟道层的一侧制备所述第二电极，包括：
再次对所述介质层进行刻蚀，以在所述介质层中形成第二开口，所述第二开口在所述衬底所在平面的正投影与所述第一开口在所述衬底所在平面的正投影不交叠；
在所述第二开口内制备所述第二电极，所述第二电极填充于所述第二开口内且与所述势垒层接触；
在所述势垒层背离所述沟道层的一侧制备所述第二电极之后，还包括：
在所述介质层背离所述势垒层的一侧表面制备所述栅极。
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