CN116209270A - 非易失性存储器装置和存储装置 - Google Patents

Abstract

提供了非易失性存储器装置和存储装置。所述非易失性存储器装置包括存储器单元区域和设置在存储器单元区域下方的***电路区域。***电路包括页缓冲器、行解码器和其他***电路，其中，页缓冲器被包括在设置于第一半导体基底的下表面上的页缓冲器块中以在与第一半导体基底的上表面垂直的第一方向上与包括在***电路区域中的其他电路区分开，页缓冲器通过穿过第一半导体基底的连接部连接到存储器单元区域，并且页缓冲器包括多个垂直晶体管，每个垂直晶体管由沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定。

Description

非易失性存储器装置和存储装置

本申请要求于2021年11月29日在韩国知识产权局提交的第10-2021-0167174号韩国专利申请和于2022年2月3日在韩国专利局提交的第10-2022-0014359号韩国专利申请的优先权的权益，这些韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开的示例实施例涉及一种非易失性存储器装置和一种存储装置。

背景技术

近来，已经需要非易失性存储器装置具有增大的集成密度以及高的操作速度以在短的时间段内处理较大量的数据。为了改善非易失性存储器装置的集成密度并增大非易失性存储器装置的存储容量，可以增加包括在非易失性存储器装置中的多个存储器块中的每个所包括的沟道结构的数量。然而，随着包括存储器单元的沟道结构的数量增加，用于感测存储在存储器单元中的值的页缓冲器的数量也会增加。当页缓冲器的数量增加时，非易失性存储器装置的***电路区域的尺寸会过度地增大。

发明内容

本公开的示例实施例将提供一种非易失性存储器装置，该非易失性存储器装置可以通过使用垂直晶体管实现包括在***电路区域中的页缓冲器来解决由增大存储容量导致的页缓冲器的尺寸的增大的问题。

根据本公开的示例实施例，一种非易失性存储器装置包括：存储器单元区域，包括第一半导体基底和设置在第一半导体基底上的多个存储器单元，其中，所述多个存储器单元由彼此堆叠并间隔开的栅电极和穿过栅电极并连接到第一半导体基底的沟道结构限定；以及***电路区域，设置存储器单元区域下方，***电路区域包括第二半导体基底和***电路，***电路设置在第二半导体基底上并控制所述多个存储器单元，其中，***电路包括页缓冲器、行解码器和其他***电路，其中，页缓冲器被包括在设置于第一半导体基底的下表面上的页缓冲器块中以在与第一半导体基底的上表面垂直的第一方向上与包括在***电路区域中的其他电路区分开，页缓冲器通过穿过第一半导体基底的连接部连接到存储器单元区域，并且页缓冲器包括多个垂直晶体管，每个垂直晶体管由沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定。

根据本公开的示例实施例，一种非易失性存储器装置包括：存储器单元区域，包括第一半导体基底和设置在第一半导体基底上的多个存储器单元，其中，所述多个存储器单元由彼此堆叠并间隔开的栅电极和穿过栅电极并连接到第一半导体基底的沟道结构限定；以及***电路区域，设置在存储器单元区域下方，并且包括第二半导体基底和***电路，***电路设置在第二半导体基底上并控制所述多个存储器单元，其中，***电路包括页缓冲器、行解码器和其他***电路，其中，页缓冲器通过穿过第一半导体基底的连接部连接到存储器单元区域，页缓冲器包括多个垂直晶体管，每个垂直晶体管由沿与第一半导体基底的上表面垂直的第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定，并且页缓冲器在与第一方向垂直的第二方向上与行解码器和其他***电路区分开。

根据本公开的示例实施例，一种存储装置包括：第一半导体结构，包括存储器单元区域和第一金属垫，存储器单元区域包括第一半导体基底和设置在第一半导体基底上的多个存储器单元，第一金属垫设置在存储器单元区域上，其中，存储器单元区域包括在第一半导体基底上彼此堆叠并间隔开的栅电极以及穿过栅电极并连接到第一半导体基底的沟道结构；以及第二半导体结构，包括***电路区域和第二金属垫，***电路区域包括第二半导体基底和设置在第二半导体基底上的页缓冲器，第二金属垫设置在***电路区域上，其中，页缓冲器包括多个垂直晶体管，所述多个垂直晶体管对所述多个存储器单元执行感测操作并由沿与第一半导体基底的上表面垂直的第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定，并且第一金属垫和第二金属垫在与第一半导体基底的上表面垂直的第一方向上彼此键合。

附图说明

通过下面结合附图进行的详细描述，将更清楚地理解本公开的以上和其他方面、特征和优点，在附图中：

图1是示出根据本公开的示例实施例的非易失性存储器装置的结构的透视图；

图2是示出根据本公开的示例实施例的非易失性存储器装置的图；

图3A和图3B是示出根据本公开的示例实施例的包括在非易失性存储器装置中的垂直晶体管的图；

图3C是示出根据本公开的示例实施例的非易失性存储器装置中的页缓冲器中所包括的垂直晶体管的图；

图4是示出根据本公开的示例实施例的包括非易失性存储器装置的存储器***的框图；

图5是示出根据本公开的示例实施例的非易失性存储器装置的框图；

图6是示出根据本公开的示例实施例的适用于非易失性存储器装置的3D VNAND结构的图；

图7A至图7E是示出根据本公开的示例实施例的非易失性存储器装置的截面图；

图8、图9、图10A、图10B、图11和图12是示出根据本公开的示例实施例的非易失性存储器装置的截面图；

图13A至图13C是示出根据本公开的示例实施例的制造非易失性存储器装置的工艺的图；

图14A至图14C是示出根据本公开的示例实施例的非易失性存储器装置的截面图；以及

图15是示出根据本公开的示例实施例的存储装置的截面图。

具体实施方式

在下文中，将参照附图如下描述本公开的实施例。

图1是示出根据示例实施例的非易失性存储器装置的结构的透视图。

参照图1，非易失性存储器装置可以具有***上单元(COP)结构。例如，具有COP结构的非易失性存储器装置可以包括存储器单元区域CELL和***电路区域PERI，存储器单元区域CELL包括以3D结构形成的多个存储器单元，***电路区域PERI包括实现为平面晶体管的***电路。

***电路区域PERI可以包括页缓冲器PB、行解码器XDEC和其他***电路OC。行解码器XDEC可以设置在其中为了选择字线而形成了台阶(step)差的阶梯(staircase)结构下方，页缓冲器PB和其他***电路OC可以设置在行解码器XDEC之间。

近来，随着包括在非易失性存储器装置中的存储器单元的堆叠体的数量已经增加，并且每存储器单元存储的位的数量已经增加，非易失性存储器装置的存储容量已经增大。因此，当使用一般的页缓冲器PB时，读取/写入操作所需要的时间可能增加，并且可能需要增大页缓冲器PB的尺寸以确保非易失性存储器装置的操作性能。

此外，包括非易失性存储器装置的存储装置的尺寸已经由于集成度而减小。因此，可能需要充分确保***电路区域PERI的空间。

在示例实施例中的非易失性存储器装置中，可以使用垂直晶体管来实现包括在页缓冲器PB中的锁存器结构，使得可以最大限度地利用***电路区域PERI的空间，并且可以解决空间短缺的问题。

图2是示出根据示例实施例的非易失性存储器装置的图。

参照图2，示例实施例中的非易失性存储器装置100可以包括存储器单元区域CELL和贯穿区域TR，存储器单元区域CELL包括第一半导体基底101，贯穿区域TR包括将包括第二半导体基底151的***电路区域PERI电连接到存储器单元区域CELL的连接部109。

存储器单元区域CELL可以设置在***电路区域PERI的上端上。然而，其示例实施例不限于此。与前述示例不同，存储器单元区域CELL可以设置在***电路区域PERI的下端上。连接部109可以设置为从存储器单元区域CELL延伸到***电路区域PERI。

存储器单元区域CELL可以包括具有第一区域A和第二区域B的第一半导体基底101、在第一半导体基底101上的第一水平导电层102和第二水平导电层103以及穿透第一半导体基底101的一部分的基底绝缘层104。存储器单元区域CELL可以包括沿第一方向(例如，Z方向)堆叠在第一半导体基底101上的栅电极105以及与栅电极105交替地堆叠的绝缘层106。

在第一半导体基底101的第一区域A中，栅电极105可以竖直地堆叠，而且沟道结构CH可以被设置，并且多个存储器单元可以设置在第一区域A中。例如，在第一区域A中，存储器单元区域CELL可以包括设置为穿过栅电极105和绝缘层106的堆叠结构的沟道结构CH。

在第一半导体基底101的第二区域B中，栅电极105可以延伸不同的长度而且可以形成呈阶梯形式的台阶结构，并且多个存储器单元可以在第二区域B中电连接到***电路区域PERI。第二区域B可以在与第一方向垂直的至少一个方向上(即，例如在第二方向(X方向)上)设置在第一区域A的至少一端上。

在第二区域B中，栅电极105可以通过暴露的端部连接到栅极接触件108。存储器单元区域CELL还可以包括覆盖栅电极105和栅极接触件108的第一单元区域绝缘层140a以及设置在第一单元区域绝缘层140a上的上保护层145。电连接到栅电极105和沟道结构CH的布线结构可以设置在上保护层145上，并且布线结构可以被第二单元区域绝缘层140b覆盖。

第一单元区域绝缘层和第二单元区域绝缘层140a和140b(140)可以由绝缘材料形成，并且用于防止布线结构被金属材料污染的上保护层145可以由与单元区域绝缘层140的绝缘材料不同的绝缘材料形成，并可以包括例如氮化硅。

然而，存储器单元区域CELL的结构可以不限于图2中示出的示例。例如，存储器单元区域CELL还可以包括第三区域，栅电极105可以不在第三区域中延伸，将存储器单元区域CELL连接到***电路区域PERI的另一连接部可以设置在第三区域中。

第一半导体基底101可以具有在第二方向(例如，X方向)和第三方向(例如，Y方向)上延伸的上表面。第一半导体基底101可以包括半导体材料，诸如以IV族半导体、III-V族化合物半导体或II-VI族化合物半导体为例。例如，IV族半导体可以包括硅、锗或硅锗。第一半导体基底101还可以包括杂质。第一半导体基底101可以设置为诸如多晶硅层的多晶半导体层或外延层。

第一水平导电层102和第二水平导电层103可以堆叠在第一半导体基底101的上表面上。第一水平导电层102和第二水平导电层103的至少一部分可以用作非易失性存储器装置100的共源极线的一部分，诸如例如与第一半导体基底101一起用作共源极线。第一水平导电层102和第二水平导电层103可以包括半导体材料，诸如多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂层，第二水平导电层103可以是掺杂层或可以是包括从第一水平导电层102扩散的杂质的层。

基底绝缘层104可以设置在从其去除了第一半导体基底101、第一水平导电层102和第二水平导电层103的部分的区域中，使得基底绝缘层104可以被第一半导体基底101、第一水平导电层102和第二水平导电层103围绕。基底绝缘层104的下表面可以与第一半导体基底101的下表面共面，或者可以设置在比第一半导体基底101的下表面低的水平上。在示例实施例中，基底绝缘层104可以设置在仅从其去除了第一半导体基底101的区域中。在这种情况下，基底绝缘层104可以具有与第一半导体基底101的上表面基本共面的上表面，并且被第一水平导电层102和第二水平导电层103围绕的绝缘层可以进一步设置在上部中。基底绝缘层104可以由绝缘材料形成，并且可以包括例如氧化硅、氮氧化硅或氮化硅。

栅电极105可以在第一半导体基底101上彼此竖直地堆叠并间隔开，并且可以形成堆叠结构。栅电极105可以包括自第一半导体基底101起顺序地形成地选择晶体管、多个存储器单元和串选择晶体管的栅极的电极。包括在多个存储器单元中的栅电极105的数量可以根据非易失性存储器装置100的容量来确定。

栅电极105可以包括金属材料，诸如以钨(W)为例。在示例实施例中，栅电极105可以包括多晶硅，或金属硅化物材料。例如，栅电极105还可以包括扩散阻挡层，例如，该扩散阻挡层可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。设置在栅电极105之间的绝缘层106可以包括绝缘材料，诸如氧化硅或氮化硅。

沟道结构CH可以各自形成单个存储器单元串，并且可以彼此间隔开，同时在第一区域A上形成行和列。沟道结构CH可以设置为在X-Y平面上形成栅格图案，或者可以在一个方向上以之字形(zigzag)形状设置。沟道结构CH可以具有柱状形状，并且可以具有倾斜的侧表面，该倾斜的侧表面的宽度可以根据纵横比(aspect ratio，或“高宽比”)而朝向第一半导体基底101减小。

贯穿区域TR可以包括连接部109和围绕连接部109的绝缘区域，连接部109从存储器单元区域CELL的上部穿过第一半导体基底101，在第一方向(例如，Z方向)上延伸，并且将存储器单元区域CELL电连接到***电路区域PERI。绝缘区域可以包括牺牲绝缘层107、平行于牺牲绝缘层107设置的绝缘层106以及基底绝缘层104。

例如，贯穿区域TR的尺寸、布置和形状可以变化。在图2中，贯穿区域TR可以设置在第二区域B的中心，但其示例实施例不限于此。贯穿区域TR可以设置在不同的位置中，并且可以设置在第一区域A中且使贯穿区域TR之间具有预定距离。连接部109可以包括导电材料，诸如以金属材料(诸如，钨(W)、铜(Cu)或铝(Al))为例。

***电路区域PERI可以包括第二半导体基底151以及设置在第二半导体基底151上并控制多个存储器单元的***电路。***电路可以被***区域绝缘层190a和190b(190)覆盖。***区域绝缘层190可以通过下保护层195被划分为第一***区域绝缘层190a和第二***区域绝缘层190b。***电路可以通过设置在下保护层195的一个表面上的下布线结构160电连接到存储器单元区域CELL。

在示例实施例中的非易失性存储器装置100中，包括在***电路区域PERI中的***电路可以包括页缓冲器PB、行解码器XDEC和其他***电路OC。***电路的至少一部分可以包括由沿第一方向(例如，Z方向)顺序地堆叠的源极区域、沟道区域和漏极区域限定的多个垂直晶体管。例如，示例实施例中的非易失性存储器装置100中所包括的页缓冲器PB可以被实现为多个垂直晶体管。

在图2中示出的非易失性存储器装置100中，页缓冲器PB可以通过穿过第一半导体基底101的连接部109连接到存储器单元区域CELL。页缓冲器PB可以在与第一方向垂直的第二方向(例如，X方向)上与行解码器XDEC和其他***电路OC区分开。

在示例实施例中的非易失性存储器装置100中，页缓冲器PB可以包括分别对应于多个存储器单元的多个页缓冲器。例如，行解码器XDEC可以设置在***电路区域PERI的中心，行解码器XDEC可以被页缓冲器PB围绕。控制信号可以通过连接部109被施加到行解码器XDEC。因此，在示例实施例中的非易失性存储器装置100中，多个存储器单元可以设置在连接部109的两侧。然而，包括在***电路区域PERI中的电路器件的构造可以不限于图2中示出的示例。

图3A和图3B是示出根据示例实施例的包括在非易失性存储器装置中的垂直晶体管的图。图3C是示出根据示例实施例的非易失性存储器装置中的页缓冲器中所包括的垂直晶体管的图。

示例实施例中的非易失性存储器装置100的***电路区域PERI中所包括的***电路的至少一部分可以由垂直晶体管实现。例如，页缓冲器PB可以包括对应于多个存储器单元的多个页缓冲器，多个页缓冲器中的每个可以包括由四个垂直晶体管实现的锁存器结构。例如，多个页缓冲器可以分别对应于多个存储器单元。然而，其示例实施例不限于此。

参照图3A和图3B，可以如图3A中所示地实现垂直晶体管之中的NMOS晶体管，并且可以如图3B中所示地实现PMOS晶体管。

垂直晶体管可以由沿竖直方向堆叠的第一源极/漏极区域SD1、第一栅电极G1、第二栅电极G2和第三源极/漏极区域SD3实现。参照图3B，垂直晶体管可以被实现为具有其中金属结构可以连接到第二源极/漏极区域SD2的结构。在垂直晶体管中，被第一栅电极G1和/或第二栅电极G2围绕的沟道区域可以由纳米线形成。

参照图3C，示例实施例中的非易失性存储器装置100中所包括的***电路区域PERI可以包括形成在设置于不同水平上的多个层中的布线结构M0、M1、M2、M3和M4。包括在***电路区域PERI中的***电路可以通过将布线结构M0、M1、M2、M3和M4连接到其他器件来形成。

例如，包括在***电路区域PERI中的页缓冲器PB中所包括的锁存器结构可以由四个垂直晶体管实现。垂直晶体管可以在竖直方向上两两地(two by two)布置。例如，第一晶体管TR1和第二晶体管TR2可以是图3A中示出的NMOS晶体管，第三晶体管TR3和第四晶体管TR4可以是图3B中示出的PMOS晶体管。然而，其示例实施例不限于此。

由于可以使用垂直型晶体管来实现诸如反相器、缓冲器等的结构，因此除了页缓冲器PB之外，行解码器XDEC和其他***电路OC也可以形成为垂直型晶体管。

图4是示出根据示例实施例的包括非易失性存储器装置的存储器***的框图。

参照图4，存储器***1可以包括存储器装置10和存储器控制器20。存储器***1可以支持多个通道CH1至CHm，存储器装置10和存储器控制器20可以通过多个通道CH1至CHm连接。例如，存储器***1可以被实现为存储装置，诸如固态驱动器(SSD)。

存储器装置10可以包括多个非易失性存储器装置NVM11至NVMmn。非易失性存储器装置NVM11至NVMmn中的每个可以通过对应的路径连接到多个通道CH1至CHm中的一个。例如，非易失性存储器装置NVM11至NVM1n可以通过路径W11、W12、……、W1n连接到第一通道CH1，非易失性存储器装置NVM21、NVM22、……、NVM2n可以通过路径W21至W2n连接到第二通道CH2。还示出了可以通过路径Wm1至Wmn连接到非易失性存储器装置NVMm1、NVMm2、……、NVMmn的第m通道CHm。在示例实施例中，非易失性存储器装置NVM11至NVMmn中的每个可以被实现为响应于来自存储器控制器20的单独的命令而操作的任意存储器部分。例如，非易失性存储器装置NVM11至NVMmn中的每个可以被实现为芯片或裸片，但其示例实施例不限于此。

存储器控制器20可以通过多个通道CH1至CHm将信号发送到存储器装置10并且从存储器装置10接收信号。例如，通过通道CH1至CHm，存储器控制器20可以将命令CMDa至CMDm、地址ADDRa至ADDRm和数据DATAa至DATAm发送到存储器装置10，或者可以从存储器装置10接收数据DATAa至DATAm。

存储器控制器20可以通过每个通道来选择非易失性存储器装置NVM11至NVMmn中的连接到对应通道的一个非易失性存储器装置，并且可以将信号发送到被选择的非易失性存储器装置并从被选择的非易失性存储器装置接收信号。例如，存储器控制器20可以从连接到第一通道CH1的非易失性存储器装置NVM11至NVM1n之中选择非易失性存储器装置NVM11。通过第一通道CH1，存储器控制器20可以将命令CMDa、地址ADDRa和数据DATAa发送到被选择的非易失性存储器装置NVM11，或者可以从被选择的非易失性存储器装置NVM11接收数据DATAa。

存储器控制器20可以通过不同的通道并行地将信号发送到存储器装置10和并行地从存储器装置10接收信号。例如，存储器控制器20可以在通过第一通道CH1将命令CMDa发送到存储器装置10的同时，通过第二通道CH2将命令CMDb发送到存储器装置10。例如，存储器控制器20可以在通过第一通道CH1从存储器装置10接收数据DATAa的同时，通过第二通道CH2从存储器装置10接收数据DATAb。

存储器控制器20可以控制存储器装置10的整体操作。存储器控制器20可以通过将信号发送到通道CH1至CHm来控制连接至通道CH1至CHm的非易失性存储器装置NVM11至NVMmn中的每个。例如，存储器控制器20可以通过将命令CMDa和地址ADDRa发送到第一通道CH1来控制非易失性存储器装置NVM11至NVM1n之中的被选择的非易失性存储器装置。

非易失性存储器装置NVM11至NVMmn中的每个可以在存储器控制器20的控制下进行操作。例如，非易失性存储器装置NVM11可以响应于提供到第一通道CH1的命令CMDa和地址ADDRa而对数据DATAa进行编程。例如，非易失性存储器装置NVM21可以响应于提供到第二通道CH2的命令CMDb和地址ADDRb而读取数据DATAb，并且可以将被读取的数据DATAb传送到存储器控制器20。

在图4中，存储器装置10可以通过m个通道与存储器控制器20进行通信，存储器装置10可以与每个通道对应地包括n个非易失性存储器装置，但通道的数量和连接到通道的非易失性存储器装置的数量可以变化。

图5是示出根据示例实施例的非易失性存储器装置的框图。

参照图5，示例实施例中的非易失性存储器装置100可以包括包含存储器单元阵列110的存储器单元区域和包含***电路120的***电路区域。

设置在非易失性存储器装置100的***电路区域中的***电路120可以包括行解码器121、页缓冲器122、输入/输出缓冲器123、电压生成器124和控制逻辑电路125。尽管在图5中未示出，但非易失性存储器装置100还可以包括列逻辑、预解码器、温度传感器等。

控制逻辑电路125可以总体上控制非易失性存储器装置中的各种操作。控制逻辑电路125可以响应于从存储器控制器输入的命令CMD和/或地址ADDR而输出各种控制信号。例如，控制逻辑电路125可以输出电压控制信号CTRL_VOL、行地址X-ADDR和列地址Y-ADDR。

存储器单元阵列110可以包括多个存储器块，多个存储器块中的每个可以包括多个存储器单元。存储器单元阵列110可以通过位线BL连接到页缓冲器122，并且可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器121。

在示例实施例中的非易失性存储器装置100中，存储器单元阵列110可以包括三维(3D)存储器单元阵列，3D存储器单元阵列可以包括多个NAND串。每个NAND串可以包括分别连接到竖直地堆叠在基底上的字线WL的多个存储器单元。第7,679,133号美国专利公告、第8,553,466号美国专利公告、第8,654,587号美国专利公告、第8,559,235号美国专利公告和第2011/0233648美国专利申请公开通过引用全部包含于此。例如，存储器单元阵列110可以包括二维(2D)存储器单元阵列，2D存储器单元阵列可以包括沿着行方向和列方向设置的多个NAND串。

页缓冲器122可以包括多个页缓冲器，多个页缓冲器可以分别通过多条位线BL连接到多个存储器单元。页缓冲器122可以响应于列地址Y-ADDR而选择位线BL之中的至少一条位线。页缓冲器122可以根据操作模式而作为写入驱动器或感测放大器进行操作。例如，在写入操作期间，页缓冲器122可以将与即将被写入的数据对应的位线电压施加到被选择的位线。在读取操作期间，页缓冲器122可以通过对被选择的位线的电流或电压进行感测来感测存储在(第一)存储器单元中的数据。

电压生成器124可以基于电压控制信号CTRL_VOL生成用于执行写入操作、读取操作、写入验证操作和擦除操作的各种类型的电压。例如，电压生成器124可以生成写入电压、读取电压、写入验证电压、擦除电压等作为字线电压VWL。

行解码器121可以响应于行地址X-ADDR而选择多条字线WL中的一条，并且可以选择多条串选择线SSL中的一条。例如，在写入操作期间，行解码器121可以将写入电压和写入验证电压施加到被选择的字线，并且在读取操作期间，行解码器121可以将读取电压施加到被选择的字线。

图6是根据示例实施例的包括在非易失性存储器装置中的存储器块的等效电路图。

图6中示出的存储器块BLKi可以被实现为以三维结构形成在半导体基底上的三维存储器块。例如，包括在存储器块BLKi中的多个存储器NAND串可以在与半导体基底垂直的方向上形成。

参照图6，存储器块BLKi可以包括连接在位线BL1、BL2和BL3与共源极线CSL之间的多个存储器NAND串NS11至NS33。多个存储器NAND串NS11到NS33中的每个可以包括串选择晶体管SST、多个存储器单元MC1、MC2、……、MC8和地选择晶体管GST。在图4中，多个存储器NAND串NS11到NS33中的每个可以包括八个存储器单元MC1、MC2、……、MC8，但其示例实施例不限于此。

串选择晶体管SST可以连接到对应的串选择线SSL1、SSL2和SSL3。多个存储器单元MC1、MC2、……、MC8可以分别连接到对应的栅极线GTL1、GTL2、……、GTL8。栅极线GTL1、GTL2、……、GTL8可以对应于字线，栅极线GTL1、GTL2、……、GTL8中的一部分可以对应于虚设字线。地选择晶体管GST可以连接到对应的地选择线GSL1、GSL2和GSL3。串选择晶体管SST可以连接到对应的位线BL1、BL2和BL3，地选择晶体管GST可以连接到共源极线CSL。

设置在同一水平上的字线(例如，GTL1)可以共同连接，地选择线GSL1、GSL2、GSL3以及串选择线SSL1、SSL2、SSL3可以彼此分离。在图4中，存储器块BLKi可以连接到八条栅极线GTL1、GTL2、……、GTL8以及三条位线BL1、BL2、BL3，但其示例实施例不限于此。

图7A至图7D是示出根据示例实施例的非易失性存储器装置的截面图。

根据图7A至图7D中示出的示例实施例的非易失性存储器装置200可以对应于图2中示出的非易失性存储器装置100的结构。然而，与图2中示出的非易失性存储器装置100不同，示例实施例中的非易失性存储器装置200中所包括的页缓冲器PB可以与***电路区域PERI中所包括的其他电路区分开。

例如，参照图7A至图7D，非易失性存储器装置200可以包括存储器单元区域CELL和***电路区域PERI，存储器单元区域CELL包括第一半导体基底201和设置在第一半导体基底201上的多个存储器单元，***电路区域PERI设置在存储器单元区域CELL下方并且包括第二半导体基底251和***电路，该***电路设置在第二半导体基底251上并控制多个存储器单元。

第一水平导电层202和第二水平导电层203可以设置在第一半导体基底201上，第一半导体基底201可以被交替地堆叠的栅电极205和绝缘层206以及穿过绝缘层206并连接到第一半导体基底201的沟道结构CH限定。

栅电极205可以通过暴露的端部连接到栅极接触件208，存储器单元区域CELL可以包括堆叠以覆盖栅电极205的第一单元区域绝缘层240a、上保护层245以及第二单元区域绝缘层240b。

在示例实施例中的非易失性存储器装置200中，存储器单元区域CELL可以通过包括在贯穿区域TR中并穿过牺牲绝缘层207、绝缘层206和基底绝缘层204的连接部209连接到***电路区域PERI。连接部209可以通过凹入到***区域绝缘层290的至少一部分中来电连接到设置在下保护层295的一个表面上的下布线结构260。

包括在***电路区域PERI中的***电路可以包括页缓冲器PB、行解码器XDEC和其他***电路OC。页缓冲器PB可以包括多个垂直晶体管，所述多个垂直晶体管由沿第一方向(例如，Z方向)顺序地堆叠的源极区域、沟道区域和漏极区域限定。

页缓冲器PB可以优先地(preferentially)连接到存储器单元的连接部以感测存储器单元的值。也就是说，页缓冲器PB与多个存储器单元之间的连接距离可以小于包括在***电路区域PERI中的其他电路与多个存储器单元之间的连接距离。例如，页缓冲器PB可以被包括在设置于存储器单元区域CELL下方的页缓冲器块中，并且可以在贯穿区域TR中连接到存储器单元区域CELL。

参照图7A，在示例实施例中的非易失性存储器装置200中，***电路块可以设置在包括页缓冲器PB的页缓冲器块下方。***电路块可以包括行解码器XDEC和设置在行解码器XDEC下方的其他***电路OC。行解码器XDEC可以连接到穿过页缓冲器块的过孔219，以通过连接部209接收控制信号。

在这种情况下，类似页缓冲器PB，***电路块中包括的行解码器XDEC和其他***电路OC可以包括由沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定的垂直晶体管。其他***电路OC可以接收命令CMD、地址ADDR和控制CTRL信号，并且可以与外部主机交换数据。

参照图7B，在示例实施例中的非易失性存储器装置200中，包括页缓冲器PB的页缓冲器块可以包括行解码器XDEC。包括其他***电路OC的***电路块可以设置在页缓冲器块下方。行解码器XDEC可以沿着第一方向(例如，Z方向)通过下布线结构260连接到连接部209。类似页缓冲器PB，行解码器XDEC和其他***电路OC可以包括由沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定的垂直晶体管。

参照图7C和图7D，示例实施例中的非易失性存储器装置200可以包括页缓冲器块和***电路块，页缓冲器块包括页缓冲器PB和行解码器XDEC，***电路块包括其他***电路OC并设置在页缓冲器块下方。在这种情况下，行解码器XDEC可以设置在***电路区域PERI的中心或者在***电路区域PERI的***中。存储器单元区域CELL的结构可以根据行解码器XDEC的位置而变化。

例如，如图7C中所示，当行解码器XDEC设置在***电路区域PERI的中心时，连接到行解码器XDEC的连接部209可以设置在存储器单元区域CELL的中心。因此，多个存储器单元可以形成在连接部209的两侧，页缓冲器PB可以设置在多个存储器单元下方。

如图7D中所示，当行解码器XDEC设置在***电路区域PERI的***上时，连接到行解码器XDEC的连接部209可以设置在存储器单元区域CELL的***上。因此，多个存储器单元可以形成在连接部209之间，页缓冲器PB可以设置在多个存储器单元下方。

图7E示出了示出页缓冲器PB中的垂直堆叠晶体管的位置的示例性实施例。图7E中的与图7A的附图标记重复的那些附图标记具有与图7A中相同的含义，并且在图7E中省略了冗余描述。图7E的附图标记1601指示从示例性的沟道结构CH到互连(interconnect)1602的电连接(被示出为虚线，这可以是例如位线)。互连1602将沟道结构CH与锁存器电路1603连接。锁存器电路1603包括如图3A和图3B中示出的垂直堆叠晶体管。在实施例中，锁存器电路1603使用图3C的结构来实现。互连也被设置为读出锁存器值并控制锁存器(未示出)。

图8、图9、图10A、图10B、图11和图12是示出根据示例实施例的非易失性存储器装置的截面图。

根据示例实施例的图8、图9、图10A、图10B、图11和图12中示出的非易失性存储器装置300、400、500、600和700可以对应于图2中示出的非易失性存储器装置100的结构。图8、图9、图10A、图10B、图11和图12中的与图2的附图标记类似的那些附图标记具有与图2中基本相同或相似的含义，例如，图8中的基底绝缘层304、图9中的基底绝缘层404、图10A和图10B中的基底绝缘层504、图11中的基底绝缘层604和图12中的基底绝缘层704可以对应于或类似于图2中的基底绝缘层104，并且依次类推。

例如，参照图8，非易失性存储器装置300可以包括存储器单元区域CELL和***电路区域PERI，存储器单元区域CELL包括设置在第一半导体基底301上的多个存储器单元，***电路区域PERI设置在存储器单元区域CELL下方并包括***电路，该***电路设置在第二半导体基底351上并控制多个存储器单元。第一水平导电层302和第二水平导电层303可以设置在第一半导体基底301上。存储器单元区域CELL可以包括堆叠以覆盖栅电极305的第一单元区域绝缘层340a、上保护层345以及第二单元区域绝缘层340b。连接部309可以通过凹入到***区域绝缘层390的至少一部分中来电连接到设置在下保护层395的一个表面上的下布线结构360。

多个存储器单元可以由栅电极305和绝缘层306以及穿过栅电极305和绝缘层306并连接到第一半导体基底301的沟道结构CH限定。

包括在***电路区域PERI中的***电路可以包括页缓冲器PB、行解码器XDEC以及其他***电路OC。页缓冲器PB可以包括由沿着第一方向(例如，Z方向)顺序地堆叠的源极区域、沟道区域和漏极区域限定的多个垂直晶体管。

非易失性存储器装置300的上述构造也可以应用于图9至图12中示出的其他非易失性存储器装置400、500、600和700。然而，与图2中示出的非易失性存储器装置100不同，示例实施例中的非易失性存储器装置300、400、500、600和700中的每个中所包括的页缓冲器PB可以在第一方向上与***电路区域PERI中所包括的其他电路区分开。

参照图8，在示例实施例中的非易失性存储器装置300中，***电路块可以设置在包括页缓冲器PB的页缓冲器块下方。***电路块可以包括行解码器XDEC和设置在行解码器XDEC下方的其他***电路OC。行解码器XDEC可以连接到穿过页缓冲器块的过孔319，以通过连接部309接收控制信号。还示出了栅极接触件308和牺牲绝缘层307。

在这种情况下，与页缓冲器PB类似，包括在***电路块中的行解码器XDEC可以包括由沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定的垂直晶体管。然而，其他***电路OC可以包括由沿着第二方向(例如，X方向)形成在第二半导体基底351上的源极区域、沟道区域和漏极区域限定的水平晶体管。

参照图9，由于页缓冲器PB的尺寸可能受到非易失性存储器装置400的存储容量的增大的极大影响，因此页缓冲器PB可以布置在最宽的区域中。因此，在示例实施例中的非易失性存储器装置400中，***电路块可以设置在包括页缓冲器PB的页缓冲器块下方，行解码器XDEC和其他***电路OC可以形成在设置于同一水平上的块中。也就是说，行解码器XDEC可以设置在其他***电路OC的侧表面上，行解码器XDEC可以连接到穿过页缓冲器块的过孔419，以通过连接部409接收控制信号。当非易失性存储器装置400将***电路块形成为一个层时，与图8中的非易失性存储器装置300的总高度相比，非易失性存储器装置400的总高度可以减小。

第一水平导电层402和第二水平导电层403可以设置在半导体基底401上。存储器单元区域CELL可以包括堆叠以覆盖栅电极405的第一单元区域绝缘层440a、上保护层445以及第二单元区域绝缘层440b。连接部409可以通过凹入到***区域绝缘层490的至少一部分中来电连接到设置在下保护层495的一个表面上的下布线结构460。还示出了栅极接触件408和牺牲绝缘层407。

参照图10A、图10B、图11和图12，在示例实施例中的非易失性存储器装置500、600和700中，***电路区域PERI可以包括设置在包含页缓冲器PB的页缓冲器块下方的***电路块，并且还可以包括设置在包含行解码器XDEC和其他***电路OC的***电路块上方或下方的附加电路块。例如，参照图10A、图10B和图11，非易失性存储器装置500和600还可以包括设置在***电路块下方的附加电路块。在这种情况下，行解码器XDEC可以通过穿过页缓冲器块的过孔519和619连接到连接部509和609。参照图12，非易失性存储器装置700还可以包括设置在***电路块上方的附加电路块。在这种情况下，行解码器XDEC可以通过穿过页缓冲器块和附加电路块的过孔719连接到连接部709。

在图10A和图10B中，第一水平导电层502和第二水平导电层503可以设置在半导体基底501上。存储器单元区域CELL可以包括堆叠以覆盖栅电极505的第一单元区域绝缘层540a、上保护层545以及第二单元区域绝缘层540b。连接部509可以通过凹入到***区域绝缘层590的至少一部分中来电连接到设置在下保护层595的一个表面上的下布线结构560。还示出了栅极接触件508和牺牲绝缘层507。

在图11中，第一水平导电层602和第二水平导电层603可以设置在半导体基底601上。存储器单元区域CELL可以包括堆叠以覆盖栅电极605的第一单元区域绝缘层640a、上保护层645以及第二单元区域绝缘层640b。连接部609可以通过凹入到***区域绝缘层690的至少一部分中来电连接到设置在下保护层695的一个表面上的下布线结构660。还示出了栅极接触件608和牺牲绝缘层607。

在图12中，第一水平导电层702和第二水平导电层703可以设置在半导体基底701上。存储器单元区域CELL可以包括堆叠以覆盖栅电极705的第一单元区域绝缘层740a、上保护层745以及第二单元区域绝缘层740b。连接部709可以通过凹入到***区域绝缘层790的至少一部分中来电连接到设置在下保护层795的一个表面上的下布线结构760。还示出了栅极接触件708和牺牲绝缘层707。

附加电路块可以包括附加电路(AC)，诸如人工智能(AI)功能电路和/或纠错码(ECC)功能电路。然而，其示例实施例不限于此，而是包括在附加电路块中的附加电路可以被配置为执行各种功能。

示例实施例中的非易失性存储器装置500、600和700不受面积限制，并且可以通过在***电路区域PERI中附加地布置附加电路块来执行新功能。具体地，由存储器控制器执行的功能可以由***电路区域PERI执行，使得非易失性存储器装置500、600和700的性能可以改善。

参照图10A和图10B，在示例实施例中的非易失性存储器装置500中，包括在附加电路块中的附加电路AC可以被配置为针对存储在页缓冲器PB中的值执行纠错码(ECC)的计算的电路。附加电路AC可以设置为比页缓冲器PB更邻近输入/输出端子，并且可以执行针对读取数据的错误检测和纠正功能。

更具体地，附加电路AC可以针对即将被写入非易失性存储器装置500的写入数据生成奇偶校验位，所生成的奇偶校验位可以与该写入数据一起被存储。在非易失性存储器装置500中，在数据读取操作期间，附加电路AC可以使用与读取数据一起读取的奇偶校验位来纠正读取数据中的错误，并且可以输出错误纠正后的读取数据。

在示例实施例中，非易失性存储器装置500的结构可以变化。例如，参照图10A，通过穿过页缓冲器块的过孔519连接到行解码器XDEC的连接部509可以设置在其中形成有多个存储器单元的沟道结构CH之间。因此，行解码器XDEC可以形成在多个存储器单元下方。

参照图10B，通过穿过页缓冲器块的过孔519连接到行解码器XDEC的连接部509可以设置在其中形成有多个存储器单元的沟道结构CH的一侧上。尽管在图10B中未示出，但垫结构可以设置在连接部509的一侧上。然而，其示例实施例不限于此。因此，行解码器XDEC可以形成在***电路区域PERI的***上。

参照图11，示例实施例中的非易失性存储器装置600的***电路区域PERI可以包括顺序地堆叠的附加电路块、***电路块和页缓冲器块。在这种情况下，包括在***电路块中的行解码器XDEC可以设置在***电路块的中心。因此，行解码器XDEC可以设置为被其他***电路OC围绕，并且至少一个连接部609可以设置在行解码器XDEC上。多个存储器单元可以形成在连接部609的两侧。

参照图12，示例实施例中的非易失性存储器装置700的***电路区域PERI可以包括顺序地堆叠的***电路块、附加电路块和页缓冲器块。也就是说，在非易失性存储器装置700中，附加电路块可以设置在***电路块与页缓冲器块之间。

包括在附加电路块中的附加电路AC可以是对存储在页缓冲器PB中的值执行乘法与累加(MAC)运算的电路。附加电路AC可以被配置为将人工智能技术应用于包括非易失性存储器装置700的存储装置，并且由于附加电路AC可以直接从页缓冲器PB计算值，因此附加电路AC可以设置为与页缓冲器PB相邻。

图13A至图13C是示出根据示例实施例的制造非易失性存储器装置的工艺的图。

图13A至图13C可以是示出制造图7A中示出的非易失性存储器装置200的工艺的图。图13A至图13C中的制造工艺可以类似地应用于其他示例实施例中的非易失性存储器装置100、300、400、500、600和700。然而，其示例实施例不限于此。

参照图13A，可以在第二半导体基底251上形成包括页缓冲器PB、行解码器XDEC和其他***电路OC的***电路区域PERI。可以在包括页缓冲器PB的页缓冲器块上形成下保护层295，并且可以将页缓冲器PB电连接到设置在下保护层295的一个表面上的下布线结构260。可以在下保护层295上形成覆盖下布线结构260的***区域绝缘层290。

在这种情况下，页缓冲器PB可以包括多个垂直晶体管，所述多个垂直晶体管由沿第一方向(例如，Z方向)顺序地堆叠的源极区域、沟道区域和漏极区域限定。行解码器XDEC和其他***电路OC的至少一部分也可以包括多个垂直晶体管。

参照图13B和图13C，在设置在***电路区域PERI上的第一半导体基底201上，可以形成包括栅电极205和沟道结构CH的存储器单元区域CELL。可以在***区域绝缘层290上设置包括基底绝缘层204的第一半导体基底201。

可以在第一半导体基底201上设置第一水平导电层202和第二水平导电层203，并且可以交替地堆叠栅电极205和绝缘层206。可以在栅电极205在其中延伸的部分中在沿第一方向(例如，Z方向)与基底绝缘层204的至少一部分叠置的部分上形成牺牲绝缘层207。在第一方向上堆叠的基底绝缘层204、绝缘层206和牺牲绝缘层207可以形成贯穿区域TR。

在形成穿过栅电极205和绝缘层206的沟道结构CH之后，可以在存储器单元区域CELL中形成连接到栅电极205的暴露的端部的栅极接触件208以及将存储器单元区域CELL电连接到***电路区域PERI的连接部209。可以通过穿过页缓冲器块的过孔219将连接部209连接到设置在页缓冲器块下方的行解码器XDEC。可以通过上述工艺来制造图7A中示出的非易失性存储器装置200。

图14A至图14C是示出根据示例实施例的非易失性存储器装置的截面图。

参照图14A，可以使用晶圆键合(bonding)方法将示例实施例中的非易失性存储器装置1000制造为具有芯片到芯片(C2C)结构。在所述C2C结构中，包括存储器单元区域CELL的上芯片可以被形成在第一半导体基底1810上，包括***电路区域PERI的下芯片可以被形成在与第一半导体基底1810不同的第二半导体基底1710上，上芯片和下芯片可以通过键合方法来彼此连接。例如，所述键合方法可以指将形成在上芯片的最上面的金属层中的键合金属(即，例如第一金属垫)电连接到形成在下芯片的最上面的金属层上的键合金属(即，例如第二金属垫)的方法。例如，当键合金属由铜(Cu)形成时，键合方法可以是Cu到Cu键合方法，而键合金属也可以由铝(Al)或钨(W)形成。

示例实施例中的非易失性存储器装置1000可以包括具有在第一方向(例如，Z方向)上堆叠的结构的半导体结构。设置在非易失性存储器装置1000的第一半导体基底1810上的第一半导体结构可以对应于存储器单元区域CELL，设置在第二半导体基底1710上的第二半导体结构可以对应于***电路区域PERI。

通过晶圆键合方法，可以在存储器单元区域CELL与***电路区域PERI之间形成具有短的连接长度的直接连接路径。因此，通过使用该晶圆键合方法，可以消除由于芯片接口而引起的延迟，可以降低功耗，并且可以改善数据和控制信号的输入/输出速度。

非易失性存储器装置1000的***电路区域PERI和存储器单元区域CELL中的每个可以包括外部垫键合区域PA、字线键合区域WLBA和位线键合区域BLBA。

***电路区域PERI可以包括第二半导体基底1710和形成在第二半导体基底1710上的***电路。在示例实施例中的非易失性存储器装置1000中，***电路可以被形成在多个金属层上，并且可以被实现为垂直晶体管。例如，对多个存储器单元执行感测操作的页缓冲器PB可以包括由沿着与第一半导体基底1810的上表面垂直的第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定的多个垂直晶体管。

在这种情况下，包括页缓冲器PB的页缓冲器块可以形成在***电路区域PERI的最上面的部分上。也就是说，页缓冲器块可以设置在第一半导体基底1810与其他***电路OC之间。

下键合金属1772b可以形成在字线键合区域WLBA的页缓冲器块上。在字线键合区域WLBA中，***电路区域PERI的下键合金属1772b可以通过键合方法电连接到存储器单元区域CELL的上键合金属1871b和1872b，下键合金属1772b和上键合金属1871b和1872b可以由铝、铜、钨等形成。

存储器单元区域CELL可以提供至少一个存储器块。存储器单元区域CELL可以包括第一半导体基底1810和共源极线1820。多条字线1831至1838(1830)可以沿与第一半导体基底1810的上表面垂直的第一方向(例如，Z方向)堆叠在第一半导体基底1810上。串选择线和地选择线可以分别设置在字线1830上方和下方，多条字线1830可以设置在串选择线与地选择线之间。

在位线键合区域BLBA中，沟道结构CH可以在与第一半导体基底1810的上表面垂直的方向(例如，Z方向)上延伸，并且可以穿透字线1830、串选择线和地选择线。沟道结构CH可以包括数据存储层、沟道层和嵌入式绝缘层，所述沟道层可以电连接到第一金属层1850c和第二金属层1860c。例如，第一金属层1850c可以是位线接触件，第二金属层1860c可以是位线。在示例实施例中，位线1860c可以在与第一半导体基底1810的上表面平行的第三方向(例如，Y方向)上延伸。

在图14A中示出的示例实施例中，其中设置有沟道结构CH和位线1860c的区域可以被定义为位线键合区域BLBA。位线1860c可以在位线键合区域BLBA中电连接到在***电路区域PERI中提供页缓冲器PB的电路器件。例如，位线1860c可以连接到存储器单元区域CELL中的上键合金属1871c和1872c，上键合金属1871c和1872c可以连接到下键合金属1771c和1772c，下键合金属1771c和1772c连接到页缓冲器PB的电路器件。

在字线键合区域WLBA中，字线1830可以在与第三方向垂直且与第一半导体基底1810的上表面平行的第二方向(例如，X方向)上延伸，并且可以连接到多个单元接触插塞1841至1847(1840)。字线1830和单元接触插塞1840可以通过由在第二方向上延伸不同长度的字线1830的至少一部分提供的垫彼此连接。第一金属层1850b和第二金属层1860b可以顺序地连接到与字线1830连接的单元接触插塞1840。单元接触插塞1840可以通过存储器单元区域CELL的上键合金属1871b和1872b及***电路区域PERI的下键合金属1772b连接到***电路区域PERI。

单元接触插塞1840可以电连接到在***电路区域PERI中形成行解码器XDEC的电路器件。在示例实施例中，形成行解码器XDEC的电路器件的操作电压可以不同于形成页缓冲器PB的电路器件的操作电压。例如，形成页缓冲器PB的电路器件的操作电压可以大于形成行解码器XDEC的电路器件的操作电压。

共源极线接触插塞1880可以设置在外部垫键合区域PA中。共源极线接触插塞1880可以由金属、金属化合物或诸如多晶硅的导电材料形成，并且可以电连接到共源极线1820。第一金属层1850a和第二金属层1860a可以顺序地堆叠在共源极线接触插塞1880上。例如，其中设置有共源极线接触插塞1880、第一金属层1850a和第二金属层1860a的区域可以被定义为外部垫键合区域PA。

同时，输入/输出垫1705和1805可以设置在外部垫键合区域PA中。参照图14A，覆盖第二半导体基底1710的下表面的下绝缘层1701可以形成在第二半导体基底1710下方，第二输入/输出垫1705可以形成在下绝缘层1701上。第二输入/输出垫1705可以通过第二输入/输出接触插塞1703连接到设置在***电路区域PERI中的多个电路器件中的至少一个，并且可以通过下绝缘层1701与第二半导体基底1710分离。此外，侧绝缘层可以设置在第二输入/输出接触插塞1703与第二半导体基底1710之间，并且可以将第二输入/输出接触插塞1703与第二半导体基底1710电分离。

参照图14A，覆盖第一半导体基底1810的上表面的上绝缘层1801可以形成在第一半导体基底1810上，第一输入/输出垫1805可以形成在上绝缘层1801上。第一输入/输出垫1805可以通过第一输入/输出接触插塞1803连接到设置在***电路区域PERI中的多个电路器件中的至少一个。

在示例实施例中，第一半导体基底1810和共源极线1820可以不设置在其中设置有第一输入/输出接触插塞1803的区域中。此外，第一输入/输出垫1805可以在第一方向(例如，Z方向)上不与字线1830叠置。参照图14A，第一输入/输出接触插塞1803可以在与第一半导体基底1810的上表面平行的方向上与第一半导体基底1810分离，可以穿透存储器单元区域CELL的层间绝缘层1815，并且可以连接到第一输入/输出垫1805。

在示例实施例中，可以选择性地形成第二输入/输出垫1705和第一输入/输出垫1805。例如，非易失性存储器装置1000可以仅包括设置在下绝缘层1701上的第二输入/输出垫1705，或者可以仅包括设置在上绝缘层1801上的第一输入/输出垫1805。可选地，非易失性存储器装置1000可以包括第二输入/输出垫1705和第一输入/输出垫1805两者。

在包括在存储器单元区域CELL和***电路区域PERI中的外部垫键合区域PA和位线键合区域BLBA中的每个中，最上面的金属层的金属图案可以作为虚设图案存在，或者最上面的金属层可以是空的。

非易失性存储器装置1000可以在***电路区域PERI的最上面的金属层上形成具有与存储器单元区域CELL的上金属图案1872a的形状相同的形状的下金属图案1771a，以对应于在外部垫键合区域PA中形成在存储器单元区域CELL的最上面的金属层上的上金属图案1872a。形成在***电路区域PERI的最上面的金属层上的下金属图案1771a可以不连接到***电路区域PERI中的接触件。接触件1871a可以设置在一些上金属图案1872a上。类似地，具有与下金属图案1773a的形状相同的形状的上金属图案1872a可以形成在存储器单元区域CELL的最上面的金属层上，以对应于在外部垫键合区域PA中形成在***电路区域PERI的最上面的金属层上的下金属图案1773a。接触件1772a可以设置在下金属图案1773a上。

下键合金属1772b可以形成在字线键合区域WLBA的页缓冲器块上。在字线键合区域WLBA中，***电路区域PERI的下键合金属1772b可以通过键合方法电连接到存储器单元区域CELL的上键合金属1871b和1872b。

此外，对应于在位线键合区域BLBA中形成在***电路区域PERI的最上面的金属层中的下金属图案1752，具有与***电路区域PERI的下金属图案1752的形状相同的形状的上金属图案1892可以形成在存储器单元区域CELL的最上面的金属层上。接触件可以不形成在形成于存储器单元区域CELL的最上面的金属层上的上金属图案1892上。接触件1751可以形成在下金属图案1752上。

在示例实施例中的非易失性存储器装置1000中，行解码器XDEC可以形成在第一半导体基底1810的部分区域中。行解码器XDEC可以形成在字线键合区域WLBA和外部垫键合区域PA中。行解码器XDEC可以通过经由至少一个接触插塞接收控制信号来进行操作以选择字线。

然而，图14A中示出的非易失性存储器装置1000可以仅是针对晶圆键合方法的示例，并且根据该晶圆键合方法的非易失性存储器装置1000的结构不限于图14A中示出的示例。例如，行解码器XDEC可以形成在第一半导体基底1810上，但可选地，行解码器XDEC可以形成在第二半导体基底1710上。

参照图14B，在非易失性存储器装置1000中，行解码器XDEC可以形成在非易失性存储器装置1000的***上。在这种情况下，非易失性存储器装置1000的中心可以对应于位线键合区域BLBA。参照图14C，行解码器XDEC可以形成在非易失性存储器装置1000的中心。在这种情况下，非易失性存储器装置1000的中心可以对应于外部垫键合区域PA。

图15是示出根据示例实施例的存储装置的截面图。

在图15中示出的示例实施例中的存储装置2000中，包括存储器控制器2100的第三半导体结构CONT可以通过3-堆叠结构来结合到图14A中示出的非易失性存储器装置1000。也就是说，包括在存储装置2000中的页缓冲器PB可以包括垂直晶体管。

第三半导体结构CONT可以包括第三半导体基底2001、形成在第三半导体基底2001上的存储器控制器2100以及连接结构2200。

例如，存储器控制器2100可以基于从主机30施加的信号，将信号发送到通过连接结构2200电连接的非易失性存储器装置1000，并且从通过连接结构2200电连接的非易失性存储器装置1000接收信号。存储器控制器2100可以基于与非易失性存储器装置1000交换的信号，控制非易失性存储器装置1000的整体操作。

第三金属垫2300可以设置在第三半导体基底2001的下表面上。第三金属垫2300可以通过穿过第三半导体基底2001的连接过孔而电连接到存储器控制器2100。

通过第三金属垫2300，存储器控制器2100可以从主机30接收控制命令并且可以与主机30交换数据。存储器控制器2100可以将从主机30发送(传输)的控制命令转换为控制信号，并且可以将控制信号发送到非易失性存储器装置1000。

与晶圆键合方法类似，连接结构2200可以在非易失性存储器装置1000与存储器控制器2100之间形成具有短的连接长度的直接连接路径。因此，连接结构2200可以消除由于芯片接口而引起的延迟，可以降低功耗，并且可以改善数据和控制信号的输入/输出速度。

在示例实施例中的存储装置2000中，通过使包括存储器单元区域CELL和***电路区域PERI的非易失性存储器装置1000以及存储器控制器2100竖直地堆叠，可以减小芯片尺寸，并且可以使组件彼此直接连接。

根据前述示例实施例，非易失性存储器装置可以通过使用垂直晶体管实现包括在***电路区域中的页缓冲器来最大限度地利用空间。

尽管已经在上面示出和描述了示例实施例，但对本领域技术人员而言将清楚的是，在不脱离如由所附权利要求限定的本公开的范围的情况下，可以做出修改和变化。

Claims (20)

1.一种非易失性存储器装置，所述非易失性存储器装置包括：

存储器单元区域，包括第一半导体基底和设置在第一半导体基底上的多个存储器单元，所述多个存储器单元由彼此堆叠并间隔开的栅电极和穿过栅电极并连接到第一半导体基底的沟道结构限定；以及

***电路区域，设置存储器单元区域下方，***电路区域包括第二半导体基底和***电路，***电路设置在第二半导体基底上并控制所述多个存储器单元，***电路包括页缓冲器、行解码器和其他***电路，

其中，页缓冲器位于设置在第一半导体基底的下表面上的页缓冲器块中以在与第一半导体基底的上表面垂直的第一方向上与***电路区域中的其他电路区分开，页缓冲器通过穿过第一半导体基底的连接部连接到存储器单元区域，并且页缓冲器包括多个垂直晶体管，每个垂直晶体管由沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定。

2.根据权利要求1所述的非易失性存储器装置，其中，页缓冲器与所述多个存储器单元之间的第一距离小于***电路区域中的其他电路与所述多个存储器单元之间的第二距离。

3.根据权利要求1所述的非易失性存储器装置，其中，***电路块设置在页缓冲器块下方，并且***电路块包括行解码器和设置在行解码器下方的其他***电路。

4.根据权利要求3所述的非易失性存储器装置，其中，***电路块中的第一多个晶体管各自由沿第一方向顺序地堆叠的第二源极区域、第二沟道区域和第二漏极区域限定。

5.根据权利要求3所述的非易失性存储器装置，其中，行解码器中的第二多个晶体管各自由沿第一方向顺序地堆叠的第三源极区域、第三沟道区域和第三漏极区域限定，并且其他***电路中的第三多个晶体管各自由形成在第二半导体基底上并沿与第一方向垂直的第二方向布置的第四源极区域、第四沟道区域和第四漏极区域限定。

6.根据权利要求1所述的非易失性存储器装置，其中，***电路块设置在页缓冲器块下方，并且***电路块包括行解码器和设置在行解码器的侧表面上的其他***电路。

7.根据权利要求6所述的非易失性存储器装置，其中，***电路区域还包括设置在***电路块下方的附加电路块，并且附加电路块对存储在页缓冲器中的值执行纠错码的运算。

8.根据权利要求6所述的非易失性存储器装置，其中，行解码器设置在***电路块的中心以被其他***电路围绕。

9.根据权利要求6所述的非易失性存储器装置，其中，***电路区域还包括设置在页缓冲器块与***电路块之间的附加电路块，并且附加电路块对存储在页缓冲器中的值执行乘法与累加运算。

10.根据权利要求1所述的非易失性存储器装置，其中，沟道区域包括纳米线，并且所述多个垂直晶体管中的每个包括围绕沟道区域的栅电极。

11.根据权利要求1所述的非易失性存储器装置，其中，页缓冲器块包括对应于所述多个存储器单元的多个页缓冲器，并且所述多个页缓冲器中的每个包括由四个垂直晶体管实现的锁存器结构。

12.一种非易失性存储器装置，所述非易失性存储器装置包括：

存储器单元区域，包括第一半导体基底和设置在第一半导体基底上的多个存储器单元，所述多个存储器单元由彼此堆叠并间隔开的栅电极和穿过栅电极并连接到第一半导体基底的沟道结构限定；以及

***电路区域，设置在存储器单元区域下方，并且包括第二半导体基底和***电路，***电路设置在第二半导体基底上并控制所述多个存储器单元，***电路包括页缓冲器、行解码器和其他***电路，

其中，页缓冲器通过穿过第一半导体基底的连接部连接到存储器单元区域，页缓冲器包括多个垂直晶体管，每个垂直晶体管由沿与第一半导体基底的上表面垂直的第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定，并且页缓冲器在与第一方向垂直的第二方向上与行解码器和其他***电路区分开。

13.根据权利要求12所述的非易失性存储器装置，其中，页缓冲器还包括分别对应于所述多个存储器单元的多个页缓冲器。

14.根据权利要求13所述的非易失性存储器装置，其中，所述多个页缓冲器中的每个包括由所述多个垂直晶体管之中的四个垂直晶体管实现的锁存器结构，并且所述多个垂直晶体管在第一方向上两两地设置。

15.根据权利要求12所述的非易失性存储器装置，其中，行解码器设置在***电路区域的中心区域中。

16.一种存储装置，所述存储装置包括：

第一半导体结构，包括存储器单元区域和第一金属垫，存储器单元区域包括第一半导体基底和设置在第一半导体基底上的多个存储器单元，第一金属垫设置在存储器单元区域上，存储器单元区域还包括在第一半导体基底上彼此堆叠并间隔开的栅电极以及穿过栅电极并连接到第一半导体基底的沟道结构；以及

第二半导体结构，包括***电路区域和第二金属垫，***电路区域包括第二半导体基底和设置在第二半导体基底上的页缓冲器，第二金属垫设置在***电路区域上，

其中，页缓冲器包括多个垂直晶体管，所述多个垂直晶体管对所述多个存储器单元执行感测操作并各自由沿与第一半导体基底的上表面垂直的第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定，并且第一金属垫和第二金属垫在与第一半导体基底的上表面垂直的第一方向上彼此键合。

17.根据权利要求16所述的存储装置，其中，***电路区域还包括其他***电路，并且页缓冲器设置在第一半导体结构与其他***电路之间。

18.根据权利要求16所述的存储装置，所述存储装置还包括：

第三半导体结构，包括第三半导体基底、存储器控制器和连接结构，存储器控制器形成在第三半导体基底上，连接结构穿过第二半导体基底并连接到第二半导体结构，其中，存储器控制器被配置为基于从主机施加的信号来控制针对所述多个存储器单元的操作。

19.根据权利要求18所述的存储装置，其中，第三半导体结构还包括第三金属垫，第三金属垫通过穿过第三半导体基底的连接过孔电连接到存储器控制器。

20.根据权利要求19所述的存储装置，其中，存储器控制器还被配置为：

将通过第三金属垫从主机传输的控制命令转换为控制信号；以及

将控制信号施加到第一半导体结构或第二半导体结构。

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