CN116193056A - 一种多速率线路交换方法及交换*** - Google Patents
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Abstract
本发明实施例涉及通信技术领域，公开了一种多速率线路交换方法及交换***，该方法包括：若分支FPGA端口处于第一速率模式下时，控制第二速率处理链路进行传输通道二变一的处理；其中，一个所述第二速率处理链路占有两个传输通道；将所述第二速率处理链路输出的第二速率信号进行速率交换处理，以使所述第二速率信号进入所述分支FPGA端口上；若分支FPGA端口处于第二速率模式下时，控制第一速率处理链路进行传输通道一变二的处理；其中，一个所述第一速率处理链路占有一个传输通道；将所述第一速率处理链路输出的第一速率信号直接传输至所述分支FPGA端口上。实施本发明实施例，能够支持多种不同速率间的交换模式。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种多速率线路交换方法及交换***。
背景技术
目前市面上的主流的视频交换矩阵大类可以分为两类，第一类是基于CrossPoint芯片的电路交换技术，第二类是基于TCP/IP协议的分组交换技术。
但在实践中发现，基于CrossPoint芯片大多存在着以下问题：1)、交换规模难以扩大，目前市面上最大规模的CrossPoint交换芯片只能实现288对输入输出端口。若想进一步扩大交换的规模，如端口增加一倍，那么使用的CrossPoint芯片就要增加数倍。芯片数量成指数性增加，堆叠连线极其复杂，要想持续扩大规模根本不可能；2)、交换模式单一，交换芯片只能实现端口与端口点对点的交换，不能实现多点对单点，单点对多点的交换。同时，端口的输入输出不能自适应，输入只能接信号发送设备，输出只能接信号接收设备，这对工程实施来说是极其不方便的；3)、不能对路径进行管理，无法挪动路径，拷贝路径，删除路径。
而对于基于IP的分组交换技术，虽然拥有较强的交换灵活性，并可以通过多级级联的方式较易扩大交换规模，但是会存在阻塞，不是真正意义上的全交换。且基于IP报文的交换也无法实现对路径的管理，同时通用的IP报文，面临着被窃取、被破译等安全性问题。
发明内容
本发明实施例公开一种多速率线路交换方法及交换***，能够支持多种不同速率间的交换模式。
本发明实施例第一方面公开一种多速率线路交换方法，所述方法包括：
若分支FPGA端口处于第一速率模式下时，控制第二速率处理链路进行传输通道二变一的处理；其中，一个所述第二速率处理链路占有两个传输通道；
将所述第二速率处理链路输出的第二速率信号进行速率交换处理，以使所述第二速率信号进入所述分支FPGA端口上；
若分支FPGA端口处于第二速率模式下时，控制第一速率处理链路进行传输通道一变二的处理；其中，一个所述第一速率处理链路占有一个传输通道；
将所述第一速率处理链路输出的第一速率信号直接传输至所述分支FPGA端口上。
作为另一种可选的实施方式，在本发明实施例第一方面中，若分支FPGA端口处于第三速率模式下时，将任意N个所述第一速率处理链路输出所述第一速率信号一起传输至所述分支FPGA端口上；其中，所述N为不少于1的自然数。
将任意M个所述第二速率处理链路输出所述第二速率信号一起传输至所述分支FPGA端口上；其中，所述M为不少于1的自然数。
作为另一种可选的实施方式，在本发明实施例第一方面中，所述方法还包括：
若分支FPGA端口处于第一速率模式下时，将所述第一速率信号通过所述第一速率处理链路直接传输至所述分支FPGA端口上；
若分支FPGA端口处于第二速率模式下时，将所述第二速率信号通过所述第二速率处理链路直接传输至所述分支FPGA端口上。
作为另一种可选的实施方式，在本发明实施例第一方面中，所述方法还包括：
在所述分支FPGA端口接收到某一设备发送的报文数据信息时，对所述报文数据信息中的设备类型识别字段进行识别，以确定出所述某一设备是否为信号接收设备或信号发送设备。
作为另一种可选的实施方式，在本发明实施例第一方面中，所述方法还包括：
当接收到路径挪动的信号指令时，删除某一分支FPGA端口与另一分支FPGA端口之间用于建立链接的初始通道，并启动所述某一分支FPGA端口与所述另一分支FPGA端口之间用于建立链接的冗余通道。
作为另一种可选的实施方式，在本发明实施例第一方面中，所述方法还包括：
当接收到启动所述冗余通道的信号指令时，分别对信号发送端口的冗余垂直通道、信号接收端口的垂直通道和冗余水平通道、分支FPGA到主干FPGA的传输通道以及所述主干FPGA到所述分支FPGA的传输通道进行配置；
控制所述主干FPGA到所述分支FPGA的传输通道进行使能。
作为另一种可选的实施方式，在本发明实施例第一方面中，所述方法还包括：
当接收到不启动所述冗余通道的信号指令时，分别对所述主干FPGA的垂直通道和水平通道、所述分支FPGA到所述主干FPGA的传输通道以及所述主干FPGA到所述分支FPGA的传输通道进行配置；
控制所述主干FPGA到所述分支FPGA的传输通道进行使能。
作为另一种可选的实施方式，在本发明实施例第一方面中，所述方法还包括：
一个所述主干FPGA上至少包括有X个分支FPGA，一个所述分支FPGA上至少包括有Y个所述分支FPGA端口；其中，所述X和所述Y分别为不少于1的自然数。
本发明实施例第二方面公开一种交换***，所述交换***包括：
第一控制单元，用于若分支FPGA端口处于第一速率模式下时，控制第二速率处理链路进行传输通道二变一的处理；其中，一个所述第二速率处理链路占有两个传输通道；
处理单元，用于将所述第二速率处理链路输出的第二速率信号进行速率交换处理，以使所述第二速率信号进入所述分支FPGA端口上；
第二控制单元，用于若分支FPGA端口处于第二速率模式下时，控制第一速率处理链路进行传输通道一变二的处理；其中，一个所述第一速率处理链路占有一个传输通道；
传输单元，用于将所述第一速率处理链路输出的第一速率信号直接传输至所述分支FPGA端口上。
本发明实施例第三方面公开一种交换***，所述交换***包括：
存储有可执行程序代码的存储器；
与所述存储器耦合的处理器；
所述处理器调用所述存储器中存储的所述可执行程序代码，执行本发明实施例第一方面公开的一种多速率线路交换方法。
本发明实施例第四方面公开一种计算机可读存储介质，其存储计算机程序，其中，所述计算机程序使得计算机执行本发明实施例第一方面公开的一种多速率线路交换方法。
本发明实施例第五方面公开一种计算机程序产品，当所述计算机程序产品在计算机上运行时，使得所述计算机执行第一方面的任意一种多速率线路交换方法的部分或全部步骤。
本发明实施例第六方面公开一种应用发布平台，所述应用发布平台用于发布计算机程序产品，其中，当所述计算机程序产品在计算机上运行时，使得所述计算机执行第一方面的任意一种多速率线路交换方法的部分或全部步骤。
与现有技术相比，本发明实施例具有以下有益效果：
本发明实施例中，若分支FPGA端口处于第一速率模式下时，控制第二速率处理链路进行传输通道二变一的处理；其中，一个所述第二速率处理链路占有两个传输通道；将所述第二速率处理链路输出的第二速率信号进行速率交换处理，以使所述第二速率信号进入所述分支FPGA端口上；若分支FPGA端口处于第二速率模式下时，控制第一速率处理链路进行传输通道一变二的处理；其中，一个所述第一速率处理链路占有一个传输通道；将所述第一速率处理链路输出的第一速率信号直接传输至所述分支FPGA端口上。可见，本发明实施例，能够支持多种不同速率间的交换模式。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例公开的一种多速率线路交换方法的流程示意图；
图2是本发明实施例公开的另一种多速率线路交换方法的流程示意图；
图3是本发明实施例公开的一种交换***的结构示意图；
图4是本发明实施例公开的另一种交换***的结构示意图；
图5是本发明实施例公开的另一种交换***的结构示意图；
图6是本发明实施例公开的一种交换组织架构；
图7是本发明实施例公开的一种分支上下行交换过程；
图8是本发明实施例公开的一种主干交换过程；
图9是本发明实施例公开的一种下行通道与1G端口的交换关系；
图10是本发明实施例公开的一种下行通道与2.5G端口的交换关系；
图11是本发明实施例公开的一种下行通道与10G端口的交换关系。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书中的术语“第一”、“第二”、“第三”“第四”等是用于区别不同的对象，而不是用于描述特定顺序。本发明实施例的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明实施例公开了一种多速率线路交换方法及交换***，能够支持多种不同速率间的交换模式。
以下结合附图进行详细描述。
实施例一
请参阅图1，图1是本发明实施例公开的一种多速率线路交换方法的流程示意图。如图1，该多速率线路交换方法可以包括以下步骤。
101、若分支FPGA端口处于第一速率模式下时，交换***控制第二速率处理链路进行传输通道二变一的处理；其中，一个所述第二速率处理链路占有两个传输通道。
102、交换***将所述第二速率处理链路输出的第二速率信号进行速率交换处理，以使所述第二速率信号进入所述分支FPGA端口上。
103、若分支FPGA端口处于第二速率模式下时，交换***控制第一速率处理链路进行传输通道一变二的处理；其中，一个所述第一速率处理链路占有一个传输通道。
在本发明实施例中，当本申请的第一速率为1G速率、第二速率为2.5G速率时，若1G端口占用一个通道，类似的，2.5G端口可占用两个通道。本方案支持两种速率模式，单个分支可以配置成1G速率模式（假定分支为24端口），2.5G速率模式（此时只有12端口可激活），每个分支速率模式完全独立。
举例来说，如图9，描述的是下行通道与1G端口的交换关系（此时第二速率为2.5G速率模式时）。如果下行通道是1G设备过来的信号，那么信号就会走1g下行处理链路（占1通道）；如果下行通道是2.5G设备过来的信号，那么信号就会走2g下行处理链路（占2通道）。对于2.5G到1G的交换，2g下行处理链路需要完成通道二变一，然后进入12X24的交换，最终链路才能进入1G端口。
又举例来说，如图10，描述的是下行通道与2.5G端口的交换关系（2.5G速率模式）。如果下行通道是1G设备过来的信号，那么信号就会走1g下行处理链路（占1通道）；如果下行通道是2.5G设备过来的信号，那么信号就会走2g下行处理链路（占2通道）。对于1G到2.5G的交换，1g下行处理链路需要完成通道一变二，最终链路才能进入2.5G端口。
104、交换***将所述第一速率处理链路输出的第一速率信号直接传输至所述分支FPGA端口上。
作为一种可选的实施方式，在本发明实施例中，整个交换流程主要分为三个步骤：
步骤1是分支上行交换，如图7左侧，24端口分别一一对应一个通道（最后的8通道没有端口对应让其预留），那么分支上行就是一个32X32的交换；
步骤2是主干交换，如图8，主干有64路10G serdes,每个10G serdes里有8个通道。我们将10G serdes称之为水平通道，10G serdes里的8个通道称之为垂直通道。那么，对于水平通道，就可以理解为一个64进64出，64X64的交换；对于垂直通道，可以理解为一个8进8出，8X8的交换。主干交换完成后，进入分支下行交换；
步骤3是分支下行交换，如图7右侧，主干到达分支有32通道，分支有32通道与端口对应（没对应的通道让其预留）。分支下行交换亦可看作是一个32进32出，32X32的交换。
作为一种可选的实施方式，在本发明实施例中，本申请可具有灵活多样的交换模式，本发明不仅支持端口点对点的交换模式，还支持单点对多点，多点对单点的交换模式。本发明端口支持三种速率：1G、2.5G、10G，三种速率灵活可配置，可以实现1G与1G、2.5G与2.5G、1G与2.5G的交叉交换，同时还支持1G、2.5G端口到10G光口的聚合。
在图1的多速率线路交换方法中，以交换***作为执行主体为例进行描述。需要说明的是，图1的多速率线路交换方法的执行主体还可以是与交换***相关联的独立设备，本发明实施例不作限定。
可见，实施图1所描述的一种多速率线路交换方法，能够支持多种不同速率间的交换模式。
此外，实施图1所描述的一种多速率线路交换方法，不仅支持同速率的交换，更支持不同速率间的交换，使得交换模式灵活多样。
实施例二
请参阅图2，图2是本发明实施例公开的另一种多速率线路交换方法的流程示意图。如图2，该多速率线路交换方法可以包括以下步骤：
201、若分支FPGA端口处于第一速率模式下时，交换***控制第二速率处理链路进行传输通道二变一的处理；其中，一个所述第二速率处理链路占有两个传输通道。
202、交换***将所述第二速率处理链路输出的第二速率信号进行速率交换处理，以使所述第二速率信号进入所述分支FPGA端口上。
203、交换***将所述第一速率信号通过所述第一速率处理链路直接传输至所述分支FPGA端口上。
204、若分支FPGA端口处于第二速率模式下时，交换***控制第一速率处理链路进行传输通道一变二的处理；其中，一个所述第一速率处理链路占有一个传输通道。
205、交换***将所述第一速率处理链路输出的第一速率信号直接传输至所述分支FPGA端口上。
206、交换***将所述第二速率信号通过所述第二速率处理链路直接传输至所述分支FPGA端口上。
207、若分支FPGA端口处于第三速率模式下时，交换***将任意N个所述第一速率处理链路输出所述第一速率信号一起传输至所述分支FPGA端口上；其中，所述N为不少于1的自然数。
208、交换***将任意M个所述第二速率处理链路输出所述第二速率信号一起传输至所述分支FPGA端口上；其中，所述M为不少于1的自然数。
在本发明实施例中，当本申请的第一速率为1G速率、第二速率为2.5G速率时，若1G端口占用一个通道，类似的，2.5G端口可占用两个通道。本方案支持两种速率模式，单个分支可以配置成1G速率模式（假定分支为24端口），2.5G速率模式（此时只有12端口可激活），10G速率模式（此时只有3端口可激活），每个分支速率模式完全独立。
举例来说，如图11，描述的是下行通道与10G端口的聚合关系（此时第三速率为10G速率模式时）。交换***可以从1g下行处理链路或者是2g下行处理链路中任意选择8个通道向10G光口的聚合。
209、在所述分支FPGA端口接收到某一设备发送的报文数据信息时，交换***对所述报文数据信息中的设备类型识别字段进行识别，以确定出所述某一设备是否为信号接收设备或信号发送设备。
作为一种可选的实施方式，在本发明实施例中，本发明的交换主机与发送设备（TX）、接收设备（RX）使用特定的通信协议。TX、RX与交换主机接入时，数据报文中有设备类型识别字段，通过该字段，交换主机能够自动识别是TX还是RX，同时在处理上下行链路时，分别对这两种情况作了区分考虑，使得交换主机的同一个端口可以自适应TX\RX设备。
210、当接收到路径挪动的信号指令时，交换***删除某一分支FPGA端口与另一分支FPGA端口之间用于建立链接的初始通道，并启动所述某一分支FPGA端口与所述另一分支FPGA端口之间用于建立链接的冗余通道。
作为一种可选的实施方式，在本发明实施例中，本发明可以有效通过软件对路径进行管理，可以对路径进行拷贝、挪动、删除。举例来说，本申请的拷贝过程如下：比如分支0端口5与分支4端口3使用路径0建立了链接，同时分支0端口5还可以使用路径0与其他端口建立链接，这就实现了路径一到二的拷贝过程。
作为一种可选的实施方式，在本发明实施例中，本申请的挪动过程如下：
1) 比如分支0端口5与分支4端口3使用路径0建立了链接；
2) 分支0端口5还可以使用冗余路径3与分支4端口3建立链接；
3) 删除原来建立链路的路径0，只保留冗余路径3，相当于实现了路径0向冗余路径3的挪动，整个挪动过程可以保证链路不断。删除过程包含于挪动过程中。
211、当接收到启动所述冗余通道的信号指令时，交换***分别对信号发送端口的冗余垂直通道、信号接收端口的垂直通道和冗余水平通道、分支FPGA到主干FPGA的传输通道以及所述主干FPGA到所述分支FPGA的传输通道进行配置。
212、交换***控制所述主干FPGA到所述分支FPGA的传输通道进行使能。
213、当接收到不启动所述冗余通道的信号指令时，交换***分别对所述主干FPGA的垂直通道和水平通道、所述分支FPGA到所述主干FPGA的传输通道以及所述主干FPGA到所述分支FPGA的传输通道进行配置。
214、交换***控制所述主干FPGA到所述分支FPGA的传输通道进行使能。
作为一种可选的实施方式，在本发明实施例中，上文提到，整个交换过程，都由软件进行配置和管理，流程如步骤211~步骤214：
1. 若不使用冗余通道，包括：1) 配置水平通道；2) 配置垂直通道；3) 配置分支到主干的通道；4) 配置主干到分支的通道；5) 使能主干到分支的通道。
2. 若使用冗余通道，包括：1) 配置TX端冗余垂直通道；2) 配置RX端冗余水平通道；3) 配置RX端垂直通道；4) 配置分支到主干的通道；5)配置主干到分支的通道；6) 使能主干到分支的通道。
在本发明实施例中，本发明数据格式采用私有定制协议，非IP架构，传统IP类的设备无法接入交换主机。同时，数据进端口时，采用了加扰技术，出端口时，需要进行解扰才能恢复出正确的数据。加扰技术的实现过程为：采用一个特定的多项式与正常数据进行逻辑运算，得到加扰数据。在接收端，需要知道这个特定的多项式具体是什么才可以正确的解扰，防止数据被窃取和破译。
在本发明实施例中，如图6，一个所述主干FPGA上至少包括有X个分支FPGA，一个所述分支FPGA上至少包括有Y个所述分支FPGA端口；其中，所述X和所述Y分别为不少于1的自然数。
作为一种可选的实施方式，在本发明实施例中，如图6为采用单个主干芯片的交换组织架构，本申请采用多个主干芯片的架构基本跟单个主干基本一样。在图6中，单个主干最多可以连接16个分支，每个分支可以支持24~32端口，每个分支与主干采用4对10Gserdes相连，每对10G serdes可以包含8个通道，总共32通道。通过软件的交换配置，可以实现单个分支内任意端口的交换，也可以实现分支间任意端口的交换。
作为一种可选的实施方式，在本发明实施例中，本申请能够有效的解决了目前主流的视频及线路交换矩阵所面临的问题，突出表现在以下几个方面：
1) 解决交换规模难以扩大的问题，本发明采用FPGA芯片自主研发交换逻辑，比如采用一个主干FPGA可以实现512端口的全交换，那么采用两个主干FPGA就可以实现1024端口的全交换。芯片使用数目的增加与端口规模的增加成正比关系，理论上交换规模可以无限增加；
2) 具有灵活多样的交换模式，本发明不仅支持端口点对点的交换模式，还支持单点对多点，多点对单点的交换模式。本发明端口支持三种速率：1G、2.5G、10G，三种速率灵活可配置，可以实现1G与1G、2.5G与2.5G、1G与2.5G的交叉交换，同时还支持1G、2.5G端口到10G光口的聚合;
3) 端口自适应，端口能够自动识别接入的是发送端（TX）还是接收端（RX），在大规模的应用上，可以极大的方便工程的实施和布局布线。
4) 解决路径管理问题，支持冗余路径，能够对路径进行挪动、拷贝、删除；
5) 解决安全性问题，采用非IP架构，同时对端口数据进行加扰处理。
可见，实施图2所描述的另一种多速率线路交换方法，能够支持多种不同速率间的交换模式。
此外，实施图2所描述的另一种多速率线路交换方法，能够有效的解决交换规模难以扩大的问题。
实施例三
请参阅图3，图3是本发明实施例公开的一种交换***的结构示意图。如图3，该交换***300可以包括第一控制单元301、处理单元302、第二控制单元303和传输单元304，其中：
第一控制单元301，用于若分支FPGA端口处于第一速率模式下时，控制第二速率处理链路进行传输通道二变一的处理；其中，一个所述第二速率处理链路占有两个传输通道。
处理单元302，用于将所述第二速率处理链路输出的第二速率信号进行速率交换处理，以使所述第二速率信号进入所述分支FPGA端口上。
第二控制单元303，用于若分支FPGA端口处于第二速率模式下时，控制第一速率处理链路进行传输通道一变二的处理；其中，一个所述第一速率处理链路占有一个传输通道。
传输单元304，用于将所述第一速率处理链路输出的第一速率信号直接传输至所述分支FPGA端口上。
在本发明实施例中，当本申请的第一速率为1G速率、第二速率为2.5G速率时，若1G端口占用一个通道，类似的，2.5G端口可占用两个通道。本方案支持两种速率模式，单个分支可以配置成1G速率模式（假定分支为24端口），2.5G速率模式（此时只有12端口可激活），每个分支速率模式完全独立。
举例来说，如图9，描述的是下行通道与1G端口的交换关系（此时第二速率为2.5G速率模式时）。如果下行通道是1G设备过来的信号，那么信号就会走1g下行处理链路（占1通道）；如果下行通道是2.5G设备过来的信号，那么信号就会走2g下行处理链路（占2通道）。对于2.5G到1G的交换，2g下行处理链路需要完成通道二变一，然后进入12X24的交换，最终链路才能进入1G端口。
又举例来说，如图10，描述的是下行通道与2.5G端口的交换关系（2.5G速率模式）。如果下行通道是1G设备过来的信号，那么信号就会走1g下行处理链路（占1通道）；如果下行通道是2.5G设备过来的信号，那么信号就会走2g下行处理链路（占2通道）。对于1G到2.5G的交换，1g下行处理链路需要完成通道一变二，最终链路才能进入2.5G端口。
作为一种可选的实施方式，在本发明实施例中，整个交换流程主要分为三个步骤：
步骤1是分支上行交换，如图7左侧，24端口分别一一对应一个通道（最后的8通道没有端口对应让其预留），那么分支上行就是一个32X32的交换；
步骤2是主干交换，如图8，主干有64路10G serdes,每个10G serdes里有8个通道。我们将10G serdes称之为水平通道，10G serdes里的8个通道称之为垂直通道。那么，对于水平通道，就可以理解为一个64进64出，64X64的交换；对于垂直通道，可以理解为一个8进8出，8X8的交换。主干交换完成后，进入分支下行交换；
步骤3是分支下行交换，如图7右侧，主干到达分支有32通道，分支有32通道与端口对应（没对应的通道让其预留）。分支下行交换亦可看作是一个32进32出，32X32的交换。
作为一种可选的实施方式，在本发明实施例中，本申请可具有灵活多样的交换模式，本发明不仅支持端口点对点的交换模式，还支持单点对多点，多点对单点的交换模式。本发明端口支持三种速率：1G、2.5G、10G，三种速率灵活可配置，可以实现1G与1G、2.5G与2.5G、1G与2.5G的交叉交换，同时还支持1G、2.5G端口到10G光口的聚合。
可见，实施图3所描述的交换***，能够支持多种不同速率间的交换模式。
此外，实施图3所描述的交换***，不仅支持同速率的交换，更支持不同速率间的交换，使得交换模式灵活多样。
实施例四
请参阅图4，图4是本发明实施例公开的另一种交换***的结构示意图。其中，图4的交换***是由图3的交换***进行优化得到的。与图3的交换***相比较，图4的交换***还包括：
作为一种可选的实施方式，在本发明实施例中，传输单元304还用于在若分支FPGA端口处于第三速率模式下时，将任意N个所述第一速率处理链路输出所述第一速率信号一起传输至所述分支FPGA端口上；其中，所述N为不少于1的自然数。
作为一种可选的实施方式，在本发明实施例中，传输单元304还用于将任意M个所述第二速率处理链路输出所述第二速率信号一起传输至所述分支FPGA端口上；其中，所述M为不少于1的自然数。
在本发明实施例中，当本申请的第一速率为1G速率、第二速率为2.5G速率时，若1G端口占用一个通道，类似的，2.5G端口可占用两个通道。本方案支持两种速率模式，单个分支可以配置成1G速率模式（假定分支为24端口），2.5G速率模式（此时只有12端口可激活），10G速率模式（此时只有3端口可激活），每个分支速率模式完全独立。
举例来说，如图11，描述的是下行通道与10G端口的聚合关系（此时第三速率为10G速率模式时）。传输单元304可以从1g下行处理链路或者是2g下行处理链路中任意选择8个通道向10G光口的聚合。
与图3的交换***相比较，图4的交换***还包括：
作为一种可选的实施方式，在本发明实施例中，传输单元304还用于在若分支FPGA端口处于第一速率模式下时，将所述第一速率信号通过所述第一速率处理链路直接传输至所述分支FPGA端口上。
作为一种可选的实施方式，在本发明实施例中，传输单元304还用于在若分支FPGA端口处于第二速率模式下时，将所述第二速率信号通过所述第二速率处理链路直接传输至所述分支FPGA端口上。
与图3的交换***相比较，图4的交换***还包括：
识别单元305，用于在所述分支FPGA端口接收到某一设备发送的报文数据信息时，对所述报文数据信息中的设备类型识别字段进行识别，以确定出所述某一设备是否为信号接收设备或信号发送设备。
作为一种可选的实施方式，在本发明实施例中，本发明的交换主机与发送设备（TX）、接收设备（RX）使用特定的通信协议。TX、RX与交换主机接入时，数据报文中有设备类型识别字段，通过该字段，识别单元305能够自动识别是TX还是RX，同时在处理上下行链路时，分别对这两种情况作了区分考虑，使得交换主机的同一个端口可以自适应TX\RX设备。
与图3的交换***相比较，图4的交换***还包括：
删除单元306，用于当接收到路径挪动的信号指令时，删除某一分支FPGA端口与另一分支FPGA端口之间用于建立链接的初始通道，并启动所述某一分支FPGA端口与所述另一分支FPGA端口之间用于建立链接的冗余通道。
作为一种可选的实施方式，在本发明实施例中，本发明可以有效通过软件对路径进行管理，可以对路径进行拷贝、挪动、删除。举例来说，本申请的拷贝过程如下：比如分支0端口5与分支4端口3使用路径0建立了链接，同时分支0端口5还可以使用路径0与其他端口建立链接，这就实现了路径一到二的拷贝过程。
作为一种可选的实施方式，在本发明实施例中，本申请的挪动过程如下：
1) 比如分支0端口5与分支4端口3使用路径0建立了链接；
2) 分支0端口5还可以使用冗余路径3与分支4端口3建立链接；
3) 删除单元306可删除原来建立链路的路径0，只保留冗余路径3，相当于实现了路径0向冗余路径3的挪动，整个挪动过程可以保证链路不断。删除过程包含于挪动过程中。
与图3的交换***相比较，图4的交换***还包括：
配置单元307，用于当接收到启动所述冗余通道的信号指令时，分别对信号发送端口的冗余垂直通道、信号接收端口的垂直通道和冗余水平通道、分支FPGA到主干FPGA的传输通道以及所述主干FPGA到所述分支FPGA的传输通道进行配置。
第三控制单元308，用于控制所述主干FPGA到所述分支FPGA的传输通道进行使能。
与图3的交换***相比较，图4的交换***还包括：
作为一种可选的实施方式，在本发明实施例中，配置单元307还用于当接收到不启动所述冗余通道的信号指令时，分别对所述主干FPGA的垂直通道和水平通道、所述分支FPGA到所述主干FPGA的传输通道以及所述主干FPGA到所述分支FPGA的传输通道进行配置。
作为一种可选的实施方式，在本发明实施例中，第三控制单元308还用于控制所述主干FPGA到所述分支FPGA的传输通道进行使能。
作为一种可选的实施方式，在本发明实施例中，上文提到，整个交换过程，都由软件进行配置和管理，流程如步骤211~步骤214：
1. 若不使用冗余通道，包括：1) 配置水平通道；2) 配置垂直通道；3)配置分支到主干的通道；4) 配置主干到分支的通道；5) 使能主干到分支的通道。
2. 若使用冗余通道，包括：1) 配置TX端冗余垂直通道；2) 配置RX端冗余水平通道；3) 配置RX端垂直通道；4) 配置分支到主干的通道；5)配置主干到分支的通道；6) 使能主干到分支的通道。
在本发明实施例中，本发明数据格式采用私有定制协议，非IP架构，传统IP类的设备无法接入交换主机。同时，数据进端口时，采用了加扰技术，出端口时，需要进行解扰才能恢复出正确的数据。加扰技术的实现过程为：采用一个特定的多项式与正常数据进行逻辑运算，得到加扰数据。在接收端，需要知道这个特定的多项式具体是什么才可以正确的解扰，防止数据被窃取和破译。
在本发明实施例中，如图6，一个所述主干FPGA上至少包括有X个分支FPGA，一个所述分支FPGA上至少包括有Y个所述分支FPGA端口；其中，所述X和所述Y分别为不少于1的自然数。
作为一种可选的实施方式，在本发明实施例中，如图6为采用单个主干芯片的交换组织架构，本申请采用多个主干芯片的架构基本跟单个主干基本一样。在图6中，单个主干最多可以连接16个分支，每个分支可以支持24~32端口，每个分支与主干采用4对10Gserdes相连，每对10G serdes可以包含8个通道，总共32通道。通过软件的交换配置，可以实现单个分支内任意端口的交换，也可以实现分支间任意端口的交换。
作为一种可选的实施方式，在本发明实施例中，本申请能够有效的解决了目前主流的视频及线路交换矩阵所面临的问题，突出表现在以下几个方面：
1) 解决交换规模难以扩大的问题，本发明采用FPGA芯片自主研发交换逻辑，比如采用一个主干FPGA可以实现512端口的全交换，那么采用两个主干FPGA就可以实现1024端口的全交换。芯片使用数目的增加与端口规模的增加成正比关系，理论上交换规模可以无限增加；
2) 具有灵活多样的交换模式，本发明不仅支持端口点对点的交换模式，还支持单点对多点，多点对单点的交换模式。本发明端口支持三种速率：1G、2.5G、10G，三种速率灵活可配置，可以实现1G与1G、2.5G与2.5G、1G与2.5G的交叉交换，同时还支持1G、2.5G端口到10G光口的聚合;
3) 端口自适应，端口能够自动识别接入的是发送端（TX）还是接收端（RX），在大规模的应用上，可以极大的方便工程的实施和布局布线。
4) 解决路径管理问题，支持冗余路径，能够对路径进行挪动、拷贝、删除；
5) 解决安全性问题，采用非IP架构，同时对端口数据进行加扰处理。
可见，实施图4所描述的另一种交换***，能够支持多种不同速率间的交换模式。
此外，实施图4所描述的另一种交换***，能够有效的解决交换规模难以扩大的问题。
实施例五
请参阅图5，图5是本发明实施例公开的另一种交换***的结构示意图。如图5，该交换***可以包括：
存储有可执行程序代码的存储器501；
与存储器501耦合的处理器502；
其中，处理器502调用存储器501中存储的可执行程序代码，执行图1~图2任意一种多速率线路交换方法。
本发明实施例公开一种计算机可读存储介质，其存储计算机程序，其中，该计算机程序使得计算机执行图1~图2任意一种多速率线路交换方法。
本发明实施例还公开一种计算机程序产品，其中，当计算机程序产品在计算机上运行时，使得计算机执行如以上各方法实施例中的方法的部分或全部步骤。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一种计算机可读存储介质中，存储介质包括只读存储器（Read-Only Memory，ROM）、随机存储器（Random Access Memory，RAM）、可编程只读存储器（Programmable Read-only Memory，PROM）、可擦除可编程只读存储器（Erasable Programmable Read Only Memory，EPROM）、一次可编程只读存储器（One-time Programmable Read-Only Memory，OTPROM）、电子抹除式可复写只读存储器（Electrically-Erasable Programmable Read-Only Memory，EEPROM）、只读光盘（CompactDisc Read-Only Memory，CD-ROM）或其他光盘存储器、磁盘存储器、磁带存储器、或者能够用于携带或存储数据的计算机可读的任何其他介质。
以上对本发明实施例公开的一种多速率线路交换方法及交换***进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种多速率线路交换方法，其特征在于，包括：
若分支FPGA端口处于第一速率模式下时，控制第二速率处理链路进行传输通道二变一的处理；其中，一个所述第二速率处理链路占有两个传输通道；
将所述第二速率处理链路输出的第二速率信号进行速率交换处理，以使所述第二速率信号进入所述分支FPGA端口上；
若分支FPGA端口处于第二速率模式下时，控制第一速率处理链路进行传输通道一变二的处理；其中，一个所述第一速率处理链路占有一个传输通道；
将所述第一速率处理链路输出的第一速率信号直接传输至所述分支FPGA端口上。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
若分支FPGA端口处于第三速率模式下时，将任意N个所述第一速率处理链路输出所述第一速率信号一起传输至所述分支FPGA端口上；其中，所述N为不少于1的自然数；
将任意M个所述第二速率处理链路输出所述第二速率信号一起传输至所述分支FPGA端口上；其中，所述M为不少于1的自然数。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
若分支FPGA端口处于第一速率模式下时，将所述第一速率信号通过所述第一速率处理链路直接传输至所述分支FPGA端口上；
若分支FPGA端口处于第二速率模式下时，将所述第二速率信号通过所述第二速率处理链路直接传输至所述分支FPGA端口上。
4.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述分支FPGA端口接收到某一设备发送的报文数据信息时，对所述报文数据信息中的设备类型识别字段进行识别，以确定出所述某一设备是否为信号接收设备或信号发送设备。
5.根据权利要求1所述的方法，其特征在于，所述方法还包括：
当接收到路径挪动的信号指令时，删除某一分支FPGA端口与另一分支FPGA端口之间用于建立链接的初始通道，并启动所述某一分支FPGA端口与所述另一分支FPGA端口之间用于建立链接的冗余通道。
6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
当接收到启动所述冗余通道的信号指令时，分别对信号发送端口的冗余垂直通道、信号接收端口的垂直通道和冗余水平通道、分支FPGA到主干FPGA的传输通道以及所述主干FPGA到所述分支FPGA的传输通道进行配置；
控制所述主干FPGA到所述分支FPGA的传输通道进行使能。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
当接收到不启动所述冗余通道的信号指令时，分别对所述主干FPGA的垂直通道和水平通道、所述分支FPGA到所述主干FPGA的传输通道以及所述主干FPGA到所述分支FPGA的传输通道进行配置；
控制所述主干FPGA到所述分支FPGA的传输通道进行使能。
8.根据权利要求6所述的方法，其特征在于，所述方法还包括：
一个所述主干FPGA上至少包括有X个分支FPGA，一个所述分支FPGA上至少包括有Y个所述分支FPGA端口；其中，所述X和所述Y分别为不少于1的自然数。
9.一种交换***，其特征在于，所述交换***包括：
第一控制单元，用于若分支FPGA端口处于第一速率模式下时，控制第二速率处理链路进行传输通道二变一的处理；其中，一个所述第二速率处理链路占有两个传输通道；
处理单元，用于将所述第二速率处理链路输出的第二速率信号进行速率交换处理，以使所述第二速率信号进入所述分支FPGA端口上；
第二控制单元，用于若分支FPGA端口处于第二速率模式下时，控制第一速率处理链路进行传输通道一变二的处理；其中，一个所述第一速率处理链路占有一个传输通道；
传输单元，用于将所述第一速率处理链路输出的第一速率信号直接传输至所述分支FPGA端口上。
10.一种交换***，其特征在于，所述交换***包括：
存储有可执行程序代码的存储器；
与所述存储器耦合的处理器；
所述处理器调用所述存储器中存储的所述可执行程序代码，执行权利要求1-8任一项所述的多速率线路交换方法。
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- 2023-04-06 CN CN202310359088.5A patent/CN116193056B/zh active Active
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