CN116149419B - 可应用于中高频的高电源抑制比ldo电路 - Google Patents

可应用于中高频的高电源抑制比ldo电路 Download PDF

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Abstract

本发明涉及一种可应用于中高频的高电源抑制比LDO电路，电流源的输入端与调整管MP的输入端连接供电电源，电流源的输出端与缓冲器电路的电源输入端以及基准电路的电源输入端连接；基准电路的输出端与缓冲器电路的正相输入端连接，缓冲器电路的反相输入与缓冲器电路的输出端连接，缓冲器电路的输出端与电容Ch的正极端以及误差放大器的反相输入端连接，电容Ch的负极端连接接地端；误差放大器的输出端与调整管MP以及输出电流采样电路的输入端连接，输出电流采样电路的输出端与误差放大器的动态偏置输入端连接，调整管MP通过电阻反馈电路连接误差放大器的正相输入端，调整管MP和反馈电路的公共端作为低压差线性稳压器电路的输出端。

Description

可应用于中高频的高电源抑制比LDO电路
技术领域
本发明涉及稳压器技术领域，具体涉及一种可应用于中高频的高电源抑制比LDO电路。
背景技术
低压差线性稳压器具有输出噪声小、电路结构简单、占用芯片面积小和电压纹波小等优点，已成为电源管理芯片中的一类重要电路。尤其是在移动设备中，低压差线性稳压器超低的静态功耗更显优势。超低的静态功耗可以延长电池的使用时间和寿命等。所以低功耗设计也成为低压差线性稳压器设计中的一个重点指标。然而低的静态电流会影响低压差线性稳压器的其他参数指标，如：负载瞬态响应、电源抑制比（PSRR）、输出噪声等。
其中，低静态功耗和电源抑制比（PSRR）是线性稳压器的关键性能指标。而电源抑制比往往取决于带隙基准的电源抑制比和线性稳压器误差放大器回路的开环增益。通常情况下，线性稳压器为了获得较高的电源抑制比，就采用较大的误差放大器开环增益，或者是增大输出端的耦合电容。采用较大的误差放大器开环增益，如多级运算放大器，不仅会增加芯片的功耗和面积，也会给电路设计带来较大的挑战。而增大输出端耦合电容的方式，又会增大芯片的面积，增大生产成本，与此同时，这样的做法会导致线性稳压器的带宽降低，随着技术的发展，人们开始采用通过对负载电流采样的具有动态尾电流的误差放大器来保证在不明显损坏误差放大器的增益前提下拓宽误差放大器的带宽，在中高频能一定程度提高线性稳压器的电源抑制比，但效果仍不是十分明显。
随着用户对电源纹波抑制能力的要求的提高，低功耗、高电源抑制比线性稳压器要求其在更高频段时仍具有60dB以上的电源抑制比。这对于低功耗电路设计来说也是一个挑战，因为电路的静态电流低的话，整个***的带宽将降低，从而高频段的电源抑制比也将受限制。
在传统的做法中，误差放大器反相输入端与基准电路的输出端直接相连，由于误差放大器EA的作用是将反馈电压与基准电路产生的参考电压Vref进行比较产生误差信号，通过对所述误差信号进行放大对调整管Mp进行调节，最终使整个电路的输出电压稳定；因此，误差放大器EA的性能优劣直接影响到整个电路的各项性能参数，如电源抑制比、负载调整率、线性调整率等，而单从电源抑制比这一指标来看，为了达到在中高频段也能有较高的电源抑制比，输入到误差放大器的参考电压Vref在中高频段所携带的电源噪声也要非常的小，所以产生参考电压Vref的基准电路的电源抑制比也同等重要。有鉴于此，通常要求误差放大器EA在较宽的频带具有较高的增益，通过采用带动态电流偏置误差放大器来实现，但带动态电流偏置误差放大器在带载的情况下，由于电路内部的偏置电流随着负载电流增大，在中高频应用条件下EA内部会形成一条从电源到EA输入端的低阻通道，如果直接把基准电路输出端与误差放大器输入端相连，基准电路的输出端是高阻态，将导致基准电路的电源抑制性能将大大降低，所以单纯采用这种结构的低压差线性稳压器电路在中高频段的电源抑制比提高的不是非常明显。
发明内容
针对现有技术的不足，本发明提供了一种可应用于中高频的高电源抑制比LDO电路，旨在解决现有的低压差线性稳压器电路在中高频段的电源抑制比提高的不是非常明显的问题。
为实现上述目的，本发明采用如下技术方案：
一种可应用于中高频的高电源抑制比LDO电路，包括供电电源、电流源、基准电路、缓冲器电路、带动态电流偏置的误差放大器、输出电流采样电路、调整管MP与电阻反馈电路；所述电流源的输入端与所述供电电源连接，所述电流源的输出端与所述缓冲器电路的电源输入端以及所述基准电路的电源输入端连接；所述基准电路的输出端与所述缓冲器电路的正相输入端连接，所述缓冲器电路的反相输入与所述缓冲器电路的输出端连接，所述缓冲器电路的输出端与电容Ch的正极端以及所述误差放大器的反相输入端连接，所述电容Ch的负极端连接接地端；所述误差放大器的输出端与所述调整管MP的控制端以及所述输出电流采样电路的输入端连接，所述输出电流采样电路的输出端与所述误差放大器的动态偏置输入端连接，所述调整管MP的输出端通过所述电阻反馈电路连接所述误差放大器的正相输入端；所述调整管MP的输入端连接所述供电电源，所述调整管MP和所述反馈电路的公共端作为低压差线性稳压器电路的输出端；所述误差放大器将所述反馈电路输出的反馈电压VFB与所述缓冲器电路的输出电压VREF-buff进行比较产生误差信号，通过对所述误差信号进行放大进而对所述调整管MP进行调节。
作为优选的方案，所述误差放大器包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管12、第十三晶体管M13和寄生电容C1；所述第十一晶体管M11的输入端连接所述供电电源，所述第十一晶体管M11的控制端连接偏置电压Vb4，所述第十一晶体管M11的输出端分别连接所述第一晶体管M1的输入端与所述第二晶体管M2的输入端；所述第一晶体管M1的控制端作为所述误差放大器的反相输入端连接所述缓冲器电路的所述输出电压VREF-buff，所述第一晶体管M1的输入端连接所述寄生电容C1的正极端，所述第一晶体管M1的控制端连接所述寄生电容C1的负极端，所述第二晶体管M2作为所述误差放大器的正相输入端；所述第三晶体管M3的输入端与所述第四晶体管M4的输入端均连接所述供电电源，所述第三晶体管M3的输出端以及控制端和所述第四晶体管M4的控制端连接；所述第五晶体管M5的输入端连接所述第三晶体管M3的输出端，所述第五晶体管M5的控制端连接和所述第六晶体管M6的控制端且两个控制端的公共端连接第一偏置电压Vb1，所述第六晶体管M6的输入端连接所述第四晶体管M4的输出端；所述第七晶体管M7的输入端连接所述第五晶体管M5的输出端，所述第七晶体管M7的控制端连接所述第八晶体管M8的控制端且两个控制端的公共端连接第二偏置电压Vb2，所述第八晶体管M8的输入端连接所述第六晶体管M6的输出端，其中，所述第八晶体管M8和所述第六晶体管M6的公共端与所述第十二晶体管M12的控制端连接；所述第九晶体管M9的输入端连接所述第七晶体管M7的输出端，且所述第九晶体管M9的输入端连接所述第一晶体管M1的输出端，所述第九晶体管M9的输出端连接接地端，所述第九晶体管M9的控制端连接所述第十晶体管M10的控制端且两个控制端的公共端连接第三偏置电压Vb3，所述第十晶体管M10的输入端连接所述第八晶体管M8的输出端，且所述第十晶体管M10的输入端连接所述第二晶体管M2的输出端及第十三晶体管M13的控制端，所述第十晶体管M10的输出端连接接地端；所述第十二晶体管M12的输入端连接所述供电电源，所述第十三晶体管M13的输出端连接接地端，所述第十二晶体管M12的输出端连接所述第十三晶体管M13的输入端，其中，所述第十二晶体管M12与所述第十三晶体管M13的公共端作为所述误差放大器的输出端。
作为优选的方案，所述第一晶体管M1、所述第二晶体管M2、所述第三晶体管M3、所述第四晶体管M4、所述第五晶体管M5、所述第六晶体管M6、所述第十一晶体管M11与所述第十二晶体管M12为PMOS管；所述第七晶体管M7、所述第八晶体管M8、所述第九晶体管M9、所述第十晶体管M10与所述第十三晶体管M13为NMOS管。
作为优选的方案，所述缓冲器电路包括第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17与第十八晶体管M18；所述第十七晶体管M17的输入端和所述第十八晶体管M18的输入端均连接所述供电电源，所述第十八晶体管M18的输出端连接所述第十四晶体管M14的输入端，所述第十八晶体管M18的控制端连接所述第十七晶体管M17的控制端且两个控制端的公共端连接所述第十四晶体管M14的输入端，所述第十七晶体管M17的输出端连接所述第十五晶体管M15的输入端且所述第十七晶体管M17的输出端与所述第十五晶体管M15的输入端作为所述缓冲器电路的输出端；所述第十四晶体管M14的控制端作为所述缓冲器电路的正相输入端连接基准电压源VREF，所述第十四晶体管M14的输出端连接所述第十五晶体管M15的输出端且两个输出端的公共端连接所述第十六晶体管M16的输入端，所述第十五晶体管M15作为所述缓冲器电路的输出端连接所述电容Ch的正极端；所述第十六晶体管M16的输出端连接接地端，所述第十六晶体管M16的控制端连接第五偏置电压Vb5。
作为优选的方案，所述第十七晶体管M17与所述第十八晶体管M18为PMOS管；所述第十四晶体管M14、所述第十五晶体管M15与所述第十六晶体管M16为NMOS管。
作为优选的方案，所述输出电流采样电路包括第十九晶体管M19、第二十晶体管M20与第二十一晶体管M21；所述第十九晶体管M19的输入端连接所述供电电源，所述第十九晶体管M19的控制端作为所述输出电流采样电路的输入端与所述误差放大器的输出端及所述调整管MP的控制端连接，所述第十九晶体管M19的输出端连接所述第二十一晶体管M21的输入端；所述第二十晶体管M20的输入端作为所述输出电流采样电路的输出端连接所述误差放大器的动态偏置输入端，所述第二十晶体管M20的控制端连接所述第二十一晶体管M21的控制端且两个控制端的公共端连接所述第十九晶体管M19的输出端；所述第二十晶体管M20的输出端与所述第二十一晶体管M21的输出端均连接接地端。
作为优选的方案，所述第十九晶体管M19为PMOS管，所述第二十晶体管M20与所述第二十一晶体管M21为NMOS管。
作为优选的方案，所述电阻反馈电路包括第一电阻R1和第二电阻R2；所述第一电阻R1的一端连接所述调整管MP的输出端，所述第一电阻R1的另一端与所述第二电阻R2的一端连接，所述第二电阻R2的另一端连接接地端以及所述电容Ch的负极端，所述第一电阻R1和所述第二电阻R2的公共端作为所述电阻反馈电路的输出端连接所述误差放大器的正相输入端。
本发明所阐述的一种可应用于中高频的高电源抑制比LDO电路，其有益效果在于：
基准电路和缓冲器电路的电源输入端是通过连接电流源的输出端，从而完成与供电电源的连接，通过上述增加电流源的连接方式，电流源能够对电源噪声进行预处理，进一步提高基准电路和缓冲器电路的电源抑制比。输出电流采样电路将采样负载电流反馈至误差放大器中的偏置电流，采用动态偏置电流分配电路，在提高误差放大器在中高频工作频率的增益和带宽。通过引入高电源抑制比的缓冲器电路，利用缓冲器电路的高输入阻抗、低输出阻抗的特性，将基准电路和误差放大器电路进行隔离，有效地解决了中高频情况下电源噪声通过带负载电流采样反馈技术的误差放大器形成的低阻通道对基准电路输出的干扰，确保负载电流采样技术提高了中高频的增益，同时增大带宽，消除了该项技术所带来的中高频对LDO的电源抑制比不良的影响，使得LDO环路在中高频处的电源抑制比进一步增大，而中低频的电源抑制比没有受到误差放大器的动态电流影响，依然保持一个比较高的水平，同时缓冲器电路的输出上接了一个电容Ch，在中高频状态下的电容Ch是低阻态，低阻态的电容Ch使得从误差放大器内部通路过来的电源噪声对缓冲器电路的输出端影响大大降低，从而为LDO在中高频段的高电源抑制比从源头提供了保证。
附图说明
图1是本发明的可应用于中高频的高电源抑制比LDO电路的电路框图之一；
图2是本发明的缓冲器电路与误差放大器相连的电路框图；
图3是本发明的缓冲器电路的电路框图；
图4是本发明的可应用于中高频的高电源抑制比LDO电路的电路框图之二；
图5是传统常规的基准电路与误差放大器直接相连的电路框图；
图6是传统常规的高电源抑制比LDO电路（曲线一）与本发明的可应用于中高频的高电源抑制比LDO电路（曲线二）的电源抑制比对比图。
具体实施方式
下面结合附图与具体实施例来对本发明作进一步描述。
如图1所示，本发明提供的一种可应用于中高频的高电源抑制比LDO电路，包括供电电源、电流源、基准电路、缓冲器电路、带动态电流偏置的误差放大器、输出电流采样电路、调整管MP与电阻反馈电路。电流源的输入端与供电电源连接，电流源的输出端与缓冲器电路的电源输入端以及基准电路的电源输入端连接；基准电路的输出端与缓冲器电路的正相输入端连接，缓冲器电路的反相输入与缓冲器电路的输出端连接，缓冲器电路的输出端与电容Ch的正极端以及误差放大器的反相输入端连接，电容Ch的负极端连接接地端；误差放大器的输出端与调整管MP的控制端以及输出电流采样电路的输入端连接，输出电流采样电路的输出端与误差放大器的动态偏置输入端连接，调整管MP的输出端通过电阻反馈电路连接误差放大器的正相输入端；调整管MP的输入端连接供电电源，调整管MP和反馈电路的公共端作为低压差线性稳压器电路的输出端；误差放大器将反馈电路输出的反馈电压VFB与缓冲器电路的输出电压VREF-buff进行比较产生误差信号，通过对误差信号进行放大进而对调整管MP进行调节。
基准电路和缓冲器电路的电源输入端是通过连接电流源的输出端，从而完成与供电电源的连接，通过上述增加电流源的连接方式，电流源能够对电源噪声进行预处理，进一步提高基准电路和缓冲器电路的电源抑制比。输出电流采样电路将采样负载电流反馈至误差放大器中的偏置电流，采用动态偏置电流分配电路，在提高误差放大器在中高频工作频率的增益和带宽。通过引入高电源抑制比的缓冲器电路，利用缓冲器电路的高输入阻抗、低输出阻抗的特性，将基准电路和误差放大器电路进行隔离，有效地解决了中高频情况下电源噪声通过带负载电流采样反馈技术的误差放大器形成的低阻通道对基准电路输出的干扰，确保负载电流采样技术提高了中高频的增益，同时增大带宽，消除了该项技术所带来的中高频对LDO的电源抑制比不良的影响，使得LDO环路在中高频处的电源抑制比进一步增大，而中低频的电源抑制比没有受到误差放大器的动态电流影响，依然保持一个比较高的水平，同时缓冲器电路的输出上接了一个电容Ch，在中高频状态下的电容Ch是低阻态，低阻态的电容Ch使得从误差放大器内部通路过来的电源噪声对缓冲器电路的输出端影响大大降低，从而为LDO在中高频段的高电源抑制比从源头提供了保证。
如图2所示，误差放大器包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管12、第十三晶体管M13和寄生电容C1；第十一晶体管M11的输入端连接供电电源，第十一晶体管M11的控制端连接偏置电压Vb4，第十一晶体管M11的输出端分别连接第一晶体管M1的输入端与第二晶体管M2的输入端；第一晶体管M1的控制端作为误差放大器的反相输入端连接缓冲器电路的输出电压VREF-buff，第一晶体管M1的输入端连接寄生电容C1的正极端，第一晶体管M1的控制端连接寄生电容C1的负极端，第二晶体管M2作为误差放大器的正相输入端；第三晶体管M3的输入端与第四晶体管M4的输入端均连接供电电源，第三晶体管M3的输出端以及控制端和第四晶体管M4的控制端连接；第五晶体管M5的输入端连接第三晶体管M3的输出端，第五晶体管M5的控制端连接和第六晶体管M6的控制端且两个控制端的公共端连接第一偏置电压Vb1，第六晶体管M6的输入端连接第四晶体管M4的输出端；第七晶体管M7的输入端连接第五晶体管M5的输出端，第七晶体管M7的控制端连接第八晶体管M8的控制端且两个控制端的公共端连接第二偏置电压Vb2，第八晶体管M8的输入端连接第六晶体管M6的输出端，其中，第八晶体管M8和第六晶体管M6的公共端与第十二晶体管M12的控制端连接；第九晶体管M9的输入端连接第七晶体管M7的输出端，且第九晶体管M9的输入端连接第一晶体管M1的输出端，第九晶体管M9的输出端连接接地端，第九晶体管M9的控制端连接第十晶体管M10的控制端且两个控制端的公共端连接第三偏置电压Vb3，第十晶体管M10的输入端连接第八晶体管M8的输出端，且第十晶体管M10的输入端连接第二晶体管M2的输出端及第十三晶体管M13的控制端，第十晶体管M10的输出端连接接地端；第十二晶体管M12的输入端连接供电电源，第十三晶体管M13的输出端连接接地端，第十二晶体管M12的输出端连接第十三晶体管M13的输入端，其中，第十二晶体管M12与第十三晶体管M13的公共端作为误差放大器的输出端。
需要说明的是，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第十一晶体管M11与第十二晶体管M12为PMOS管；第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10与第十三晶体管M13为NMOS管。
从图2中可以看出，误差放大器的输入对管为PMOS管，从而可使误差放大器在输入为较低电压时仍能正常工作，套筒结构中有三个偏置电压为运放提供直流偏置点。
如图3所示，缓冲器电路包括第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17与第十八晶体管M18；第十七晶体管M17的输入端和第十八晶体管M18的输入端均连接供电电源，第十八晶体管M18的输出端连接第十四晶体管M14的输入端，第十八晶体管M18的控制端连接第十七晶体管M17的控制端且两个控制端的公共端连接第十四晶体管M14的输入端，第十七晶体管M17的输出端连接第十五晶体管M15的输入端且第十七晶体管M17的输出端与第十五晶体管M15的输入端作为缓冲器电路的输出端；第十四晶体管M14的控制端作为缓冲器电路的正相输入端连接基准电压源VREF，第十四晶体管M14的输出端连接第十五晶体管M15的输出端且两个输出端的公共端连接第十六晶体管M16的输入端，第十五晶体管M15作为缓冲器电路的输出端连接电容Ch的正极端；第十六晶体管M16的输出端连接接地端，第十六晶体管M16的控制端连接第五偏置电压Vb5。
需要说明的是，第十七晶体管M17与第十八晶体管M18为PMOS管；第十四晶体管M14、第十五晶体管M15与第十六晶体管M16为NMOS管。
从图3可以看出，缓冲器电路的输入对管为PMOS管，从而可使缓冲器电路在输入为较低电压时仍能够正常工作。
如图4所示，输出电流采样电路包括第十九晶体管M19、第二十晶体管M20与第二十一晶体管M21；第十九晶体管M19的输入端连接供电电源，第十九晶体管M19的控制端作为输出电流采样电路的输入端与误差放大器的输出端及调整管MP的控制端连接，第十九晶体管M19的输出端连接第二十一晶体管M21的输入端；第二十晶体管M20的输入端作为输出电流采样电路的输出端连接误差放大器的动态偏置输入端，第二十晶体管M20的控制端连接第二十一晶体管M21的控制端且两个控制端的公共端连接第十九晶体管M19的输出端；第二十晶体管M20的输出端与第二十一晶体管M21的输出端均连接接地端。
需要说明的是，第十九晶体管M19为PMOS管，第二十晶体管M20与第二十一晶体管M21为NMOS管。
如图1所示，电阻反馈电路包括第一电阻R1和第二电阻R2；第一电阻R1的一端连接调整管MP的输出端，第一电阻R1的另一端与第二电阻R2的一端连接，第二电阻R2的另一端连接接地端以及电容Ch的负极端，第一电阻R1和第二电阻R2的公共端作为电阻反馈电路的输出端连接误差放大器的正相输入端。
发明人通过spectre仿真软件对传统常规的高电源抑制比LDO电路与本发明的可应用于中高频的高电源抑制比LDO电路进行仿真，通过在供电电源加AC交流小信号，查看输出点的交流信号大小，仿真软件可以自动转换成单位为db的交流信号，具体的仿真结果如图5所示。其中，曲线一为传统常规的高电源抑制比LDO电路的电源抑制比曲线，曲线二为本发明的可应用于中高频的高电源抑制比LDO电路的电源抑制比曲线。
参考图6，当传统常规的高电源抑制比LDO电路与可应用于中高频的高电源抑制比LDO电路的工作频率在10.1404KHz时，传统常规的高电源抑制比LDO电路的电源抑制比（PSRR）为-44.7663dB，可应用于中高频的高电源抑制比LDO电路的电源抑制比（PSRR）为-65.745dB。对比可发现，可应用于中高频的高电源抑制比LDO电路的电源抑制比相较于传统常规的高电源抑制比LDO电路的电源抑制比有显著提升，因此本发明提高了LDO电路在中高频时的性能，使其在中高频段的电源抑制比得到提升。
图5为传统常规的高电源抑制比LDO电路中基准电路与误差放大器直接相连的电路结构示意图，在图4的电路结构中，工作频率为中高频段时，误差放大器EA内部形成了一条由M11的输出电阻r11通过M1的寄生电容C1再到基准电路的输出电阻等效电阻Rj的电源噪声通路，如图中带箭头的虚线所示：
在中高频情况下，C1的阻抗Rc随着频率的增加而降低：
Figure SMS_1
误差放大器的电源噪声通路的总电阻为：Re=r11+Rc，可见，Re也随着频率的增加而降低；
在误差放大器EA的影响下基准输出点的电源噪声Vs为：
Figure SMS_2
在直流情况下，由于RC的电阻无限大，Vs约等于零，而在随着频率的增加情况下，由于基准电路输出为高阻态，Rj的阻值非常大， RC下降，Re也随着下降，在中高频情况下，Re≪Rj，导致Vs的值越来越接近1，也就是电源噪声有相当大一部分被传导到误差放大器的输入端，破坏了基准电路的电源抑制比，从而导致LDO的电源抑制比在中高频段变得越来越差。
图2为本发明的可应用于中高频的高电源抑制比LDO电路中基准电路与误差放大器直接相连的电路结构示意图，在图2的电路结构中，在工作频率为中高频段时，误差放大器EA内部形成了一条由M11的输出电阻r11通过M1的寄生电容C1再到缓冲器电路的输出电阻等效电阻Rh的电源噪声通路，如图中带箭头的虚线所示：
在中高频情况下，C1的阻抗Rc随着频率的增加而降低：
Figure SMS_3
误差放大器的电源噪声通路的总电阻为：Re=r11+Rc，可见，Re也随着频率的增加而降低；
在误差放大器EA的影响下基准输出点的电源噪声Vs为：
Figure SMS_4
在直流情况下，由于Rc无限大，图4与图2中的Vs都为0，在同样非常高的频率情况下，图4中的Rj为高阻态，随着RC的变小，在极限情况下图4中的Vs约等于Rj/Rj=1。图2中随着RC的变小，Re也随之下降，在极限情况下由于Rh也很小，且由于缓冲器电路通常采用跟随器接法的运输放大器构成，根据负反馈理论，这种的接法导致缓冲器电路的输出电阻Rh的阻值非常小，使Re≫Rh，图2中的Vs约等于Rh/（Re），因此Vs还是一个远远小于1的值，因此并不会导致图2的Vs较之图4的Vs那样发生明显的变化，而基准电路在受到高电压抑制比的缓冲器电路的保护下，其输出点在中高频情况下仍然具有较高的电源抑制比，从而确保LDO的电源抑制比在中高频段仍能有非常好的表现。
以上所述，仅是本发明较佳实施例而已，并非对本发明的技术范围作任何限制，故凡是依据本发明的技术实质对以上实施例所作的任何细微修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (6)

1.一种可应用于中高频的高电源抑制比LDO电路，其特征在于，包括供电电源、电流源、基准电路、缓冲器电路、带动态电流偏置的误差放大器、输出电流采样电路、调整管MP与电阻反馈电路；所述电流源的输入端与所述供电电源连接，所述电流源的输出端与所述缓冲器电路的电源输入端以及所述基准电路的电源输入端连接；所述基准电路的输出端与所述缓冲器电路的正相输入端连接，所述缓冲器电路的反相输入与所述缓冲器电路的输出端连接，所述缓冲器电路的输出端与电容Ch的正极端以及所述误差放大器的反相输入端连接，所述电容Ch的负极端连接接地端；所述误差放大器的输出端与所述调整管MP的控制端以及所述输出电流采样电路的输入端连接，所述输出电流采样电路的输出端与所述误差放大器的动态偏置输入端连接，所述调整管MP的输出端通过所述电阻反馈电路连接所述误差放大器的正相输入端；所述调整管MP的输入端连接所述供电电源，所述调整管MP和所述反馈电路的公共端作为低压差线性稳压器电路的输出端；所述误差放大器将所述反馈电路输出的反馈电压VFB与所述缓冲器电路的输出电压VREF-buff进行比较产生误差信号，通过对所述误差信号进行放大进而对所述调整管MP进行调节；
所述缓冲器电路包括第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17与第十八晶体管M18；所述第十七晶体管M17的输入端和所述第十八晶体管M18的输入端均连接所述供电电源，所述第十八晶体管M18的输出端连接所述第十四晶体管M14的输入端，所述第十八晶体管M18的控制端连接所述第十七晶体管M17的控制端且两个控制端的公共端连接所述第十四晶体管M14的输入端，所述第十七晶体管M17的输出端连接所述第十五晶体管M15的输入端且所述第十七晶体管M17的输出端与所述第十五晶体管M15的输入端作为所述缓冲器电路的输出端；所述第十四晶体管M14的控制端作为所述缓冲器电路的正相输入端连接基准电压源VREF，所述第十四晶体管M14的输出端连接所述第十五晶体管M15的输出端且两个输出端的公共端连接所述第十六晶体管M16的输入端，所述第十五晶体管M15作为所述缓冲器电路的输出端连接所述电容Ch的正极端；所述第十六晶体管M16的输出端连接接地端，所述第十六晶体管M16的控制端连接第五偏置电压Vb5；
所述误差放大器包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管12、第十三晶体管M13和寄生电容C1；所述第十一晶体管M11的输入端连接所述供电电源，所述第十一晶体管M11的控制端连接偏置电压Vb4，所述第十一晶体管M11的输出端分别连接所述第一晶体管M1的输入端与所述第二晶体管M2的输入端；所述第一晶体管M1的控制端作为所述误差放大器的反相输入端连接所述缓冲器电路的所述输出电压VREF-buff，所述第一晶体管M1的输入端连接所述寄生电容C1的正极端，所述第一晶体管M1的控制端连接所述寄生电容C1的负极端，所述第二晶体管M2作为所述误差放大器的正相输入端；所述第三晶体管M3的输入端与所述第四晶体管M4的输入端均连接所述供电电源，所述第三晶体管M3的输出端以及控制端和所述第四晶体管M4的控制端连接；所述第五晶体管M5的输入端连接所述第三晶体管M3的输出端，所述第五晶体管M5的控制端连接和所述第六晶体管M6的控制端且两个控制端的公共端连接第一偏置电压Vb1，所述第六晶体管M6的输入端连接所述第四晶体管M4的输出端；所述第七晶体管M7的输入端连接所述第五晶体管M5的输出端，所述第七晶体管M7的控制端连接所述第八晶体管M8的控制端且两个控制端的公共端连接第二偏置电压Vb2，所述第八晶体管M8的输入端连接所述第六晶体管M6的输出端，其中，所述第八晶体管M8和所述第六晶体管M6的公共端与所述第十二晶体管M12的控制端连接；所述第九晶体管M9的输入端连接所述第七晶体管M7的输出端，且所述第九晶体管M9的输入端连接所述第一晶体管M1的输出端，所述第九晶体管M9的输出端连接接地端，所述第九晶体管M9的控制端连接所述第十晶体管M10的控制端且两个控制端的公共端连接第三偏置电压Vb3，所述第十晶体管M10的输入端连接所述第八晶体管M8的输出端，且所述第十晶体管M10的输入端连接所述第二晶体管M2的输出端及第十三晶体管M13的控制端，所述第十晶体管M10的输出端连接接地端；所述第十二晶体管M12的输入端连接所述供电电源，所述第十三晶体管M13的输出端连接接地端，所述第十二晶体管M12的输出端连接所述第十三晶体管M13的输入端，其中，所述第十二晶体管M12与所述第十三晶体管M13的公共端作为所述误差放大器的输出端；
在工作频率为中高频段时，所述误差放大器EA内部形成了一条由M11的输出电阻通过M1的寄生电容C1再到所述缓冲器电路的输出电阻等效电阻Rh的电源噪声通路。
2.根据权利要求1所述的可应用于中高频的高电源抑制比LDO电路，其特征在于，所述第一晶体管M1、所述第二晶体管M2、所述第三晶体管M3、所述第四晶体管M4、所述第五晶体管M5、所述第六晶体管M6、所述第十一晶体管M11与所述第十二晶体管M12为PMOS管；所述第七晶体管M7、所述第八晶体管M8、所述第九晶体管M9、所述第十晶体管M10与所述第十三晶体管M13为NMOS管。
3.根据权利要求1所述的可应用于中高频的高电源抑制比LDO电路，其特征在于，所述第十七晶体管M17与所述第十八晶体管M18为PMOS管；所述第十四晶体管M14、所述第十五晶体管M15与所述第十六晶体管M16为NMOS管。
4.根据权利要求1所述的可应用于中高频的高电源抑制比LDO电路，其特征在于，所述输出电流采样电路包括第十九晶体管M19、第二十晶体管M20与第二十一晶体管M21；所述第十九晶体管M19的输入端连接所述供电电源，所述第十九晶体管M19的控制端作为所述输出电流采样电路的输入端与所述误差放大器的输出端及所述调整管MP的控制端连接，所述第十九晶体管M19的输出端连接所述第二十一晶体管M21的输入端；所述第二十晶体管M20的输入端作为所述输出电流采样电路的输出端连接所述误差放大器的动态偏置输入端，所述第二十晶体管M20的控制端连接所述第二十一晶体管M21的控制端且两个控制端的公共端连接所述第十九晶体管M19的输出端；所述第二十晶体管M20的输出端与所述第二十一晶体管M21的输出端均连接接地端。
5.根据权利要求4所述的可应用于中高频的高电源抑制比LDO电路，其特征在于，所述第十九晶体管M19为PMOS管，所述第二十晶体管M20与所述第二十一晶体管M21为NMOS管。
6.根据权利要求1所述的可应用于中高频的高电源抑制比LDO电路，其特征在于，所述电阻反馈电路包括第一电阻R1和第二电阻R2；所述第一电阻R1的一端连接所述调整管MP的输出端，所述第一电阻R1的另一端与所述第二电阻R2的一端连接，所述第二电阻R2的另一端连接接地端以及所述电容Ch的负极端，所述第一电阻R1和所述第二电阻R2的公共端作为所述电阻反馈电路的输出端连接所述误差放大器的正相输入端。
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