CN116133385A - 半导体结构及其制造方法 - Google Patents

Abstract

本申请实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构包括：基底；位于阵列区的存储电容单元包括：N个在平行于基底表面的方向上分布的绝缘柱；覆盖绝缘柱的顶面和侧面的下电极层；与下电极层正对的上电极层；位于上电极层与下电极层之间的电容介质层；其中，N个绝缘柱对应的下电极层或者N个绝缘柱对应的上电极层中的一者为连续膜层，另一者为分立膜层，N为大于等于2的自然数；位于电路区的晶体管，且晶体管包括位于电路区的基底内的电容控制端；电连接结构，与电容控制端电连接，且自电路区向阵列区延伸，以与相应的分立膜层相接触。本申请实施例至少可以降低制备半导体结构的工艺难度和提高半导体结构的电学性能。

Description

半导体结构及其制造方法

技术领域

本申请实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。

背景技术

存储器是用来存储程序和各种数据信息的记忆部件，按存储器的使用类型可分为只读存储器和随机存取存储器。存储器通常包括存储电容单元以及与存储电容单元连接的晶体管，存储电容单元用来存储代表存储信息的电荷，晶体管是控制存储电容单元的电荷流入和释放的开关。目前，存储电容单元通常为杯状结构或者柱状立式堆叠结构。

然而，随着存储器工艺节点的不断缩小，用于形成存储电容单元的电容孔的深宽比逐渐变大，提高制备包含存储电容单元的半导体结构的工艺难度。此外，在刻蚀形成电容孔时，电容孔的尺寸精度难以控制，且在向存储器中的电容孔中填充材料以形成存储电容单元时，易出现填充不实的现象，影响半导体结构的电学性能。

因此，需要涉及一种新的存储电容单元结构，以降低制备半导体结构的工艺难度和提高半导体结构的电学性能。

发明内容

本申请实施例提供一种半导体结构及其制造方法，至少有利于降低制备半导体结构的工艺难度和提高半导体结构的电学性能。

根据本申请一些实施例，本申请实施例一方面提供一种具有阵列区以及电路区的半导体结构，包括：基底；至少一个存储电容单元，所述存储电容单元位于所述阵列区，所述存储电容单元包括：N个在平行于所述基底表面的方向上分布的绝缘柱；下电极层，所述下电极层覆盖所述绝缘柱的顶面和侧面；上电极层，所述上电极层与所述下电极层正对；电容介质层，所述电容介质层位于所述上电极层与所述下电极层之间；其中，N个所述绝缘柱对应的所述下电极层或者N个所述绝缘柱对应的所述上电极层中的一者为连续膜层，另一者为分立膜层，N为大于或等于2的自然数晶体管，所述晶体管位于所述电路区，且所述晶体管包括位于所述电路区的所述基底内的电容控制端；电连接结构，所述电连接结构与所述电容控制端电连接，且所述电连接结构自所述电路区向所述阵列区延伸，以与相应的所述分立膜层相接触。

另外，半导体结构还包括：介质层，所述介质层位于所述电路区的所述基底上；所述电连接结构包括：导电柱，所述导电柱贯穿所述介质层且与所述电容控制端电连接；电连接层，所述电连接层位于所述介质层顶面且与所述导电柱顶面相接触，且所述电连接层自所述电路区向所述阵列区延伸，以与相应的所述分立膜层相接触。

另外，所述电连接层的材料与所述分立膜层的材料相同。

另外，N个所述绝缘柱对应的所述电容介质层为连续膜层，且所述电容介质层还位于所述介质层顶面以及所述电连接层顶面。

另外，所述晶体管的数量为N，所述电连接结构的数量为N的m倍，m为大于等于1的自然数。

另外，所述下电极层的材料包括TiN、Ti、W或者Mo中的至少一种；所述上电极层的材料包括TiN、Ti、W或者Mo中的至少一种。

另外，所述电容介质层的材料包括ZrO、AlO、HfO或者NbO中的至少一种。

另外，在垂直于所述基底表面方向上，所述绝缘柱的厚度为1nm～100nm。

另外，在平行于所述基底表面方向上，所述绝缘柱的宽度为1nm～100nm。

另外，N个所述绝缘柱对应的所述下电极层为分立膜层，N个所述绝缘柱对应的所述上电极层为连续膜层。

另外，所述半导体结构包括M个在垂直于所述基底表面方向上堆叠设置的所述存储电容单元，M为大于或等于2的自然数；还包括：绝缘层，所述绝缘层位于相邻层的所述存储电容单元之间；导电过孔，所述导电过孔贯穿所述绝缘层以及每一所述存储电容单元的所述连续膜层，以使所述导电过孔与每一所述存储电容单元的所述连续膜层相接触。

另外，所述半导体结构包括M个在垂于所述基底表面方向堆叠设置的所述电连接结构，且处于相邻层的所述电连接结构之间相接触。

另外，半导体结构还包括：字线，所述字线位于所述阵列区的所述基底内，且所述字线相对两侧的所述基底内分别具有第一掺杂区和第二掺杂区，所述第一掺杂区与所述下电极层电连接；位线，所述位线位于所述阵列区，且所述位线与所述第二掺杂区电连接。

根据本申请一些实施例，本申请实施例另一方面还提供一种半导体结构的制造方法，所述半导体结构具有阵列区以及电路区，制造方法包括：提供基底；在所述基底上形成至少一个存储电容单元，所述存储电容单元位于所述阵列区，所述存储电容单元包括：N个在平行于所述基底表面的方向上分布的绝缘柱；下电极层，所述下电极层覆盖所述绝缘柱的顶面和侧面；上电极层，所述上电极层与所述下电极层正对；电容介质层，所述电容介质层位于所述上电极层与所述下电极层之间；其中，N个所述绝缘柱对应的所述下电极层或者N个所述绝缘柱对应的所述上电极层中的一者为连续膜层，另一者为分立膜层，N为大于或等于2的自然数；在所述电路区形成晶体管，且所述晶体管包括位于所述电路区的所述基底内的电容控制端；形成电连接结构，所述电连接结构与所述电容控制端电连接，且所述电连接结构自所述电路区向所述阵列区延伸，以与相应的所述分立膜层相接触。

另外，所述电路区的所述基底上具有介质层；形成所述下电极层以及所述电连接结构的步骤包括：形成导电柱，所述导电柱贯穿所述介质层且与所述电容控制端电连接；形成连续的第一导电层，所述第一导电层位于所述绝缘柱的顶面和侧面，且还位于所述电路区的所述介质层顶面并与所述导电柱顶面相接触；图形化所述第一导电层，以形成电连接层以及多个相互分立的所述下电极层，所述电连接层位于所述介质层顶面且与所述导电柱顶面相接触，且所述电连接层自所述电路区向所述阵列区延伸，以与相应的所述下电极层电连接。

另外，形成所述电容介质层以及所述上电极层的工艺步骤包括：在所述下电极层表面形成连续的所述电容介质层，所述电容介质层位于相邻的所述绝缘柱之间，且还位于所述电连接层顶面以及所述介质层顶面；在所述电容介质层顶面形成第二导电层；去除位于所述电路区的所述第二导电层，剩余所述第二导电层作为所述上电极层。

另外，制造方法还包括：形成M个在垂直于所述基底表面方向上堆叠设置的所述存储电容单元，M为大于或等于2的自然数，且相邻层的所述存储电容单元之间具有绝缘层；形成导电过孔，所述导电过孔贯穿所述绝缘层以及每一所述存储电容单元的所述连续膜层，以使所述导电过孔与每一所述存储电容单元的所述连续膜层相接触。

本申请实施例提供的技术方案至少具有以下优点：

上述技术方案中，下电极层至少覆盖绝缘柱的顶面和侧面，且N个绝缘柱对应的下电极层或者N个绝缘柱对应的上电极层中的一者为连续膜层，另一者为分立膜层，使得存储电容单元中的上电极层和下电极层整体呈现波浪状或者山峰状，一方面，从制备工艺角度而言，形成如此形状的存储电容单元避免了制作用于形成存储电容单元的电容孔，因而有利于降低制备存储电容单元的工艺难度，以降低制备半导体结构的工艺难度；另一方面，由于电容孔的深宽比随着存储器工艺节点的缩小而增大时，形成的存储电容单元质量不高，会对半导体结构的电学性能造成不利影响，采用本申请的存储电容单元，无需制备电容孔，有利于保证形成的存储电容单元具有较高的质量，且上电极层和下电极层整体均呈现波浪状或者山峰状，有利于增大上电极层和下电极层之间的正对面积，以提高存储电容单元的电容量，从而有利于提高半导体结构的电学性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1至图10为本申请实施例中提供的半导体结构的制造方法各步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，半导体结构的制备工艺难度有待降低，半导体结构的电学性能有待提高。

本申请实施提供一种半导体结构及其制造方法，半导体结构中，存储电容单元中的上电极层和下电极层整体呈现波浪状或者山峰状，一方面，从制备工艺角度而言，形成如此形状的存储电容单元避免了制作用于形成存储电容单元的电容孔，因而有利于降低制备存储电容单元的工艺难度；另一方面，由于电容孔的深宽比随着存储器工艺节点的缩小而增大时，形成的电容孔的尺寸精度以及依据电容孔形成的存储电容单元质量均不高，会对半导体结构的电学性能造成不利影响，采用本申请的存储电容单元，无需制备电容孔，有利于提高形成的存储电容单元的质量，且上电极层和下电极层整体均呈现波浪状或者山峰状，有利于增大上电极层和下电极层之间的正对面积，以提高存储电容单元的电容量，从而有利于提高半导体结构的电学性能。

下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图1和图2为本申请一实施例提供的半导体结构的剖面结构示意图，需要说明的是，图2中以三个点的省略号，表示半导体结构中包括多层重复堆叠的存储电容单元以及多层重复堆叠的晶体管和电连接结构。

参考图1或图2，半导体结构具有阵列区a以及电路区b，半导体结构包括：基底100；至少一个存储电容单元101，存储电容单元101位于阵列区a，存储电容单元101包括：N个在平行于基底100表面的方向上分布的绝缘柱111；下电极层121，下电极层121覆盖绝缘柱111的顶面和侧面；上电极层131，上电极层131与下电极层121正对；电容介质层141，电容介质层141位于上电极层131与下电极层121之间；其中，N个绝缘柱111对应的下电极层121或者N个绝缘柱111对应的上电极层131中的一者为连续膜层，另一者为分立膜层，N为大于或等于2的自然数；晶体管102，晶体管102位于电路区b，且晶体管102包括位于电路区b的基底100内的电容控制端112；电连接结构103，电连接结构103与电容控制端112电连接，且电连接结构103自电路区b向阵列区a延伸，以与相应的分立膜层相接触。

相较于柱状立式堆叠存储电容单元中，下电极层与上电极层之间的正对区域为平面，本申请中，下电极层121至少覆盖绝缘柱111的顶面和侧面，且上电极层131和下电极层121正对，则下电极层121和上电极层131之间的正对区域至少包括与绝缘柱111的顶面和侧面对应的区域，有利于提高下电极层121和上电极层131之间的正对面积，以提高存储电容单元的电容量，从而有利于提高半导体结构的电学性能。

相较于杯状存储电容单元中，需要形成深宽比大的电容孔，在电容孔的基础上形成下电极层与上电极层，本申请中，形成绝缘柱111以及在绝缘柱111的基础上形成下电极层121和上电极层131的工艺难度降低，且更容易控制形成的下电极层121和上电极层131的尺寸精度，从而有利于降低制备半导体结构的工艺难度和提高半导体结构的电学性能。

以下将结合附图对本申请实施例进行更为详细的说明。

其中，电路区b位于阵列区a的***，晶体管102中的电容控制端112通过电连接结构103与存储电容单元101中的分立膜层电连接，用于控制分立膜层的电位。

在一些实施例中，在垂直于基底100表面方向上，绝缘柱111的厚度可以为1nm～100nm，且在平行于基底100表面方向上，绝缘柱111的宽度可以为1nm～100nm。绝缘柱111的厚度和宽度在该范围内时，有利于促进半导体结构向精细化方向发展，即在保证下电极层121和上电极层131之间较大的正对面积的同时，保证单个存储电容单元101在半导体结构中占据的空间处于合适大小，避免半导体结构因存储电容单元101导致整体的尺寸过大。例如，绝缘柱111的厚度可以为50nm，绝缘柱111的宽度可以为50nm。

在一些实施例中，N个绝缘柱111对应的下电极层121为分立膜层，N个绝缘柱111对应的上电极层131为连续膜层。

需要说明的是，图1和图2中仅以下电极层121为分立膜层，上电极层131为连续膜层为示例。在其他实施例中，N个绝缘柱对应的下电极层也可以为连续膜层，N个绝缘柱对应的上电极层也可以为分立膜层。此外，图1和图2中以N为3为示例，在实际应用中，N为大于等于1的自然数即可。

其中，下电极层121的材料包括TiN、Ti、W或者Mo中的至少一种；上电极层131的材料包括TiN、Ti、W或者Mo中的至少一种。在一些实施例中，下电极层121的材料和上电极层131的材料可以相同，有利于简化存储电容单元101的制备工艺以及降低存储电容单元101的制备成本。在其他实施例中，下电极层的材料和上电极层的材料也可以不相同。

此外，电容介质层141的材料包括ZrO、AlO、HfO或者NbO中的至少一种，用于保证电容介质层141具有较高的介电常数，以提高存储电容单元101的电容量。

继续参考图1或图2，半导体结构还可以包括：介质层104，介质层104位于电路区b的基底100上；电连接结构103包括：导电柱113，导电柱113贯穿介质层104且与电容控制端112电连接；电连接层123，电连接层123位于介质层104顶面且与导电柱113顶面相接触，且电连接层123自电路区b向阵列区a延伸，以与相应的分立膜层相接触。

此外，晶体管102还包括栅极122，在一些实施例中，栅极122位于基底100的表面，且位于介质层104中，与导电柱113具有间隔。

需要说明的是，图1和图2中仅以虚线框圈出电容控制端112在基底100中的大致范围为示例，在实际应用中，对电容控制端112在基底100中所处的范围的形状不做限制，只需满足电容控制端112位于与栅极122正下方的基底100的一侧即可。

在一些实施例中，当下电极层121为分立膜层时，电连接层123与下电极层121相接触电连接，且电连接层123的材料与下电极层121的材料可以相同。在其他实施例中，当上电极层为分立膜层时，电连接层与上电极层相接触电连接，且电连接层的材料与上电极层的材料可以相同；或者，当下电极层为分立膜层时，电连接层与下电极层相接触电连接，且电连接层的材料与下电极层的材料可以不同；或者，当上电极层为分立膜层时，电连接层与上电极层相接触电连接，且电连接层的材料与上电极层的材料可以不同。

上述实施例中，电连接层123的材料与分立膜层的材料相同，则电连接层123的材料与分立膜层可以为一体成型结构，从而有利于简化半导体结构的制备工艺以及降低半导体结构的制备成本。在其他实施例中，电连接层的材料与分立膜层的材料也可以不相同。

在一些实施例中，N个绝缘柱111对应的电容介质层141为连续膜层，且电容介质层141还位于介质层104顶面以及电连接层123顶面。即，电容介质层141不仅位于阵列区a，还位于电路区b，位于电路区b的电容介质层141用于实现电连接层与其他无关导电结构之间的绝缘。

关于存储电容单元101的个数，以下将参考图1至图2进行详细的说明。

在一些实施例中，参考图1，存储电容单元101的个数为1个，半导体结构还包括位于上电极层131和电容介质层141顶面的绝缘层151，以及至少贯穿绝缘层151且与为连续膜层的上电极层131接触电连接的导电过孔105。其中，绝缘层151可以为连续膜层，用于使得阵列区a的半导体结构顶面与电路区b的半导体结构顶面齐平，以及避免上电极层131暴露在外；导电过孔105用于控制为连续膜层的上电极层131的电位。

其中，图1以导电过孔105穿过部分厚度的上电极层131，以与上电极层131接触电连接为示例，在实际应用中，导电过孔可以贯穿上电极层以与上电极层接触电连接，或者，导电过孔可以仅贯穿绝缘层以与上电极层顶面接触电连接。

在另一些实施例中，参考图2，半导体结构包括M个在垂直于基底100表面方向上堆叠设置的存储电容单元101，M为大于或等于2的自然数。半导体结构还包括：绝缘层151，绝缘层151位于相邻层的存储电容单元101之间；导电过孔105，导电过孔105贯穿绝缘层151以及每一存储电容单元101的连续膜层，以使导电过孔105与每一存储电容单元101的连续膜层相接触。

此外，导电过孔105还贯穿除与基底100接触的存储电容单元101之外的其他存储电容单元101中的电容介质层141，从而于控制为连续膜层的上电极层131的电位。

其中，绝缘层151用于实现相邻层的存储电容单元101中分立膜层的电绝缘；M个存储电容单元101在垂直于基底100表面方向上堆叠设置，有利于进一步提高半导体结构整体的电容量。

半导体结构包括M个在垂于基底100表面方向堆叠设置的电连接结构103，且处于相邻层的电连接结构103之间相接触。

其中，对于除与基底100接触的存储电容单元101之外的存储电容单元101，该存储电容单元101中的导电柱113不仅贯穿该存储电容单元101中的介质层104，还贯穿位于该存储电容单元101下方的绝缘层151和电容介质层141，使得该存储电容单元101中的导电柱113的底面与位于该存储电容单元101下方的存储电容单元101中的电连接层的顶面接触电连接，以使多层存储电容单元101中相应的分立膜层通过依次接触电连接的电连接结构103由同一晶体管102控制。

需要说明的是，图2中以相邻层的存储电容单元101中的绝缘柱111在基底100上的正投影重合为示例，在实际应用中，相邻层的存储电容单元中的绝缘柱在基底上的正投影可以部分交叠或者完全不重合，即存储电容单元中绝缘柱的排布方式不受与该存储电容单元相邻的存储电容单元中绝缘柱的排布方式的限制，只需满足导电过孔与每一存储电容单元中的连续膜层接触电连接时，不与每一存储电容单元中的分立膜层接触即可。

此外，图2中仅示意出半导体结构中的三层存储电容单元101，且图2中以导电过孔105贯穿与基底100接触的存储电容单元101中为连续膜层的上电极层131为示例，在实际应用中，导电过孔可以贯穿与基底接触的存储电容单元中部分厚度的上电极层，以与该上电极层接触电连接，或者，导电过孔可以仅贯穿与基底接触的存储电容单元中的绝缘层，以与与基底接触的存储电容单元中的上电极层顶面接触电连接。

上述两种实施例中，图1和图2中以连续膜层为上电极层131，分立膜层为下电极层121为示例，则导电过孔105贯穿上电极层131，以使导电过孔105与每一存储电容单元101的上电极层131相接触，晶体管102通过电容控制端112和电连接结构103控制下电极层121的电位，导电过孔105用于控制上电极层131的电位。在实际应用中，连续膜层可以为下电极层，分立膜层可以为上电极层，则导电过孔贯穿下电极层，以使导电过孔与每一存储电容单元的下电极层相接触，晶体管用于控制上电极层的电位，导电过孔用于控制下电极层的电位。

上述两种实施例中，晶体管102的数量可以与单个存储电容单元101中的绝缘柱111的数量相等，即晶体管102的数量为N，晶体管102与单个存储电容单元101中的绝缘柱111一一对应。电连接结构103的数量为N的m倍，m为大于等于1的自然数。

需要说明的是，绝缘柱111的数量与分立膜层的数量相等，即绝缘柱111与分立膜层一一对应。同一晶体管102中的多个电连接结构103分别对应每一存储电容单元101中的至少一个分立膜层。

在一些实施例中，导电柱113与电连接结构103为一一对应的关系，多层存储电容单元101之间的分立膜层也存在一一对应的关系，且存在对应关系的分立膜层与同一晶体管102中的多个电连接结构103一一接触电连接，则晶体管的数量与单层存储电容单元101中分立膜层的数量相等。

在另一些实施例中，同一导电柱113可以与至少两个电连接层123接触电连接，即同一晶体管102可以控制同一存储电容单元中的至少两个分立膜层。因此，在实际应用中，对电连接结构与存储电容单元中的分立膜层的具体连接关系不做限制，可根据电路连接需要合理设置。

此外，半导体结构还包括：字线(未图示)，字线位于阵列区a的基底100内，且字线相对两侧的基底100内分别具有第一掺杂区(未图示)和第二掺杂区(未图示)，第一掺杂区与下电极层121电连接；位线(未图示)，位线位于阵列区a，且位线与第二掺杂区电连接。

综上所述，存储电容单元101中的上电极层131和下电极层121整体呈现波浪状或者山峰状，一方面，有利于增大上电极层131和下电极层121之间的正对面积，以提高存储电容单元101的电容量，且可以通过堆叠设置多层存储电容单元101，以进一步增大半导体结构整体的电容量，从而有利于提高半导体结构的电学性能。另一方面，从制备工艺角度而言，形成如此形状的存储电容单元有利于在降低制备存储电容单元的工艺难度的同时，提高形成的存储电容单元101整体的尺寸精度。

本申请另一实施例还提供一种半导体结构的制造方法，用于形成上述半导体结构。以下将结合附图对本申请另一实施例提供的半导体结构的制造方法进行详细说明，与上述实施例相同或者相应的地方，在此不做赘述。

参考图3，提供基底100，基底100具有阵列区a和电路区b，电路区b位于阵列区a的周围。

结合参考图3至图10，在基底100上形成至少一个存储电容单元101，存储电容单元101位于阵列区a，存储电容单元101包括：N个在平行于基底100表面的方向上分布的绝缘柱111；下电极层121，下电极层121覆盖绝缘柱111的顶面和侧面；上电极层131，上电极层131与下电极层121正对；电容介质层141，电容介质层141位于上电极层131与下电极层121之间；其中，N个绝缘柱111对应的下电极层121或者N个绝缘柱111对应的上电极层131中的一者为连续膜层，另一者为分立膜层，N为大于或等于2的自然数；在电路区b形成晶体管102，且晶体管102包括位于电路区b的基底100内的电容控制端112；形成电连接结构103，电连接结构103与电容控制端112电连接，且电连接结构103自电路区b向阵列区a延伸，以与相应的分立膜层相接触。

在一些实施例中，形成绝缘柱111包括如下工艺步骤：

继续参考图3至图4，沿垂直于基底100表面的方向，在基底100上形成第一介质层116、第二介质层126、第三介质层136和具有开口的掩膜版107。

以掩膜版107为掩膜依次刻蚀第一介质层116、第二介质层126和第三介质层136，去除掩膜版107和剩余的第一介质层116和第二介质层126且保留剩余的第三介质层136作为绝缘柱111。在一些例子中，掩膜版107的材料可以为光刻胶，第一介质层116可以为氮化硅层，第二介质层126可以为旋涂硬掩膜层，第三介质层136可以为氮氧化硅层。如此，以掩膜版107为掩膜刻蚀第一介质层116、第二介质层126和第三介质层136，掩膜版107中的开口图案依次往下传递，有利于提高最终形成的绝缘柱111的尺寸精度。

在一些实施例中，在垂直于基底100表面方向上，绝缘柱111的厚度可以为1nm～100nm，且在平行于基底100表面方向上，绝缘柱111的宽度可以为1nm～100nm。在实际应用中，可以根据电路连接的需要，合理设置绝缘柱111的厚度和宽度，从而调整下电极层121和上电极层131的正对面积。

相较于形成深宽比大的电容孔，本申请实施例中形成绝缘柱111的工艺步骤简便，且容易精准控制最终形成的绝缘柱111的尺寸精度，后续以绝缘柱111为基础形成下电极层和上电极层时，也更容易控制形成的下电极层和上电极层的质量和尺寸精度，从而有利于降低制备半导体结构的工艺难度和提高半导体结构的电学性能。

在一些实施例中，在形成绝缘柱111之前，在电路区b的基底100内就形成由电容控制端112以及位于基底100表面的栅极122，以在电路区b中形成晶体管102，且形成包裹晶体管102的介质层104。在其他实施例中，也可以在形成绝缘柱之后，在形成下电极层之前，形成位于电路区的晶体管。

参考图5至图6，形成下电极层121以及电连接结构103可以包括如下工艺步骤：

参考图5，形成导电柱113，导电柱113贯穿介质层104且与电容控制端112电连接。

继续参考图5，形成连续的第一导电层133，第一导电层133位于绝缘柱111的顶面和侧面，且还位于电路区b的介质层104顶面并与导电柱113顶面相接触。

其中，由于相邻绝缘柱111之间的间隔的深宽比较小，有利于保证第一导电层133的连续性，也有利于保证后续形成的电容介质层和第二导电层的连续性，以提高形成的上电极层和下电极层的质量。

结合参考图5和图6，图形化第一导电层133，以形成电连接层123以及多个相互分立的下电极层121，电连接层123位于介质层104顶面且与导电柱113顶面相接触，且电连接层123自电路区b向阵列区a延伸，以与相应的下电极层121电连接。电连接层123和导电柱113共同构成电连接结构103。

在其他实施例中，可以仅对电路区的第一导电层图形化，以形成电连接层，位于阵列区连续的第一导电层作为下电极层。

参考图7至图8，形成电容介质层141以及上电极层131可以包括如下工艺步骤：

参考图7，在下电极层121表面形成连续的电容介质层141，电容介质层141位于相邻的绝缘柱111之间，且还位于电连接层123顶面以及介质层104顶面；在电容介质层141顶面形成第二导电层(未图示)。

参考图8，去除位于电路区b的第二导电层，剩余第二导电层作为上电极层131。

继续参考图8，在上电极层131顶面和电路区b的电容介质层141顶面形成初始绝缘层152，初始绝缘层152填充满相邻绝缘柱111之间的间隔。

结合参考图8和图1，对初始绝缘层152进行平坦化处理，形成绝缘层151，使得阵列区a的绝缘层151顶面与电路区b的绝缘层151顶面齐平。

在一些实施例中，参考图1，根据实际电路的需求，形成一层存储电容单元101即可。

在另一些实施例中，在图1的基础上，参考图9、图10和图2，制造方法还可以包括：形成M个在垂直于基底100表面方向上堆叠设置的存储电容单元101，M为大于或等于2的自然数，且相邻层的存储电容单元101之间具有绝缘层151；形成导电过孔105，导电过孔105贯穿绝缘层151以及每一存储电容单元101的连续膜层，以使导电过孔105与每一存储电容单元101的连续膜层相接触。

图1中以上电极层131为连续膜层为示例，即形成的导电过孔105与每一存储电容单元101的上电极层131接触电连接。在实际应用中，也可以下电极层为连续膜层为示例，即形成的导电过孔与每一存储电容单元的下电极层接触电连接。

结合参考图1和图9，在形成的绝缘层151的基础上再次形成依次堆叠的第一介质层116、第二介质层126、第三介质层136和具有开口的掩膜版107，用于形成第二个存储电容单元101中的绝缘柱111。形成绝缘柱的具体方法与上述实施例相同，在此不做赘述。

参考图10，在形成绝缘柱111的基础上，形成下电极层121、上电极层131、电容介质层141、绝缘层151以及与下电极层121对应的电连接结构103。其中下电极层121、上电极层131、电容介质层141、绝缘层151以及电连接结构103的形成步骤与上述实施例相同，在此不做赘述。

结合参考图10和图2，以此类推，可以根据实际电路中的电路需求，重复上述形成绝缘柱111、下电极层121、上电极层131、电容介质层141、绝缘层151以及电连接结构103的步骤，以形成M个在垂直于基底100表面方向上堆叠设置的存储电容单元101。

综上所述，一方面，相较于形成深宽比大的电容孔，本申请实施例中形成绝缘柱111的工艺步骤简便，且容易精准控制最终形成的绝缘柱111的尺寸精度，且以绝缘柱111为基础形成下电极层121和上电极层131时，也更容易控制形成的上电极层131和下电极层121的质量和尺寸精度，从而有利于降低制备半导体结构的工艺难度和提高半导体结构的电学性能；另一方面，形成的上电极层131和下电极层121整体均呈现波浪状或者山峰状，有利于增大上电极层131和下电极层121之间的正对面积，以提高存储电容单元的电容量，从而有利于提高半导体结构的电学性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，所述半导体结构具有阵列区以及电路区，包括：

基底；

至少一个存储电容单元，所述存储电容单元位于所述阵列区，所述存储电容单元包括：N个在平行于所述基底表面的方向上分布的绝缘柱；下电极层，所述下电极层覆盖所述绝缘柱的顶面和侧面；上电极层，所述上电极层与所述下电极层正对；电容介质层，所述电容介质层位于所述上电极层与所述下电极层之间；其中，N个所述绝缘柱对应的所述下电极层或者N个所述绝缘柱对应的所述上电极层中的一者为连续膜层，另一者为分立膜层，N为大于或等于2的自然数；

晶体管，所述晶体管位于所述电路区，且所述晶体管包括位于所述电路区的所述基底内的电容控制端；

电连接结构，所述电连接结构与所述电容控制端电连接，且所述电连接结构自所述电路区向所述阵列区延伸，以与相应的所述分立膜层相接触。

2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：介质层，所述介质层位于所述电路区的所述基底上；所述电连接结构包括：

导电柱，所述导电柱贯穿所述介质层且与所述电容控制端电连接；

电连接层，所述电连接层位于所述介质层顶面且与所述导电柱顶面相接触，且所述电连接层自所述电路区向所述阵列区延伸，以与相应的所述分立膜层相接触。

3.如权利要求2所述的半导体结构，其特征在于，所述电连接层的材料与所述分立膜层的材料相同。

4.如权利要求2所述的半导体结构，其特征在于，N个所述绝缘柱对应的所述电容介质层为连续膜层，且所述电容介质层还位于所述介质层顶面以及所述电连接层顶面。

5.如权利要求1所述的半导体结构，其特征在于，所述晶体管的数量为N，所述电连接结构的数量为N的m倍，m为大于等于1的自然数。

6.如权利要求1所述的半导体结构，其特征在于，所述下电极层的材料包括TiN、Ti、W或者Mo中的至少一种；所述上电极层的材料包括TiN、Ti、W或者Mo中的至少一种。

7.如权利要求1所述的半导体结构，其特征在于，所述电容介质层的材料包括ZrO、AlO、HfO或者NbO中的至少一种。

8.如权利要求1所述的半导体结构，其特征在于，在垂直于所述基底表面方向上，所述绝缘柱的厚度为1nm～100nm。

9.如权利要求1所述的半导体结构，其特征在于，在平行于所述基底表面方向上，所述绝缘柱的宽度为1nm～100nm。

10.如权利要求1所述的半导体结构，其特征在于，N个所述绝缘柱对应的所述下电极层为分立膜层，N个所述绝缘柱对应的所述上电极层为连续膜层。

11.如权利要求1所述的半导体结构，其特征在于，所述半导体结构包括M个在垂直于所述基底表面方向上堆叠设置的所述存储电容单元，M为大于或等于2的自然数；还包括：

绝缘层，所述绝缘层位于相邻层的所述存储电容单元之间；

导电过孔，所述导电过孔贯穿所述绝缘层以及每一所述存储电容单元的所述连续膜层，以使所述导电过孔与每一所述存储电容单元的所述连续膜层相接触。

12.如权利要求11所述的半导体结构，其特征在于，所述半导体结构包括M个在垂于所述基底表面方向堆叠设置的所述电连接结构，且处于相邻层的所述电连接结构之间相接触。

13.如权利要求1所述的半导体结构，其特征在于，还包括：

字线，所述字线位于所述阵列区的所述基底内，且所述字线相对两侧的所述基底内分别具有第一掺杂区和第二掺杂区，所述第一掺杂区与所述下电极层电连接；

位线，所述位线位于所述阵列区，且所述位线与所述第二掺杂区电连接。

14.一种半导体结构的制造方法，其特征在于，所述半导体结构具有阵列区以及电路区，包括：

提供基底；

在所述基底上形成至少一个存储电容单元，所述存储电容单元位于所述阵列区，所述存储电容单元包括：N个在平行于所述基底表面的方向上分布的绝缘柱；下电极层，所述下电极层覆盖所述绝缘柱的顶面和侧面；上电极层，所述上电极层与所述下电极层正对；电容介质层，所述电容介质层位于所述上电极层与所述下电极层之间；其中，N个所述绝缘柱对应的所述下电极层或者N个所述绝缘柱对应的所述上电极层中的一者为连续膜层，另一者为分立膜层，N为大于或等于2的自然数；

在所述电路区形成晶体管，且所述晶体管包括位于所述电路区的所述基底内的电容控制端；

形成电连接结构，所述电连接结构与所述电容控制端电连接，且所述电连接结构自所述电路区向所述阵列区延伸，以与相应的所述分立膜层相接触。

15.如权利要求14所述的制造方法，其特征在于，所述电路区的所述基底上具有介质层；形成所述下电极层以及所述电连接结构的步骤包括：

形成导电柱，所述导电柱贯穿所述介质层且与所述电容控制端电连接；

形成连续的第一导电层，所述第一导电层位于所述绝缘柱的顶面和侧面，且还位于所述电路区的所述介质层顶面并与所述导电柱顶面相接触；

图形化所述第一导电层，以形成电连接层以及多个相互分立的所述下电极层，所述电连接层位于所述介质层顶面且与所述导电柱顶面相接触，且所述电连接层自所述电路区向所述阵列区延伸，以与相应的所述下电极层电连接。

16.如权利要求15所述的制造方法，其特征在于，形成所述电容介质层以及所述上电极层的工艺步骤包括：

在所述下电极层表面形成连续的所述电容介质层，所述电容介质层位于相邻的所述绝缘柱之间，且还位于所述电连接层顶面以及所述介质层顶面；

在所述电容介质层顶面形成第二导电层；

去除位于所述电路区的所述第二导电层，剩余所述第二导电层作为所述上电极层。

17.如权利要求16所述的制造方法，其特征在于，还包括：形成M个在垂直于所述基底表面方向上堆叠设置的所述存储电容单元，M为大于或等于2的自然数，且相邻层的所述存储电容单元之间具有绝缘层；

形成导电过孔，所述导电过孔贯穿所述绝缘层以及每一所述存储电容单元的所述连续膜层，以使所述导电过孔与每一所述存储电容单元的所述连续膜层相接触。

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