CN116126274A - 多主机显示方法、设备、***、显示终端和存储介质 - Google Patents
多主机显示方法、设备、***、显示终端和存储介质 Download PDFInfo
- Publication number
- CN116126274A CN116126274A CN202310418760.3A CN202310418760A CN116126274A CN 116126274 A CN116126274 A CN 116126274A CN 202310418760 A CN202310418760 A CN 202310418760A CN 116126274 A CN116126274 A CN 116126274A
- Authority
- CN
- China
- Prior art keywords
- host
- register
- display
- video interface
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 70
- 238000004590 computer program Methods 0.000 claims description 11
- 210000001503 joint Anatomy 0.000 claims description 3
- 230000008569 process Effects 0.000 description 11
- 230000006835 compression Effects 0.000 description 9
- 238000007906 compression Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000004891 communication Methods 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000013473 artificial intelligence Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000003032 molecular docking Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/765—Interface circuits between an apparatus for recording and another apparatus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
本申请提供一种多主机显示方法、设备、***、显示终端和存储介质，涉及图像数据处理领域，包括：获取显示指令，解析所述显示指令得到通路值；所述通路值用于表征对应显示的主机；根据通路值确定目标信号通道；将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；基于所述单视频接口显示所述视频数据。本申请不必为每个主机端配置一个独立的视频接口，只需要一个视频接口即可适配多个主机端，降低了部件的采购和部署成本，也减少了服务器主板上所需要的视频接口的数量。
Description
技术领域
本申请涉及图像数据处理领域，特别涉及一种多主机显示方法、设备、***、显示终端和存储介质。
背景技术
双HOST显示终端即一块显示终端主板上有两个主机，即两套独立的主机CPU/内存/硬盘，两套***独立的运行，传统双HOST显示终端的VGA显示也是独立的，即主板上的基板管理控制芯片中有两套独立的VGA显示***，分别对应两个主机HOST，进行独立的显示。而显示时可以采用VGA显示。VGA（Video Graphics Array）视频图形阵列是一种使用模拟信号的电脑显示标准。VGA接口即电脑采用VGA标准输出数据的专用接口。
目前，双HOST显示终端中实现VGA显示的方式是用两组独立的VGA来实现的，也就是说基板管理控制芯片上有两组独立的VGA通路，造成较大的资源浪费，且需要实现两路视频压缩控制逻辑，进而造成基本管理控制芯片面积增大，项目成本高。
发明内容
本申请的目的是提供一种多主机显示方法、设备、***、显示终端和存储介质，能够基于单视频接口实现多主机的显示，降低多主机的图像显示成本。
为解决上述技术问题，本申请提供一种多主机显示方法，基于单视频接口，所述方法包括：
获取显示指令，解析所述显示指令得到通路值；所述通路值用于表征对应显示的主机；
根据通路值确定目标信号通道；
将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；
基于所述单视频接口显示所述视频数据。
可选的，利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置之前，还包括：
确定所述目标信号通道对应的目标基址寄存器；
从所述目标基址寄存器中获取所述寄存器配置数据。
可选的，获取显示指令，解析所述显示指令得到通路值包括：
获取显示切换指令，解析所述显示切换指令得到切换后的通路值。
可选的，获取显示切换指令，解析所述显示切换指令得到切换后的通路值之后，还包括：
判断所述单视频接口当前是否显示视频数据；
若是，判断所述通路值与当前通路值是否相同；
若否，下发复位指令至所述单视频接口中的复位寄存器。
可选的，下发复位指令至所述单视频接口中的复位寄存器之后，还包括：
根据所述复位寄存器的值对所述单视频接口中的寄存器进行复位。
可选的，根据所述复位寄存器的值对所述单视频接口中的寄存器进行复位时，还包括：
读取缓存在内存预设空间的设定帧数据；所述设定帧数据应用于切换主机显示数据切换。
可选的，读取缓存在内存预设空间的设定帧数据之前，还包括：
设置显示时间和显示内容；
根据所述显示时间和显示内容生成设定帧数据；
将所述设定帧数据存于所述内存预设空间。
可选的，利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置时，还包括：
将剩余信号通道对应的寄存器配置数据存储至基板管理控制***一侧内存的对应空间。
可选的，利用所述单视频接口显示所述视频数据前，还包括：
将所述视频数据写入缓存，并执行数据读回处理，得到视频显示数据。
可选的，利用所述单视频接口显示所述视频数据包括：
利用所述单视频接口显示所述视频显示数据。
可选的，若存在第一主机端和第二主机端，且所述目标信号通道对应所述第一主机端，所述将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置包括：
将所述第一主机端的第一视频数据写入第一内存地址空间，并根据所述第一主机端对应的第一基址寄存器空间内的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
可选的，若所述目标信号通道对应所述第二主机端，所述将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置包括：
将所述第二主机端的第二视频数据写入第二内存地址空间，并根据所述第二主机端对应的第二基址寄存器空间内的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
可选的，还包括：
将所述第一视频数据存储至内存的第一存储空间，并将所述第二基址寄存器空间内的寄存器配置数据存储至所述内存的第三存储空间。
可选的，包括：
将所述第二视频数据存储至内存的第二存储空间，并将所述第一基址寄存器空间内的寄存器配置数据存储至所述内存的第四存储空间。
本申请还提供一种多主机显示设备，包括：
处理器，用于获取显示指令，解析所述显示指令得到通路值；
设于单视频接口内部的寄存器配置模块，用于根据所述通路值确定信号通道，以及在切换信号通道时进行复位；
设于所述单视频接口内部，与主机端相连的信息解析模块，用于获取对应信号通道的视频数据；
与所述单视频接口和所述处理器均相连的基板管理控制***，用于将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；
显示单元，用于显示所述视频数据。
可选的，所述信息解析模块还用于根据基址寄存器中的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
可选的，还包括：
与主机端的PCIE发送链路对接的PCIE接收链路，用于接收所述主机端的视频数据。
可选的，还包括：
与所述基板管理控制***相连的内存，用于存储各主机端的视频数据和相应的寄存器配置数据。
本申请还提供一种多主机显示***，包括：
指令获取模块，用于获取显示指令，解析所述显示指令得到通路值；所述通路值用于表征对应显示的主机；
通道确定模块，用于根据通路值确定目标信号通道；
视频数据处理模块，用于将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；
显示模块，用于基于所述单视频接口显示所述视频数据。
可选的，还包括：
目标基址寄存器确定模块，用于确定所述目标信号通道对应的目标基址寄存器；
寄存器配置数据获取模块，用于从所述目标基址寄存器中获取所述寄存器配置数据。
可选的，指令获取模块包括：
显示切换指令获取子模块，用于获取显示切换指令，解析所述显示切换指令得到切换后的通路值。
可选的，还包括：
第一判断子模块，用于判断所述单视频接口当前是否显示视频数据；
第二判断子模块，用于所述单视频接口当前是显示视频数据，判断所述通路值与当前通路值是否相同；
下发子模块，用于若所述单视频接口当前不是显示视频数据，下发复位指令至所述单视频接口中的复位寄存器。
可选的，还包括：
复位子模块，用于根据所述复位寄存器的值对所述单视频接口中的寄存器进行复位。
可选的，还包括：
读取子模块，用于读取缓存在内存预设空间的设定帧数据；所述设定帧数据应用于切换主机显示数据切换。
可选的，还包括：
设置子模块，用于设置显示时间和显示内容；
生成子模块，用于根据所述显示时间和显示内容生成设定帧数据；
储存子模块，用于将所述设定帧数据存于所述内存预设空间。
可选的，还包括：
存储模块，用于将剩余信号通道对应的寄存器配置数据存储至基板管理控制***一侧内存的对应空间。
可选的，还包括：
读回处理模块，用于将所述视频数据写入缓存，并执行数据读回处理，得到视频显示数据。
可选的，读回处理模块包括：
显示子模块，用于利用所述单视频接口显示所述视频显示数据。
可选的，若存在第一主机端和第二主机端，且所述目标信号通道对应所述第一主机端，视频数据处理模块包括：
第一寄存器配置子模块，用于将所述第一主机端的第一视频数据写入第一内存地址空间，并根据所述第一主机端对应的第一基址寄存器空间内的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
可选的，若所述目标信号通道对应所述第二主机端，视频数据处理模块包括：
第二寄存器配置子模块，用于将所述第二主机端的第二视频数据写入第二内存地址空间，并根据所述第二主机端对应的第二基址寄存器空间内的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
可选的，还包括：
第一存储子模块，用于将所述第一视频数据存储至内存的第一存储空间，并将所述第二基址寄存器空间内的寄存器配置数据存储至所述内存的第三存储空间。
可选的，还包括：
第二存储子模块，用于将所述第二视频数据存储至内存的第二存储空间，并将所述第一基址寄存器空间内的寄存器配置数据存储至所述内存的第四存储空间。
本申请还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的方法的步骤。
本申请还提供一种显示终端，包括存储器和处理器，所述存储器中存有计算机程序，所述处理器调用所述存储器中的计算机程序时实现如上所述的方法的步骤。
本申请提供一种多主机显示方法，包括：获取显示指令，解析所述显示指令得到通路值；所述通路值用于表征对应显示的主机；根据通路值确定目标信号通道；将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；基于所述单视频接口显示所述视频数据。
本申请在显示主机的视频数据时，先解析显示指令，得到对应的通路值，即确定所需要显示的主机通路值，进而确定目标信号通道，以获取该目标信号通道的视频数据，并对寄存器进行重配置，以令单视频接口适配该主机端的视频数据，并进行视频显示。不必为每个主机端配置一个独立的视频接口，只需要一个视频接口即可适配多个主机端，降低了部件的采购和部署成本，也减少了服务器主板上所需要的视频接口的数量。
本申请还提供一种多主机显示设备、***、显示终端和存储介质，具有上述有益效果，此处不再赘述。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为当前多主机显示过程示意图：
图2为本申请实施例所提供的多主机显示方法的流程图；
图3为本申请实施例所提供的多主机显示设备的结构示意图；
图4为本申请实施例所提供的多主机显示***结构示意图；
图5为本申请实施例所提供的显示终端的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参考图1，图1为当前多主机显示过程示意图。图1中包含主机0和主机1，均通过通信链路，例如PCIE接口连接到基板管理芯片侧的PCIE接口，视频接口执行对接PCIE接收（一般可采用AXI接口，即PCIE接收输出AXI Master接口，VGA视频接口用AXI_SLAVE接口去接收数据），根据AXI接口的地址信息，来判断当前传递的AXI数据接口的数据是视频数据还是配置数据。一般情况下，主机端通过基址寄存器0空间来发送要视频数据，通过PCIe 基址寄存器1空间来发送要配置的寄存器数据，而对主机侧的***地址划分而言，基址寄存器0和基址寄存器1的地址是不同的，因此视频接口可以根据AXI总线的地址信息识别出当前数据是视频数据还是配置数据。同时将寄存器配置数据，直接对视频接口内部的寄存器进行配置，将视频数据通过VGA视频接口内部的读写控制模块进行写入到BMC侧的DDR空间。VGA视频接口进行处理后形成RGB数据，分两路，一路传给本地的VGA视频接口显示器进行显示，一路传给视频压缩模块（JPEG/H.264等）进行视频压缩，图1中为方便表示，仅显示了JPEG格式。完成压缩的视频数据写入下方内存，待BMC网络模块读取后，也可以送至远程端进行显示。图1中内存中的方块A表示VGA视频接口0对应的显存空间，B区域代表的是VGA视频接口1对应的显存空间。
可见，该方案需要两个VGA视频接口（对应图1中的VGA视频接口0和VGA视频接口1，后续对应还需要两个视频压缩模块，并配置涉及两路视频压缩控制逻辑。造成主板上两路VGA视频接口以及带来的基本管理控制芯片面积增大，项目成本高、后端时序约束困难等问题，同时还存在服务器主板上VGA视频接口数量增多等弊端。
为解决上述问题，参见图2，图2为本申请实施例所提供多主机显示方法的流程图，该方法包括：
S101：获取显示指令，解析所述显示指令得到通路值；所述通路值用于表征对应显示的主机；
本步骤旨在获取显示指令，在此对于如何获取显示指令不作限定，该显示指令可以源于用户通过服务器或者其他显示终端，例如显示终端下发的视频播放指令等等，需要注意的是，该显示指令至少包括通路值，或者可以解析得到与通路值具有相同作用的其他信息。通路值用于表征对于需要显示的主机，因此显示指令中可以直接包含主机端名称，或者反馈主机端的其他信息，流入与主机端相连的PCIE端口号等等。
在此对于显示指令的获取过程和获取方式不作限定，可以根据用户输入的信息，或者通过触摸屏等方式输入的信息，也可以根据其他方式，包括但不限于语音指令、命令行等方式。
一种可行的方式中，本步骤可以获取显示切换指令，解析显示切换指令得到切换后的通路值。即用户在需要切换所显示的主机端时，可以下发显示切换指令，该显示切换指令也作为本步骤中的显示指令。
特别的，作为本步骤的一种优选执行方式，在将单视频接口接入BMC一侧时，本步骤中的显示指令可以源于BMC，即用户可以通过BMC下发显示指令。
S102：根据通路值确定目标信号通道；
S103：将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；
本步骤需要在确定目标信号通道后，将对应的视频数据写入内存地址空间。该视频数据可以通过PCIE链路进行传输和接收，通常主机端可以设置PCIE发送链路，而视频接口一侧可以设置PCIE接收丽娜路，用于执行视频数据的传输。还需要注意的是，每个主机端对应的视频数据在内存中均由其独立的地址空间。在此对于不同主机端所包含的内存地址空间不作限定，其大小可以相同，且位置并不作限定。
此外，还需要针对目标信号通道对应的寄存器配置数据对单视频接口内部的寄存器进行配置。该配置过程主要针对于视频接口内部的功能寄存器，包括但不限于输出极性寄存器，分辨率寄存器，显示基址寄存器。
在此对于如何获取寄存器配置数据不作限定，可以利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置之前，确定目标信号通道对应的目标基址寄存器，再从目标基址寄存器中获取寄存器配置数据。***中的每个设备中，对地址空间的大小和访问方式可能有不同的需求，例如，一个设备可能有256字节的内部寄存器/存储，应该可以通过IO地址空间访问，而另一个设备可能有16KB的内部寄存器/存储，应该可以通过基于MMIO的设备访问。因此基址寄存器可以用于确定设备的地址空间需求。
S104：基于所述单视频接口显示所述视频数据。
在获取视频数据，并设置单视频接口内部的寄存器后，即可输出并显示视频数据。而在显示视频数据前，可以将所述视频数据写入缓存，并执行数据读回处理，得到视频显示数据，如此在执行本实施例时，可以利用单视频接口显示视频显示数据。该视频显示数据不作限定，可以为RGB彩***等等。
本申请实施例在显示主机的视频数据时，先解析显示指令，得到对应的通路值，即确定所需要显示的主机通路值，进而确定目标信号通道，以获取该目标信号通道的视频数据，并对寄存器进行重配置，以令单视频接口适配该主机端的视频数据，并进行视频显示。不必为每个主机端配置一个独立的视频接口，只需要一个视频接口即可适配多个主机端，降低了部件的采购和部署成本，也减少了服务器主板上所需要的视频接口的数量。
基于上述实施例，作为优选的实施例，获取显示指令，若获取显示切换指令，解析所述显示切换指令得到切换后的通路值之后，还包括如下步骤：
第一步、判断所述单视频接口当前是否显示视频数据；若是，进入第二步；
第二步、判断所述通路值与当前通路值是否相同；若否，进入第三步；
第三步、下发复位指令至所述单视频接口中的复位寄存器。
即在执行显示切换的过程中，需要判断所切换的视频通路与当前通路值是否相同，若不一样，需要下发复位指令，以对单视频接口内部的寄存器进行复位。即在检测到复位寄存器根据复位指令发生变化时，即可进行寄存器的复位。具体的，需要根据复位寄存器的值对单视频接口中的寄存器进行复位。
此外，在执行主机端的掐还钱，还可以先读取缓存在内存预设空间的设定帧数据。设定帧数据应用于切换主机显示数据切换。例如可以 “即将切换显示主机界面”等，旨在告诉用户，接下来要显示的主机画面是哪个主机。
当然，在读取缓存在内存预设空间的设定帧数据之前，需要先设置显示时间和显示内容，根据所述显示时间和显示内容生成设定帧数据，再将所述设定帧数据存于内存预设空间。
作为一种优选的执行方式，在利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置时，还可以将剩余信号通道对应的寄存器配置数据存储至基板管理控制***一侧内存的对应空间。此时将其他信号通道对应的寄存器配置数据也可以存在内存空间中，便于切换时快速应用。
以包含两个主机端为例，若存在第一主机端和第二主机端，且目标信号通道对应第一主机端，可以将第一主机端的第一视频数据写入第一内存地址空间，并根据第一主机端对应的第一基址寄存器空间内的寄存器配置数据对单视频接口内部的寄存器进行配置。
若目标信号通道对应第二主机端，将目标信号通道对应的视频数据写入对应的内存地址空间，并利用目标信号通道对应的寄存器配置数据对单视频接口内部的寄存器进行配置包括：
将第二主机端的第二视频数据写入第二内存地址空间，并根据第二主机端对应的第二基址寄存器空间内的寄存器配置数据对单视频接口内部的寄存器进行配置。
同时，可以将第一视频数据存储至内存的第一存储空间，并将第二基址寄存器空间内的寄存器配置数据存储至内存的第三存储空间。也可以将第二视频数据存储至内存的第二存储空间，并将第一基址寄存器空间内的寄存器配置数据存储至内存的第四存储空间。
参见图3，图3为本申请实施例提供的多主机显示设备的结构示意图，该多主机显示设备包括：
处理器，用于获取显示指令，解析所述显示指令得到通路值；
设于单视频接口内部的寄存器配置模块，用于根据所述通路值确定信号通道，以及在切换信号通道时进行复位；
设于所述单视频接口内部，与主机端相连的信息解析模块，用于获取对应信号通道的视频数据；
与所述单视频接口和所述处理器均相连的基板管理控制***，用于将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；
显示单元，用于显示所述视频数据。
可选的，所述信息解析模块还用于根据基址寄存器中的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
基于上述实施例，作为优选的实施例，还可以包括：
与主机端的PCIE发送链路对接的PCIE接收链路，用于接收所述主机端的视频数据。则图3中，通信链路可以分别包含PCIE发送链路和PCIE接收链路。
基于上述实施例，作为优选的实施例，还可以包括：
与所述基板管理控制***相连的内存，用于存储各主机端的视频数据和相应的寄存器配置数据。
参见图3，图3为本申请实施例所提供的多主机显示设备的结构示意图，图3中内存空间包括A、B、C、D和E五个部分，其中A为基址寄存器0对应的视频数据，B为基址寄存器0对应的寄存器配置数据，D为基址寄存器1的视频数据，E为基址寄存器1的寄存器配置数据。以两个主机端为例，视频接口采用VGA接口为例，本实施例中的VGA视频接口可以集成两个信息解析子模块，其中信息解析模块0对接PCIE接收0，接收来自主机0的数据。信息解析模块1对接PCIE接收1，接收来自主机1的数据。
VGA视频接口中包含寄存器配置模块子模块，同时将VGA视频接口接入到BMC侧的***总线上，本申请实施例中，将VGA视频接口接入***总线，即增加***总线接口，且在BMC划分总线地址空间的时候，给VGA视频接口留出对应空间。
BMC侧下发配置到VGA视频接口内部的寄存器配置模块，其中对应的寄存器有VGA视频接口通道选择寄存器，VGA视频接口复位寄存器。
其中VGA视频接口通道选择寄存器，其值=0，表示选择CPU0显示；其值=1，表示选择CPU1显示。
VGA视频接口复位寄存器=1，表示对VGA视频接口进行复位。
VGA视频接口复位寄存器=0，表示不对VGA视频接口进行复位。
而信息解析模块0和信息解析模块1用于解析VGA视频接口通道选择寄存器的值。
若VGA视频接口通道选择寄存器的值为0，则信息解析模块0将接收到的基址寄存器0空间的视频数据写入BMC侧内存中的空间A，将基址寄存器0空间的寄存器配置数据对VGA视频接口内部的寄存器进行配置 。与此同时，信息解析模块1将接收到的基址寄存器0空间的视频数据写入BMC侧DDR的空间D，将基址寄存器1空间的寄存器配置数据写入BMC侧内存中的空间E。
若VGA视频接口通道选择寄存器的值为1，则信息解析模块1将接收到的基址寄存器1空间的视频数据写入BMC侧内存中的空间D，将基址寄存器1空间的寄存器配置数据对VGA视频接口内部的寄存器进行配置。与此同时，信息解析模块0将接收到的基址寄存器0空间的视频数据写入BMC侧内存中R的空间A，将基址寄存器1空间的寄存器配置数据写入BMC侧DDR的空间B。
当在运行过程中，VGA视频接口通道选择寄存器的值发生变化，表示用户要切换显示的主机界面。此时VGA视频接口复位寄存器也将变为1，即要对VGA视频接口的内部逻辑进行复位，复位后，读写控制模块要先去读缓存在内存中C空间的一帧数据，该帧数据的显示时间可以由用户自定义，该帧数据可以提前写入到DDR的，其显示界面可由用户自定义，比如可以显示“即将切换显示主机界面”等，旨在告诉用户，接下来要显示的主机画面是哪个主机。
同时，比如VGA视频接口通道选择寄存器发生变化之前的值是0，变化后为1，即用户要显示主机0，切换到显示主机1，此时先令VGA视频接口复位寄存器=1，读写控制模块去读内存中E空间的数据，该空间缓存的是主机1对VGA视频接口的寄存器配置数据，要将配置数据读回，并完成VGA视频接口内部的寄存器配置，如果此时信息解析模块1解析到有新的视频数据到来，则读写控制模块将新的视频数据先写入D空间缓存，再读回处理，形成RGB数据 。如果信息解析模块1没有解析到有新的视频数据到来，则先从缓存空间D中读回一帧数据进行处理显示。
如果VGA视频接口通道选择寄存器发生变化之前的值是1，变化后为0，即用户要显示主机1，切换到显示主机0，则VGA视频接口复位寄存器=1后，读写控制模块要去读DDR B空间的数据，该空间缓存的是主机0对VGA视频接口的寄存器配置数据，要将配置数据读回，并完成VGA视频接口内部的寄存器配置，如果此时信息解析模块0解析到有新的视频数据到来，则读写控制模块将新的视频数据先写入A空间缓存，再读回处理，形成RGB数据。如果信息解析模块0没有解析到有新的视频数据到来，则先从缓存空间A中读回一帧数据进行处理显示。
此外，该多主机显示设备还可以包括视频压缩模块，在用户切换要显示的主机选择时候，BMC也要下发复位信号至视频压缩模块，视频压缩模块进行内部的复位操作，然后读取新的VGA视频接口RGB数据。
本实施例提供的多主机显示设备，在单视频接口中增加了信息解析模块，同时将单视频接口增加***总线接口，将单视频接口接入到BMC总线***，能够接收BMC的寄存器配置。同时完善读写控制模块的功能，增加显示***切换期间的自定义画面显示功能，实现了单视频接口显示双主机端甚至多主机端。同时不必采购多组视频接口和视频压缩组件，降低了BMC芯片的片上资源，极大减少了项目成本。
下面对本申请实施例提供的一种多主机显示***进行介绍，下文描述的多主机显示***与上文描述的多主机显示方法可相互对应参照。
图4为本申请实施例所提供的多主机显示***结构示意图，本申请还提供一种多主机显示***，包括：
指令获取模块，用于获取显示指令，解析所述显示指令得到通路值；所述通路值用于表征对应显示的主机；
通道确定模块，用于根据通路值确定目标信号通道；
视频数据处理模块，用于将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；
显示模块，用于基于所述单视频接口显示所述视频数据。
本申请在显示主机的视频数据时，利用指令获取模块先解析显示指令，得到对应的通路值，再利用通道确定模块确定所需要显示的主机通路值，进而确定目标信号通道，以获取该目标信号通道的视频数据，利用视频数据处理模块对寄存器进行重配置，以令单视频接口适配该主机端的视频数据，并利用显示模块进行视频显示。不必为每个主机端配置一个独立的视频接口，只需要一个视频接口即可适配多个主机端，降低了部件的采购和部署成本，也减少了服务器主板上所需要的视频接口的数量。
基于上述实施例，作为优选的实施例，还包括：
目标基址寄存器确定模块，用于确定所述目标信号通道对应的目标基址寄存器；
寄存器配置数据获取模块，用于从所述目标基址寄存器中获取所述寄存器配置数据。
基于上述实施例，作为优选的实施例，指令获取模块包括：
显示切换指令获取子模块，用于获取显示切换指令，解析所述显示切换指令得到切换后的通路值。
基于上述实施例，作为优选的实施例，还包括：
第一判断子模块，用于判断所述单视频接口当前是否显示视频数据；
第二判断子模块，用于所述单视频接口当前是显示视频数据，判断所述通路值与当前通路值是否相同；
下发子模块，用于若所述单视频接口当前不是显示视频数据，下发复位指令至所述单视频接口中的复位寄存器。
基于上述实施例，作为优选的实施例，还包括：
复位子模块，用于根据所述复位寄存器的值对所述单视频接口中的寄存器进行复位。
基于上述实施例，作为优选的实施例，还包括：
读取子模块，用于读取缓存在内存预设空间的设定帧数据；所述设定帧数据应用于切换主机显示数据切换。
基于上述实施例，作为优选的实施例，还包括：
设置子模块，用于设置显示时间和显示内容；
生成子模块，用于根据所述显示时间和显示内容生成设定帧数据；
储存子模块，用于将所述设定帧数据存于所述内存预设空间。
基于上述实施例，作为优选的实施例，还包括：
存储模块，用于将剩余信号通道对应的寄存器配置数据存储至基板管理控制***一侧内存的对应空间。
基于上述实施例，作为优选的实施例，还包括：
读回处理模块，用于将所述视频数据写入缓存，并执行数据读回处理，得到视频显示数据。
基于上述实施例，作为优选的实施例，读回处理模块包括：
显示子模块，用于利用所述单视频接口显示所述视频显示数据。
基于上述实施例，作为优选的实施例，若存在第一主机端和第二主机端，且所述目标信号通道对应所述第一主机端，视频数据处理模块包括：
第一寄存器配置子模块，用于将所述第一主机端的第一视频数据写入第一内存地址空间，并根据所述第一主机端对应的第一基址寄存器空间内的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
基于上述实施例，作为优选的实施例，若所述目标信号通道对应所述第二主机端，视频数据处理模块包括：
第二寄存器配置子模块，用于将所述第二主机端的第二视频数据写入第二内存地址空间，并根据所述第二主机端对应的第二基址寄存器空间内的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
基于上述实施例，作为优选的实施例，还包括：
第一存储子模块，用于将所述第一视频数据存储至内存的第一存储空间，并将所述第二基址寄存器空间内的寄存器配置数据存储至所述内存的第三存储空间。
基于上述实施例，作为优选的实施例，还包括：
第二存储子模块，用于将所述第二视频数据存储至内存的第二存储空间，并将所述第一基址寄存器空间内的寄存器配置数据存储至所述内存的第四存储空间。
本申请还提供了一种计算机可读存储介质，其上存有计算机程序，该计算机程序被执行时可以实现上述实施例所提供的步骤。该存储介质可以包括：U盘、移动硬盘、只读存储器（Read-Only Memory ，ROM）、随机存取存储器（Random Access Memory ，RAM）、磁碟或者光盘等各种可以存储程序代码的介质。
本申请还提供了一种显示终端，可以包括存储器和处理器，所述存储器中存有计算机程序，所述处理器调用所述存储器中的计算机程序时，可以实现上述实施例所提供的步骤。当然所述显示终端还可以包括各种网络接口，电源等组件。
本申请还提供了一种显示终端，参见图5，本申请实施例提供的一种显示终端的结构图，如图5所示，可以包括处理器1410和存储器1420。
其中，处理器1410可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器1410可以采用DSP(Digital Signal Processing，数字信号处理)、FPGA(Field－Programmable Gate Array，现场可编程门阵列)、PLA(Programmable Logic Array，可编程逻辑阵列)中的至少一种硬件形式来实现。处理器1410也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称CPU(Central ProcessingUnit，中央处理器)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器1410可以在集成有GPU(Graphics Processing Unit，图像处理器)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器1410还可以包括AI(Artificial Intelligence，人工智能)处理器，该AI处理器用于处理有关机器学习的计算操作。
存储器1420可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器1420还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器1420至少用于存储以下计算机程序1421，其中，该计算机程序被处理器1410加载并执行之后，能够实现前述任一实施例公开方法的相关步骤。另外，存储器1420所存储的资源还可以包括操作***1422和数据1423等，存储方式可以是短暂存储或者永久存储。其中，操作***1422可以包括Windows、Linux、Android等。
在一些实施例中，显示终端还可包括有显示屏1430、输入输出接口1440、通信接口1450、传感器1460、电源1470以及通信总线1480。
当然，图5所示的显示终端的结构并不构成对本申请实施例中显示终端的限定，在实际应用中显示终端可以包括比图5所示的更多或更少的部件，或者组合某些部件。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例提供的***而言，由于其与实施例提供的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
Claims (20)
1.一种多主机显示方法，基于单视频接口，其特征在于，包括：
获取显示指令，解析所述显示指令得到通路值；所述通路值用于表征对应显示的主机；
根据通路值确定目标信号通道；
将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；
基于所述单视频接口显示所述视频数据。
2.根据权利要求1所述的多主机显示方法，其特征在于，利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置之前，还包括：
确定所述目标信号通道对应的目标基址寄存器；
从所述目标基址寄存器中获取所述寄存器配置数据。
3.根据权利要求1所述的多主机显示方法，其特征在于，获取显示指令，解析所述显示指令得到通路值包括：
获取显示切换指令，解析所述显示切换指令得到切换后的通路值。
4.根据权利要求3所述的多主机显示方法，其特征在于，获取显示切换指令，解析所述显示切换指令得到切换后的通路值之后，还包括：
判断所述单视频接口当前是否显示视频数据；
若是，判断所述通路值与当前通路值是否相同；
若否，下发复位指令至所述单视频接口中的复位寄存器。
5.根据权利要求4所述的多主机显示方法，其特征在于，下发复位指令至所述单视频接口中的复位寄存器之后，还包括：
根据所述复位寄存器的值对所述单视频接口中的寄存器进行复位。
6.根据权利要求5所述的多主机显示方法，其特征在于，根据所述复位寄存器的值对所述单视频接口中的寄存器进行复位时，还包括：
读取缓存在内存预设空间的设定帧数据；所述设定帧数据应用于切换主机显示数据切换。
7.根据权利要求6所述的多主机显示方法，其特征在于，读取缓存在内存预设空间的设定帧数据之前，还包括：
设置显示时间和显示内容；
根据所述显示时间和显示内容生成设定帧数据；
将所述设定帧数据存于所述内存预设空间。
8.根据权利要求1所述的多主机显示方法，其特征在于，利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置时，还包括：
将剩余信号通道对应的寄存器配置数据存储至基板管理控制***一侧内存的对应空间。
9.根据权利要求1所述的多主机显示方法，其特征在于，利用所述单视频接口显示所述视频数据前，还包括：
将所述视频数据写入缓存，并执行数据读回处理，得到视频显示数据。
10.根据权利要求1所述的多主机显示方法，其特征在于，若存在第一主机端和第二主机端，且所述目标信号通道对应所述第一主机端，所述将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置包括：
将所述第一主机端的第一视频数据写入第一内存地址空间，并根据所述第一主机端对应的第一基址寄存器空间内的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
11.根据权利要求10所述的多主机显示方法，其特征在于，若所述目标信号通道对应所述第二主机端，所述将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置包括：
将所述第二主机端的第二视频数据写入第二内存地址空间，并根据所述第二主机端对应的第二基址寄存器空间内的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
12.根据权利要求11所述的多主机显示方法，其特征在于，还包括：
将所述第一视频数据存储至内存的第一存储空间，并将所述第二基址寄存器空间内的寄存器配置数据存储至所述内存的第三存储空间。
13.根据权利要求12所述的多主机显示方法，其特征在于，还包括：
将所述第二视频数据存储至内存的第二存储空间，并将所述第一基址寄存器空间内的寄存器配置数据存储至所述内存的第四存储空间。
14.一种多主机显示设备，基于单视频接口，其特征在于，包括：
处理器，用于获取显示指令，解析所述显示指令得到通路值；
设于单视频接口内部的寄存器配置模块，用于根据所述通路值确定信号通道，以及在切换信号通道时进行复位；
设于所述单视频接口内部，与主机端相连的信息解析模块，用于获取对应信号通道的视频数据；
与所述单视频接口和所述处理器均相连的基板管理控制***，用于将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；
显示单元，用于显示所述视频数据。
15.根据权利要求14所述的多主机显示设备，其特征在于，所述信息解析模块还用于根据基址寄存器中的寄存器配置数据对所述单视频接口内部的寄存器进行配置。
16.根据权利要求14所述的多主机显示设备，其特征在于，还包括：
与主机端的PCIE发送链路对接的PCIE接收链路，用于接收所述主机端的视频数据。
17.根据权利要求14所述的多主机显示设备，其特征在于，还包括：
与所述基板管理控制***相连的内存，用于存储各主机端的视频数据和相应的寄存器配置数据。
18.一种多主机显示***，其特征在于，包括：
指令获取模块，用于获取显示指令，解析所述显示指令得到通路值；所述通路值用于表征对应显示的主机；
通道确定模块，用于根据通路值确定目标信号通道；
视频数据处理模块，用于将所述目标信号通道对应的视频数据写入对应的内存地址空间，并利用所述目标信号通道对应的寄存器配置数据对所述单视频接口内部的寄存器进行配置；
显示模块，用于基于所述单视频接口显示所述视频数据。
19.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1-13任一项所述的方法的步骤。
20.一种显示终端，其特征在于，包括存储器和处理器，所述存储器中存有计算机程序，所述处理器调用所述存储器中的计算机程序时实现如权利要求1-13任一项所述的方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310418760.3A CN116126274A (zh) | 2023-04-19 | 2023-04-19 | 多主机显示方法、设备、***、显示终端和存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310418760.3A CN116126274A (zh) | 2023-04-19 | 2023-04-19 | 多主机显示方法、设备、***、显示终端和存储介质 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116126274A true CN116126274A (zh) | 2023-05-16 |
Family
ID=86299498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310418760.3A Pending CN116126274A (zh) | 2023-04-19 | 2023-04-19 | 多主机显示方法、设备、***、显示终端和存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116126274A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102662617A (zh) * | 2012-03-29 | 2012-09-12 | 山东超越数控电子有限公司 | 一种kvm中vga信号切换的实现方法 |
| CN110162287A (zh) * | 2019-05-23 | 2019-08-23 | 苏州浪潮智能科技有限公司 | 用于实现PCIE Box的VGA显示的方法及装置 |
| CN212160647U (zh) * | 2020-06-12 | 2020-12-15 | 广西世纪创新显示电子有限公司 | 一种控制多个主机的显示器 |
| CN218037985U (zh) * | 2022-06-22 | 2022-12-13 | 湖南中岳显控科技股份有限公司 | 一种四路vga及usb信号切换电路 |
| CN115543246A (zh) * | 2022-09-28 | 2022-12-30 | 山东云海国创云计算装备产业创新中心有限公司 | 一种bmc和服务器 |
-
2023
- 2023-04-19 CN CN202310418760.3A patent/CN116126274A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102662617A (zh) * | 2012-03-29 | 2012-09-12 | 山东超越数控电子有限公司 | 一种kvm中vga信号切换的实现方法 |
| CN110162287A (zh) * | 2019-05-23 | 2019-08-23 | 苏州浪潮智能科技有限公司 | 用于实现PCIE Box的VGA显示的方法及装置 |
| CN212160647U (zh) * | 2020-06-12 | 2020-12-15 | 广西世纪创新显示电子有限公司 | 一种控制多个主机的显示器 |
| CN218037985U (zh) * | 2022-06-22 | 2022-12-13 | 湖南中岳显控科技股份有限公司 | 一种四路vga及usb信号切换电路 |
| CN115543246A (zh) * | 2022-09-28 | 2022-12-30 | 山东云海国创云计算装备产业创新中心有限公司 | 一种bmc和服务器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109116315B (zh) | 一种通用雷达航电仿真*** | |
| CN113849433B (zh) | 一种总线控制器的执行方法、装置、总线控制器、计算机设备和存储介质 | |
| CN111931442B (zh) | Fpga内嵌flash控制器及电子装置 | |
| CN115562738B (zh) | 一种端口配置方法、组件及硬盘扩展装置 | |
| US20210165657A1 (en) | Module with a serialization unit and improved compatibility with deserialization units of different series | |
| CN116225990A (zh) | 基于fpga的多通道ddr读写仲裁装置 | |
| CN112926285A (zh) | 芯片验证方法、平台、装置、设备和存储介质 | |
| US6484273B1 (en) | Integrated EJTAG external bus interface | |
| CN117591450B (zh) | 一种数据处理***、方法、设备及介质 | |
| CN114817114A (zh) | 一种mipi接口、及其控制方法、装置及介质 | |
| CN112399095A (zh) | 视频处理方法、装置和*** | |
| CN117278890B (zh) | 光模块访问方法、装置、***、电子设备及可读存储介质 | |
| WO2016184170A1 (zh) | Smi接口器件的调试装置及方法、存储介质 | |
| CN102662617A (zh) | 一种kvm中vga信号切换的实现方法 | |
| US9690736B2 (en) | Managing state transitions of a data connector using a finite state machine | |
| CN116126274A (zh) | 多主机显示方法、设备、***、显示终端和存储介质 | |
| CN115543246A (zh) | 一种bmc和服务器 | |
| CN114168503A (zh) | 一种接口ip核控制方法、接口ip核、装置及介质 | |
| CN103905814A (zh) | 一种界面显示的测试方法和装置 | |
| CN109976778B (zh) | 车辆电子产品的软件更新方法与***、上位机及存储介质 | |
| CN112100098A (zh) | Ddr控制***及ddr存储*** | |
| CN104123010A (zh) | 一种kvm设备通道记忆功能的处理方法 | |
| CN111475437A (zh) | 固态硬盘soc芯片fpga原型验证ddr的装置、方法、计算机设备及存储介质 | |
| CN112346681B (zh) | 图像显示控制方法、装置及***和计算机可读介质 | |
| CN117436405B (zh) | 一种仿真验证方法、装置及电子设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20230516 |
|
| RJ01 | Rejection of invention patent application after publication |