CN116108803B - 用于生成非常规时钟信号的方法及装置 - Google Patents

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Abstract

本申请涉及数字验证技术领域，公开一种用于生成非常规时钟信号的方法及装置，其中，所述方法包括：响应于生成非常规时钟信号的请求，根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型；确定非常规时钟信号需要持续的信号周期数；根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移或关闭，从而在信号周期数对应的时间段内得到非常规时钟信号。本申请能够实现覆盖到待测电路内部由非理想的时钟信号引起的异常响应情形，实现更加贴近实际使用情况的时钟信号生成。

Description

用于生成非常规时钟信号的方法及装置
技术领域
本申请涉及数字验证技术领域，例如涉及一种用于生成非常规时钟信号的方法及装置。
背景技术
目前，集成电路的发展趋势为设计规模越来越大，复杂度越来越高，这使得流片成本也随之增加，因此对于电路功能性能的验证显得更加重要。同时，随着电路功能的不断完善，向电路发送测试激励的种类及数量就会随之增加，验证流程就会更繁琐、电路的工作场景也会更多。
在实现本公开实施例的过程中，发现相关技术中至少存在如下问题：
现在的数字验证大多基于通用验证方法学（Universal VerificationMethodology，UVM）来搭建验证平台，通过验证平台向待测电路发送测试激励。在待测电路验证过程中，首先要向待测电路提供时钟信号，待测电路内部的一切运算需要基于该时钟信号极性工作。然而，验证平台提供的通常只会提供一个理想的时钟信号，从而无法覆盖到待测电路内部由非理想的时钟信号引起的异常响应情形，难以贴合实际使用情况。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键／重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。
本公开实施例提供了一种用于生成非常规时钟信号的方法及装置、数字控制逻辑验证平台及存储介质，以在数字验证过程中生成更加贴合实际使用情况的时钟信号。
在一些实施例中，所述用于生成非常规时钟信号的方法，包括：
响应于生成非常规时钟信号的请求，根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型；
确定非常规时钟信号需要持续的信号周期数；
根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移或关闭，从而在信号周期数对应的时间段内得到非常规时钟信号。
可选地，所述根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型，包括：
获取时钟参数信号的数据信息中的比特位数值；
根据时钟参数信号的比特位数值，确定信号非常规化类型；
其中，所述信号非常规化类型包括理想信号、偏移信号和停止信号。
可选地，所述根据时钟参数信号的比特位数值，确定信号非常规化类型，包括：
在比特位数值为第一数据组合的情况下，确定信号非常规化类型为产生正常的理想信号；
在比特位数值为第二数据组合的情况下，确定信号非常规化类型为产生包含高电平的偏移信号；
在比特位数值为第三数据组合的情况下，确定信号非常规化类型为产生包含低电平的偏移信号；
在比特位数值为第四数据组合的情况下，确定信号非常规化类型为产生时钟异常停止的停止信号。
可选地，所述确定非常规时钟信号需要持续的信号周期数，包括：
随机生成非常规时钟信号需要持续的信号周期数；或者，
预先设定非常规时钟信号需要持续的信号周期数，并在指定的时刻点进行发送。
可选地，所述方法还包括：
在信号周期数中的每一个时钟周期内，设置时间延时变量，使当前时钟周期的持续时间变为时钟周期与时间延时变量之和；
其中，所述时间延时变量的取值范围为0至T，所述T为单个时钟周期的持续时间。
可选地，所述根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移，包括：
在常规时钟信号的上升沿或下降沿的时刻点，根据时间延时变量作为偏移量，对常规时钟信号的上升沿或下降沿进行延时；
在延时结束后，将驱动组件模块内部的常规时钟信号对应进行拉低或拉高操作。
可选地，所述方法还包括：
根据驱动组件模块内部的***参考时钟信号，设置异常停止变量；
控制异常停止变量为0或有效数据的概率；
在异常停止变量为有效数据的情况下，根据预设或随机设定的信号周期数，关闭驱动组件模块内部的常规时钟信号对应的时钟使能开关信号。
在一些实施例中，所述用于生成非常规时钟信号的装置，包括：
请求响应模块，被配置为响应于生成非常规时钟信号的请求，根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型；
周期数模块，被配置为确定非常规时钟信号需要持续的信号周期数；
信号偏移模块，被配置为根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移或关闭，从而在信号周期数对应的时间段内得到非常规时钟信号。
在一些实施例中，所述数字控制逻辑验证平台，包括测试顶层模块和驱动组件模块，在所述驱动组件模块中设置有处理器和存储有程序指令的存储器，所述处理器被配置为在运行所述程序指令时，执行如本申请所述的用于生成非常规时钟信号的方法。
在一些实施例中，所述存储介质，存储有程序指令，所述程序指令在运行时，执行如本申请所述的用于生成非常规时钟信号的方法。
本公开实施例提供的一种用于生成非常规时钟信号的方法及装置、数字控制逻辑验证平台及存储介质，可以实现以下技术效果：
本申请通过生成时钟参数信号，使得驱动组件根据时钟参数信号对应的信号非常规化类型和信号周期数，对仿真过程中的常规时钟信号进行偏移或关闭，从而在信号周期数对应的时间段内得到非常规时钟信号，供待测电路使用，从而实现覆盖到待测电路内部由非理想的时钟信号引起的异常响应情形，实现更加贴近实际使用情况的时钟信号生成。
以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。
附图说明
一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：
图1是本公开实施例提供的数字控制逻辑验证平台的***环境示意图；
图2是本公开实施例提供的一个用于生成非常规时钟信号的方法的示意图；
图3是本公开实施例提供的另一个用于生成非常规时钟信号的方法的示意图；
图4是本公开实施例提供的另一个用于生成非常规时钟信号的方法的示意图；
图5是本公开实施例提供的另一个用于生成非常规时钟信号的方法的示意图；
图6是本公开实施例提供的一个具体应用示意图；
图7是本公开实施例提供的另一个具体应用示意图；
图8是本公开实施例提供的另一个用于生成非常规时钟信号的方法的示意图；
图9是本公开实施例提供的另一个用于生成非常规时钟信号的方法的示意图；
图10是本公开实施例提供的一种用于生成非常规时钟信号的装置的示意图；
图11是本公开实施例提供的一个数字控制逻辑验证平台的模块示意图。
具体实施方式
为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。
本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
除非另有说明，术语“多个”表示两个或两个以上。
本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。
术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，A和/或B，表示：A或B，或，A和B这三种关系。
术语“对应”可以指的是一种关联关系或绑定关系，A与B相对应指的是A与B之间是一种关联关系或绑定关系。
结合图1所示，本申请在对待测电路进行验证的过程中，依据UVM验证方法学搭建的数字控制逻辑验证平台，根据预先设计的工作频率指标，给定特定的时钟频率，例如，在验证平台实例化待测电路和验证平台的测试顶层模块中定义一个***时钟，这个***时钟通常定义为理想状态下的翻转常规时信号，用于供后续的激励驱动组件等使用。这个***时钟可以认为其周期是理想化且固定不变的，所以其缺少了一定的随机性，可能会覆盖不到验证的异常或边界场景。
本申请实际应用于一种带电可擦可编程只读存储器（Electrically ErasableProgrammable Read Only Memory，EEPROM ）芯片的数字控制逻辑验证，也可应用于flash存储芯片的数字控制逻辑验证，在实际应用过程中，不同的芯片应用环境以及应用温度，可能导致内部时钟信号产生不同情况的误差，通常实际的晶振中产生的时钟信号都会包括时钟偏移及时钟抖动，甚至是时钟毛刺。为此，本申请意在生成一个非常规的时钟信号提供给待测电路进行使用，从而使得验证流程更加贴合实际。
结合图2所示，本公开实施例提供一种用于生成非常规时钟信号的方法，包括：
步骤201：响应于生成非常规时钟信号的请求，根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型。
步骤202：确定非常规时钟信号需要持续的信号周期数。
步骤203：根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移或关闭，从而在信号周期数对应的时间段内得到非常规时钟信号。
在本申请的实施例中，结合图1所示，本申请通过UVM验证平台中的驱动组件模块Driver向待测电路发送时钟信号和驱动指令等，在验证过程中，UVM验证平台利用驱动组件模块Driver的驱动功能给定不同形态下的时钟信号。具体而言，在驱动组件模块Driver的内部，定义***时钟（即常规时钟信号）的使能开关信号为时钟使能开关信号，时钟使能开关信号默认状态下是开启的，同时，定义非常规时钟信号的开启使能信号abnormal clkenable在默认状态下是关闭的。
在仿真过程中，UVM验证平台判定在激励中是否有加入非常规时钟信号的请求，如果未检测到加入非常规时钟信号的指令，则直接输出一个理想状态下的时钟信号；若接收到激励中具有加入非常规时钟信号的请求，应于生成非常规时钟信号的请求，根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型和信号周期数，根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移或关闭，最终输出信号周期数对应的时间段内得到非常规时钟信号。
采用本公开实施例提供的用于生成非常规时钟信号的方法，通过生成时钟参数信号，使得驱动组件根据时钟参数信号对应的信号非常规化类型和信号周期数，对仿真过程中的常规时钟信号进行偏移或关闭，从而在信号周期数对应的时间段内得到非常规时钟信号，供待测电路使用，从而实现覆盖到待测电路内部由非理想的时钟信号引起的异常响应情形，实现更加贴近实际使用情况的时钟信号生成。
可选地，结合图3所示，所述根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型，包括：
步骤301：获取时钟参数信号的数据信息中的比特位数值。
步骤302：根据时钟参数信号的比特位数值，确定信号非常规化类型，其中，所述信号非常规化类型包括理想信号、偏移信号和停止信号。
在本申请的实施例中，结合图4所示，本申请的UVM验证平台通过驱动组件模块Driver获取时钟参数信号的数据信息中的比特位数值，然后根据时钟参数信号的比特位数值进行判断，确定出具体的信号非常规化类型，包括理想信号、偏移信号和停止信号。
可选地，结合图5所示，所述根据时钟参数信号的比特位数值，确定信号非常规化类型，包括：
步骤501：在比特位数值为第一数据组合的情况下，确定信号非常规化类型为产生正常的理想信号。
步骤502：在比特位数值为第二数据组合的情况下，确定信号非常规化类型为产生包含高电平的偏移信号。
步骤503：在比特位数值为第三数据组合的情况下，确定信号非常规化类型为产生包含低电平的偏移信号。
步骤504：在比特位数值为第四数据组合的情况下，确定信号非常规化类型为产生时钟异常停止的停止信号。
在本申请的实施例中，时钟参数信号可以是位宽为两个比特位的时钟参数信号[1:0]，其中，比特位数值为第一数据组合至第四数据组合可以是：
Bit[0:0]：产生正常时钟信号；
Bit[0:1]：产生包含高电平较宽的非常规时钟信号；
Bit[1:0]：产生包含低电平较宽的非常规时钟信号；
Bit[1:1]：产生异常停止的非常规时钟信号。
在实际应用中，将时钟参数信号和信号周期数传递至驱动组件模块Driver内，当时钟参数信号的比特位数值为[0:1]时，结合非常规时钟信号周期数，产生包含高电平较宽的时钟序列，如图6中的延时T1所示，并将此序列传递至总线上；
在实际应用中，将时钟参数信号和信号周期数传递至驱动组件模块Driver内，当时钟参数信号的比特位数值为[1:0]时，结合非常规时钟信号周期数，产生包含低电平较宽的时钟序列，如图6中的延时T2所示，并将此序列传递至总线上；
在实际应用中，将时钟参数信号和非常规时钟信号周期数传递至驱动组件模块Driver内，当时钟参数信号的比特位数值为[1:1]时，结合非常规时钟信号周期数，产生异常停止的时钟序列，如图7中的异常停止的非常规时钟信号clk_stop所示，并将此序列传递至总线上；
在实际应用中，将时钟参数信号和非常规时钟信号周期数传递至驱动组件模块Driver内，当时钟参数信号的比特位数值为[0:0]时，产生理想状态下的时钟序列，并将此序列传递至总线上。
这样，本申请能够产生出至少三种非常规时钟信号，从而尽可能的贴近芯片的实际工作环境，提高仿真测试的真实性与可靠性。
可选地，所述确定非常规时钟信号需要持续的信号周期数，包括：
随机生成非常规时钟信号需要持续的信号周期数；或者，
预先设定非常规时钟信号需要持续的信号周期数，并在指定的时刻点进行发送。
在本申请的实施例中，可以随机生成非常规时钟信号需要持续的信号周期数，也可以给定加入非常规时钟的信号周期数，即将信号周期数设定为已知数，可以指定在特定的时刻点发送，例如，在激励向待测电路发送指令期间，这样，既可以模拟真实场景中的随机情景，也可以人为的在特定时刻点加入非常规验证点。在实际仿真过程中，使用到的波形示意图如图6所示，可以明显的看出，常规时钟信号的周期T为***参考时钟信号refclk的多倍频，而延时T1≠周期T、延时T2≠周期T，通过此种方式在仿真过程中加入了时钟抖动量。
可选地，在本申请的实施例中，在信号周期数中的每一个时钟周期内，设置时间延时变量，使当前时钟周期的持续时间变为时钟周期与时间延时变量之和。
其中，所述时间延时变量的取值范围为0至T，所述T为单个时钟周期的持续时间。
在本申请的实施例中，本申请在非常规时钟信号的信号周期数中的每一个时钟周期都进行时间延时变量的加入，并设置一定概率使得时间延时变量也可以随机为0，从而实现了部分周期包含时钟抖动、其余部分周期为正常的时钟信号，通过控制时间延时变量取值的范围及概率，即可发送不同质量的时钟信号。
这样，由于时钟周期的理想周期是固定的，若定义周期为T0，那么每经过T时间时钟信号会进行翻转，通过加入时间延时变量的目的是使得当前时钟周期的持续时间变为时钟周期与时间延时变量之和，同时，时间延时变量要符合精度，即不能大幅度偏离于T0，否则不符合实际使用的时钟信号。
可选地，结合图8所示，所述根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移，包括：
步骤801：在常规时钟信号的上升沿或下降沿的时刻点，根据时间延时变量作为偏移量，对常规时钟信号的上升沿或下降沿进行延时。
步骤802：在延时结束后，将驱动组件模块内部的常规时钟信号对应进行拉低或拉高操作。
在本申请的实施例中，在仿真过程中，通常在测试平台的测试顶层模块中定义一个***参考时钟信号refclk，周期为T0，这个为理想状态下的时钟信号。在测试平台的驱动组件模块Driver中，则利用随机函数定义精度符合时钟周期参数的时间延时变量，利用驱动组件模块Driver的驱动能力，在***参考时钟信号refclk上升沿或下降沿的时刻点，增加一个时间延时变量作为时钟边沿的偏移量，延时后将驱动组件模块Driver内部时钟clk_drv对应进行拉低或拉高操作，并将此非常规时钟信号发送到虚拟接口中供待测电路使用。
可选地，结合图9所示，本公开实施例提供一种用于生成非常规时钟信号的方法，还包括：
步骤901：根据驱动组件模块内部的***参考时钟信号，设置异常停止变量。
步骤902：控制异常停止变量为0或有效数据的概率。
步骤903：在异常停止变量为有效数据的情况下，根据预设或随机设定的信号周期数，关闭驱动组件模块内部的常规时钟信号对应的时钟使能开关信号。
在本申请的实施例中，在仿真过程中，驱动组件模块内部的常规时钟信号对应的时钟使能开关信号默认为一直开启，在时钟使能开关信号为有效时，常规时钟信号可以正常发送到虚拟接口上，才能确保待测电路可以按照时钟频率正常工作。在仿真过程中，可以根据测试顶层模块中的***参考时钟信号refclk，设置异常停止变量，在异常停止变量为有效数据的情况下，将常规时钟信号对应的时钟使能开关信号拉低，同时控制异常停止变量为0或者为有效数据的概率，这样就做到可以给定关闭常规时钟信号的周期长度，也可以随机周期数的关闭常规时钟信号。这样，可以在发送激励的任意时刻点将时钟异常停止，覆盖到更多的验证场景，实际使用到的波形示意图如图7所示。
结合图10所示，本公开实施例提供一种用于生成非常规时钟信号的装置，包括：
请求响应模块101，被配置为响应于生成非常规时钟信号的请求，根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型；
周期数模块102，被配置为确定非常规时钟信号需要持续的信号周期数；
信号偏移模块103，被配置为根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移或关闭，从而在信号周期数对应的时间段内得到非常规时钟信号。
采用本公开实施例提供的用于生成非常规时钟信号的装置，通过生成时钟参数信号，使得驱动组件根据时钟参数信号对应的信号非常规化类型和信号周期数，对仿真过程中的常规时钟信号进行偏移或关闭，从而在信号周期数对应的时间段内得到非常规时钟信号，供待测电路使用，从而实现覆盖到待测电路内部由非理想的时钟信号引起的异常响应情形，实现更加贴近实际使用情况的时钟信号生成。
结合图11所示，本公开实施例提供一种数字控制逻辑验证平台，包括测试顶层模块和驱动组件模块，在所述驱动组件模块中设置有处理器（processor）110和存储有程序指令的存储器（memory）111。可选地，该装置还可以包括通信接口（CommunicationInterface）112和总线113。其中，处理器110、通信接口112、存储器111可以通过总线113完成相互间的通信。通信接口112可以用于信息传输。处理器110可以调用存储器111中的逻辑指令，以执行上述实施例的用于生成非常规时钟信号的方法。
此外，上述的存储器111中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。
存储器111作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序，如本公开实施例中的方法对应的程序指令/模块。处理器110通过运行存储在存储器111中的程序指令/模块，从而执行功能应用以及数据处理，即实现上述实施例中用于生成非常规时钟信号的方法。
存储器111可包括存储程序区和存储数据区，其中，存储程序区可存储操作***、至少一个功能所需的应用程序；存储数据区可存储根据终端设备的使用所创建的数据等。此外，存储器111可以包括高速随机存取存储器，还可以包括非易失性存储器。
本公开实施例提供了一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令设置为执行上述用于生成非常规时钟信号的方法。
上述的计算机可读存储介质可以是暂态计算机可读存储介质，也可以是非暂态计算机可读存储介质。
本公开实施例的技术方案可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括一个或多个指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本公开实施例所述方法的全部或部分步骤。而前述的存储介质可以是非暂态存储介质，包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等多种可以存储程序代码的介质，也可以是暂态存储介质。
以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的、逻辑的、电气的、过程的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。而且，本申请中使用的用词仅用于描述实施例并且不用于限制权利要求。如在实施例以及权利要求的描述中使用的，除非上下文清楚地表明，否则单数形式的“一个”（a）、“一个”（an）和“所述”（the）旨在同样包括复数形式。类似地，如在本申请中所使用的术语“和/或”是指包含一个或一个以上相关联的列出的任何以及所有可能的组合。另外，当用于本申请中时，术语“包括”（comprise）及其变型“包括”（comprises）和/或包括（comprising）等指陈述的特征、整体、步骤、操作、元素，和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元素、组件和/或这些的分组的存在或添加。在没有更多限制的情况下，由语句“包括一个…”限定的要素，并不排除在包括所述要素的过程、方法或者设备中还存在另外的相同要素。本文中，每个实施例重点说明的可以是与其他实施例的不同之处，各个实施例之间相同相似部分可以互相参见。对于实施例公开的方法、产品等而言，如果其与实施例公开的方法部分相对应，那么相关之处可以参见方法部分的描述。
本领域技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，可以取决于技术方案的特定应用和设计约束条件。所述技术人员可以对每个特定的应用来使用不同方法以实现所描述的功能，但是这种实现不应认为超出本公开实施例的范围。所述技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的***、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
本文所披露的实施例中，所揭露的方法、产品（包括但不限于装置、设备等），可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，可以仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例。另外，在本公开实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
附图中的流程图和框图显示了根据本公开实施例的***、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。在附图中的流程图和框图所对应的描述中，不同的方框所对应的操作或步骤也可以以不同于描述中所披露的顺序发生，有时不同的操作或步骤之间不存在特定的顺序。例如，两个连续的操作或步骤实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的***来实现，或者可以用专用硬件与计算机指令的组合来实现。

Claims (5)

1.一种用于生成非常规时钟信号的方法，其特征在于，包括：
响应于生成非常规时钟信号的请求，根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型；
确定非常规时钟信号需要持续的信号周期数；
根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移或关闭，从而在信号周期数对应的时间段内得到非常规时钟信号，其中，非常规时钟信号包括高电平较宽的非常规时钟信号和低电平较宽的非常规时钟信号；
其中，所述根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型，包括：
获取时钟参数信号的数据信息中的比特位数值；
根据时钟参数信号的比特位数值，确定信号非常规化类型；
其中，所述信号非常规化类型包括理想信号、偏移信号和停止信号；
其中，所述根据时钟参数信号的比特位数值，确定信号非常规化类型，包括：
在比特位数值为第一数据组合的情况下，确定信号非常规化类型为产生正常的理想信号，其中，第一数据组合为Bit[0:0]，表示产生正常时钟信号；
在比特位数值为第二数据组合的情况下，确定信号非常规化类型为产生包含高电平的偏移信号，其中，第二数据组合为Bit[0:1]，表示产生包含高电平较宽的非常规时钟信号；
在比特位数值为第三数据组合的情况下，确定信号非常规化类型为产生包含低电平的偏移信号，其中，第三数据组合为Bit[1:0]，表示产生包含低电平较宽的非常规时钟信号；
在比特位数值为第四数据组合的情况下，确定信号非常规化类型为产生时钟异常停止的停止信号，其中，第四数据组合为Bit[1:1]，表示产生异常停止的非常规时钟信号；
其中，所述确定非常规时钟信号需要持续的信号周期数，包括：
随机生成非常规时钟信号需要持续的信号周期数；或者，
预先设定非常规时钟信号需要持续的信号周期数，并在指定的时刻点进行发送；
其中，所述方法还包括：
在信号周期数中的每一个时钟周期内，设置时间延时变量，使当前时钟周期的持续时间变为时钟周期与时间延时变量之和；其中，所述时间延时变量的取值范围为0至T，所述T为单个时钟周期的持续时间，所述时间延时变量具有随机为0的概率以实现部分周期包含时钟抖动、其余部分周期为正常的时钟信号，通过控制所述时间延时变量的取值以及随机为0的概率可实现发送不同质量的时钟信号；
其中，所述根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移，包括：
在常规时钟信号的上升沿或下降沿的时刻点，根据时间延时变量作为偏移量，对常规时钟信号的上升沿或下降沿进行延时；
在延时结束后，将驱动组件模块内部的常规时钟信号对应进行拉低或拉高操作。
2.根据权利要求1所述的方法，其特征在于，还包括：
根据驱动组件模块内部的***参考时钟信号，设置异常停止变量；
控制异常停止变量为0或有效数据的概率；
在异常停止变量为有效数据的情况下，根据预设或随机设定的信号周期数，关闭驱动组件模块内部的常规时钟信号对应的时钟使能开关信号。
3.一种用于生成非常规时钟信号的装置，其特征在于，包括：
请求响应模块，被配置为响应于生成非常规时钟信号的请求，根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型；
周期数模块，被配置为确定非常规时钟信号需要持续的信号周期数；
信号偏移模块，被配置为根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移或关闭，从而在信号周期数对应的时间段内得到非常规时钟信号，其中，非常规时钟信号包括高电平较宽的非常规时钟信号和低电平较宽的非常规时钟信号；
其中，所述根据在仿真过程中的时钟参数信号的数据信息，确定信号非常规化类型，包括：
获取时钟参数信号的数据信息中的比特位数值；
根据时钟参数信号的比特位数值，确定信号非常规化类型；
其中，所述信号非常规化类型包括理想信号、偏移信号和停止信号；
其中，所述根据时钟参数信号的比特位数值，确定信号非常规化类型，包括：
在比特位数值为第一数据组合的情况下，确定信号非常规化类型为产生正常的理想信号，其中，第一数据组合为Bit[0:0]，表示产生正常时钟信号；
在比特位数值为第二数据组合的情况下，确定信号非常规化类型为产生包含高电平的偏移信号，其中，第二数据组合为Bit[0:1]，表示产生包含高电平较宽的非常规时钟信号；
在比特位数值为第三数据组合的情况下，确定信号非常规化类型为产生包含低电平的偏移信号，其中，第三数据组合为Bit[1:0]，表示产生包含低电平较宽的非常规时钟信号；
在比特位数值为第四数据组合的情况下，确定信号非常规化类型为产生时钟异常停止的停止信号，其中，第四数据组合为Bit[1:1]，表示产生异常停止的非常规时钟信号；
其中，所述确定非常规时钟信号需要持续的信号周期数，包括：
随机生成非常规时钟信号需要持续的信号周期数；或者，
预先设定非常规时钟信号需要持续的信号周期数，并在指定的时刻点进行发送；
在信号周期数中的每一个时钟周期内，设置时间延时变量，使当前时钟周期的持续时间变为时钟周期与时间延时变量之和；其中，所述时间延时变量的取值范围为0至T，所述T为单个时钟周期的持续时间，所述时间延时变量具有随机为0的概率以实现部分周期包含时钟抖动、其余部分周期为正常的时钟信号，通过控制所述时间延时变量的取值以及随机为0的概率可实现发送不同质量的时钟信号；
其中，所述根据信号非常规化类型对仿真过程中的常规时钟信号进行偏移，包括：
在常规时钟信号的上升沿或下降沿的时刻点，根据时间延时变量作为偏移量，对常规时钟信号的上升沿或下降沿进行延时；
在延时结束后，将驱动组件模块内部的常规时钟信号对应进行拉低或拉高操作。
4.一种数字控制逻辑验证平台，包括测试顶层模块和驱动组件模块，在所述驱动组件模块中设置有处理器和存储有程序指令的存储器，其特征在于，所述处理器被配置为在运行所述程序指令时，执行如权利要求1或2所述的用于生成非常规时钟信号的方法。
5.一种存储介质，存储有程序指令，其特征在于，所述程序指令在运行时，执行如权利要求1或2所述的用于生成非常规时钟信号的方法。
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