CN1158666A - 使用脉冲宽度调制的高密度软盘驱动器 - Google Patents

Abstract

用于把信息存储在磁性介质上的存储***体现在一个转换装置内。该***用于从控制器板(14)接收由CPU(52)所产生的数据并把数据存储在比特单元内。在总线(32)上接收的通常的MFM格式的数据被转换成超高密度(SHD)数据格式。在SHD格式中，提供一计数器用来从对应于参考脉冲(102)的初始起始时间向下计数到对应于数据字数值的结束的计数值。在参考脉冲和计数值结尾之间的时间构成从比特单元的开始到比特单元中记录到数据脉冲的位置间的时间长度。在译码操作，即读操作期间，只需要用一个计数器来确定比特单元内数据脉冲的位置，这个计数器从预定的参考脉冲计数到检测到数据脉冲的位置。这对应于一个数据值。因此，多比特数据字可在给定的一个比特单元内被编码。

Description

使用脉冲宽度调制 的高密度软盘驱动器

发明技术领域

本发明总的是和用于个人计算机(PC)的软盘驱动器有关，更具体地，是有关为了增加存储在典型软盘上的数据密度和允许在传统的驱动器中这些更高密度的软盘和传统的较低密度软盘间互换性的方法和设备。

发明背景

这些年来用于PC机的大容量存储器装置一直在改变，并且继续在改变。为适应用户对存储空间的永不满足的需求而对增加驱动器空间的要求经历了从原先的“软盘”驱动器到现今的硬盘驱动器甚至光盘驱动器的存储驱动器的发展。软盘驱动器包括可卸下的介质，并且是相当便宜的，而硬盘驱动典型地包括固定的介质。然而，现在的有些硬盘驱动器是可卸的。光盘驱动器也设置可卸介质，不同的是它提供了高得多的数据存储密度。

从市场观点出发，从原先具有360K字节容量的5英寸软盘到具有1.44M字节容量的现在的3英寸软盘的软盘驱动器都已很好地被接受。这些驱动器在PC机用户中已被广泛地接受，因此，介质和驱动器的成本就大大地降低。随着这种技术的发展，为增加在磁性介质中可以存储的数据量而采用的各种调制技术随着密度的增加而允许使用更小的形状系数。如上所述，原先的软盘利用5英寸的形状系数和相当“脆弱”的套子。现今的3英寸形状系数的软盘提供了更高的密度，还有一个硬套子。然而，3英寸形状系数的软盘不能和5英寸形状系数的驱动器相兼容。因此，就需要两个不同的驱动器来适应两种不同的软盘类型。

当3英寸形状系数软盘开始推出时，它们比5英寸形状系数驱动器贵得多。由于3英寸形状系数驱动器的大量购买，这种情况已改变，对于驱动器和介质，其价格已明显地降低。导致公众对3英寸形状系数软盘的接受增多的一个方面是该软盘能容纳于用户的衣袋中，而5英寸形状系数软盘必须被装在公文包或分开的口袋中。

虽然固定的硬盘驱动器提供密度高得多的存储，但它们对于以方便形式传送数据并不实用，而且便携的硬盘驱动器也不能作为便携的数据介质那样行得通。当前，软件包在为存储程序和它所拥有的数据所需要的存储空间数量上已经有很大的增长。例如，某些文字处理程序五年前需要大约500-750K硬盘上的存储空间。这需要同样数量的软盘空间来把程序传送给用户。当然，这可典型地用三到四张低密度软盘来容纳。但这些程序的当前版本会需要多到30M字节的存储空间来存储为运行程序所必须的全部信息，这是由于程序增加了功能和添加了特性，特别是包括了重要的绘图功能。即使用了文件压缩，为了把程序和其所拥有的数据传送给用户仍需要六到七张高密度3英寸软盘形状系数的软盘。即使以光盘形式，例如具有高得多的数据存储量的CD ROM来提供，但与它相关的驱动器仍不像3英寸驱动器那样被广泛采用，而且也不那样便宜。3英寸形状系数的驱动器和相关介质的唯一缺点是有限的密度。

3英寸软盘***的密度是由驱动器结构，连接于计算机和驱动器之间的控制器板以及调制技术所限制的。最广泛地被使用的调制技术是改进的频率调制(MFM)技术。此技术，像所有先前的技术一样，要求每个数据比特在磁道上占用某个“比特空间”，磁道被限定在给定的圆柱上或软盘表面上的公共的径向路径上。这些一般称为磁道，在软盘上有80条磁道。然而，每条磁道有同样数量的数据放在其上，对每条磁道进行特定的格式化，包括引入不同尺寸的间隙以考虑到在不同的径向位置处的磁道长度。

虽然已提出了更高密度的介质，但其缺点是它们都贵得多，而且不是标准化的。工业界已倾向于3英寸软盘形状系数的标准。任何其它的形状系数会要求不同的驱动器和不同的介质。对这些驱动器和有关介质的初始成本会比现有的驱动器和有关介质高得多。例如，一种当前被提出的更高密度的驱动是具有3英寸形状系数的2.88M字节的软盘驱动器。这些驱动器在成本上趋向于高两倍，而介质本身价格大约高七到十倍。因此，在3英寸1.44M字节软盘上存储数据和程序材料仍旧要便宜得多，因为人们可得到保证，大多数的计算机将和软盘上的格式和软盘的形状系数相兼容。然而，对于更高密度格式化技术而不明显地增加成本或不以任何方式扰乱现有驱动的兼容性仍有强烈的需要。

发明概要

此处所指示和提出权利要求的发明是一种高密度磁性介质数据存储***。该数据存储***包括用于存放要被存储在磁性介质上的数据字的数据缓存器。当磁性介质表面通过固定点时，一个定时***确定沿着该表面的在磁性介质表面上的比特单元。这些比特单元的每一个有确定的时间长度，所有比特单元在时间上有相同的长度。定时***可用来对每个比特单元确定一个参考脉冲。然后，一个调制器确定比特单元内从参考脉冲到记录时间的可变时间长度。可变时间长度由所接收的其中一个字来确定。提供了一种记录机制以用于在比特单元的记录时间上把磁通脉冲记录在磁性介质上，这样它就作为数据字的值的函数而被放置在比特单元内。一个数据比特控制器用来在相继的比特单元期间把数据字从缓存器顺序地馈送到调制器。

在本发明的另一方面，在参考脉冲和记录时间之间的可变时间长度被分成多个增量。每个增量是以比特时钟周期为参考的，使得每个增量是比特时钟周期的预定的个数。数据字的每一增加值使可变时间长度增加一个增量。一个解调器被提供以用于解调比特单元中的数据。解调器包括读装置，它用来以预定速率通过比特单元以及确定在比特单元内参考脉冲和记录的磁通量脉冲之间的时间长度。记录下的磁通被检测以产生一个检测到的读脉冲。复位脉冲用来起动一个计数器，该计数器根据可变时间长度的增量而递增地计数。计数器在出现读脉冲时停止，以提供计数值。然后，该计数值被转换为数据字。附图概述

为更全面地理解本发明及其优点，现在引述结合附图所作的以下的说明，在附图中：

图1显示了本发明的***的硬件实现的透视图；

图2显示了放置在PC机内的***的总的方框图；

图3显示接口装置的方框图；

图4显示了接口装置的更详细的方框图；

图5显示了脉冲宽度调制技术中本发明所用的脉冲宽度调制技术的概略图；

图5a显示了说明双工运行的另一个实施例；

图6显示在磁盘上的给定的磁道或圆柱体上的数据布置的概略图；

图7显示在超高密度驱动器所使用的格式的概略图；

图8显示了用于实现和超高密度(SHD)格式有关的格式化运行中的多磁头的方法的概略图；

图9显示时钟电路的逻辑图；

图10显示了对于读和写操作时从MFM数据格式转换到SHD数据格式的转换过程的方框图；

图11显示了存储器布置的概略图以及数据是如何映象到存储器以便使它作为SHD数据而被提取的；

图12显示了把所存储的数据转换到实际输出格式的操作；

图13显示了用于写操作的流程图；

图14显示了用于读操作的流程图；

图15显示了装载操作的逻辑图；

图15b显示用于通信协议的时序图；

图16显示了和数字输出寄存器(DOR)有关的软盘控制器部分的方框图；

图17显示了装载程序运行的流程图；

图18显示了在ASIC中实现的与输入操作有关的状态图；

图19a和19b显示了输入操作的例子；

图20显示了多排存储器的概略图，以用来描述写操作；

图21显示了用来描述写操作的存储器和DSP寄存器的更详细的示意图；

图22显示了另一个写操作；

图23显示了计数器和状态机操作的概略图；

图24显示了读操作的一种方法的时序图；

图25a和25b分别显示了另一种读操作方法的计数器的概略图和时序图；

图26a和26b显示了同步操作的时序图。

发明的详细描述

参照图1，这里显示了结合3.5英寸形状系数的驱动器10所使用的本发明的驱动器的透视图。3.5英寸形状系数驱动器10被设计成能接受在其上带有磁性介质的3.5英寸形状系数的软盘12。该磁性介质12是可卸的。按照设计，驱动器10结合控制器板14而运行以适应三种软盘密度中的一种密度，即720K字节(720K)，1.44M字节(1.44M)或2.88M字节(2.88M)。控制器板14被放置在接插件16中，在PC机中典型地被称为“插槽”(图上未示出)。控制器电缆18能通过接插件20而连接到控制器板，并通过电缆18上的接插件22和驱动器10上的接插件24连接到驱动器10。

当接插件22和接插件24相连时，驱动器10通常将利用改进的调频(MFM)技术来运行。这典型地允许以大约为500Kbps的数据速率传递。这仍然是传统的运行。然而，按照本发明，正如在下面将会更详细地被描述的，提供一个转换装置26放置在接插件22和接插件24之间，它用来允许在软盘12上的数据存储密度增加到多达例如14.4M字节。当然，这就需要被称为超高密度(SHD)格式的不同的格式。这是一种专用的格式，因而需要特定的驱动器结构以适应这种驱动格式。正如也将在下面被描述的，转换装置26修改了原先被设计来运行于1.44M/720K软盘密度的传统的3.5英寸形状系数驱动器及其有关的控制器板14，以给出SHD格式，这被做成对于用户和PC机都是透明的。该转换装置26也允许驱动器10接受以1.44M密度形式而格式化的软盘12。这都被做成对于***和用户是透明的。因此，只需要用户在接插件22和24之间***转换装置26，以允许驱动器的密度被提高到，例如，14.4M这样更高的密度。正如已指出的，这都是以很少的硬件变动而完成的。

现在参照图2，这里显示了在PC机中完成的转换装置26的方框图。电缆18能用来以MFM格式传送在部分电缆上的数据。这可由电缆部分32来显示。另外，电缆部分34提供控制驱动器的一般性的机械运转的各种驱动控制信号。这些是通过旁路电缆36直接通到驱动器的，也输入到为转换器26起到电缆接口作用的输入/输出(I/O)装置38。包含数据流的总线的MFM部分32也输入到I/O装置38，还输入到旁路开关40的输入端。开关40能用来把MFM总线部分32连接到输出总线42，它又被连接到驱动器10。输出总线42能用来当驱动器10以低密度方式或传统方式运行时载送MFM数据。开关40只在这段时间期间才闭合。否则，总线42将不载送信息到开关40。总线42被连接到输出双向总线44，它又被连接到驱动器10。

在转换装置26中装有总的处理块46，它控制开关40，也通过I/O装置38接收数据输入命令，并沿着总线48到总线44把数据传递到驱动器10，以便把SHD格式化数据写到驱动器10和从驱动器10读出SHD格式化数据。当读数时，SHD数据被转换成MFM数据，并被发送到控制器板14，接着，又到总CPU S2，它是PC机的心脏。写操作的处理块能用来从控制器板14接收MFM数据，并把它传递给驱动器10作为SHD格式化的数据。

现在参照图3，这里显示了处理块46的更详细的方框图。I/O装置38能用来在其输出端提供数据到数据总线54，它能用来载送MFM数据。在写操作期间，它被输入到编码器56，用来把MFM格式化数据转换成SHD格式化数据以便在总线48上输出。在写操作期间，SHD格式化的数据从总线48上被接收并被输入到译码器58，被转换成MFM数据并且在总线54上输出。编码器56和译码器58都与数据缓存器60有接口，其中编码器56，译码器58和数据缓存器60都由控制块62控制，它是基于ASIC的控制块62。控制块62能用来控制编码器56和译码器58，使得当数据从一个方向到另一方向传递时，它首先以预定方式存储到数据缓存器60，然后以顺序方式提取。应当看到，SHD格式化的数据以比MFM数据高得多的数据速率被传送，因为MFM数据速率由控制器板14的数据速率所限制，而SHD格式化数据的传递速率是由转换器26的运行所控制的。

为了能够运行，控制块62必须接收命令和指令，也接收初始化参量。由于控制器14原先不是设计成以这样的方式和驱动器10通信的，因而已设计出某些技术以便在控制器板14和驱动器10之间通常所利用的命令结构之外通过对各种连线的操作而进行多路复接以产生各种命令，这些指令被发送到命令接收器66，然后它们再被输入到控制块62。这将在下面被更详细地描述。

现在参照图4，这里显示了转换器的更详细的方框图。总线18被输入到包括I/O装置38在内的电缆接口逻辑设备68。电缆接口逻辑设备68用于和控制总线与地址/数据总线72的接口。虽然在图3中被显示为两条分开的总线48和54，但是实际上只有单独一个总线。转换器26被数字信号处理器(DSP)74控制，它用来处理各种指令和产生控制指令以控制***的整个运行。用ASIC块76实现的编码器/译码器块被提供来实现图3的编码器56和译码器58的各种运行。这是通过总线48的对驱动器10的主要接口。正如以上所述，这执行了接收SHD数据和把此数据放到地址/数据总线72上的运行，而编码器部分则用来从地址/数据总线72上接收数据并把它作为SHD数据输出。提供了程序/数据存储器78，它提供了数据缓存器60的功能，存储器78用来在转换程序期间存储数据，这将在下面进行描述。错误检测和纠正由里德·索罗门纠错块80提供，它按照传统的里德·索罗门错误纠正/检测算法运行。虽然这些算法是典型的，但为了实行各种错误检测和纠正操作需要有另外的附加开销。当数据作为SHD格式化数据被传递到驱动器10时，此附加开销被包含在数据中，在读出数据时，数据和SHD检验字节可被检查以确定数据的完善性。如果检测出错误，则该错误可在格式化为MFM数据以前被纠正。正如将在下面所描述的，MFM数据把称作为循环冗余检验(CRC)字节的各种错误检测字节和MFM数据本身结合起来。当该信息被转换器26接收时，此信息被作为数据看待，使得里德·索罗门附加数据把CRC字节作为典型数据流内的数据比特处理。当把SHD格式化的数据格式化成MFM数据时，里德·索罗门附加字节从这里被去除，因为此附加数据不能被控制器板14所识别。

存储器由存储器和***控制ASIC 82控制，它控制了***的总的运行。***的时序由利用晶体86的锁相环时钟装置84提供。

电缆接口逻辑电路68在存储器和***控制块82的控制下能在SHD方式或MFM方式下运行。在MFM方式下，数据沿总线88而被旁路到驱动器10。另外，各种驱动控制信号通过总线部分90被直接输入到驱动器，可以注意到，这些命令中的某些命令被输入到电缆接口逻辑装置68，以便接收来自控制器板14和CPU 52的命令。

现在参照图5，这里显示了详细的时序图，它说明了在磁性介质上特定位置中增加可被存储的数据总量的技术。在图5顶部，显示了现有技术的用于存储数据的***。总的来说，驱动器10有一个规定的“比特单元”，它是一个2000ns的窗口。典型地，数据由放置在比特单元内的脉冲100所表示。该脉冲100是由驱动器10输出的结果脉冲。比特单元根据所产生的时钟信号101来确定，其周期等于比特单元的宽度。介质本身实际上把信息作为磁性介质中的一个磁化区来存储。在驱动器10中提供有检测器，它检测该磁化区的极性，在这里从磁化区发出磁场。在磁头位于单个磁化区上的期间，和该区相关的场或多或少是均匀的，因此在作为磁头一部分的线圈上没有产生电压。当磁化区从磁头下通过时，其中介质的磁化从一个极性反向成另一个极性，也就是磁通发生反向，这时磁场有一个快速的变化，因而就产生电压脉冲。该电压脉冲相应于脉冲100的前沿。该电压脉冲典型地触发一单稳态多谐振荡器，它产生的脉冲宽度等于脉冲100的宽度。因此，在图5顶部所显示的比特单元内，利用传统的MFM格式化技术只可以存储单独一个比特。

按照本发明，利用了脉冲宽度调制(PWM)技术，其中在比特单元的起始处产生一参考脉冲102。在参考脉冲102的产生和由于磁头通过磁化区而引起的电压脉冲的产生之间的时间限定了在比特单元内的多个增量位置。在本优选实施例中，有33个增量位置。这就提供了从0到32的可译码数值。正如下面将被描述的，计数器在参考脉冲102的前沿处被初始化，而当比特单元内出现数据脉冲时计数器停止。为了说明的目的，这里显示了两个脉冲，脉冲104和脉冲106。脉冲104具有构成“0”数值的前沿108，而脉冲106具有构成最大值，即数值“32”的前沿110。因此如果5比特数字值要被编码，那么这将造成从0到31的32个值。如果出现前沿108，那么这就相应于值“00000”。数值“32”是不构成数据的特别的“同步”数值。因此，这里提供了32个数据值和一个同步值。这样可以看到，给定的比特单元的密度从单个比特的数据增加到5个比特的数据。

现在参照图5a，这里显示了说明双工运行的另一个实施例。在典型的驱动器中，输出的多谐振荡器的宽度是恒定的。这样，脉冲104和106的宽度被预先限定而不能改变。然而，可以用硬件来实现改变脉冲的宽度，此宽度可用来进一步增加密度。在图5a中，提供了能初始化第一计数器的参考脉冲112，该计数器在数据脉冲116的前沿114处停止。如上所述，前沿114是和实际存储的磁性区相关的。然而，数据脉冲116的前沿被利用来初始化第二计数器，它在第二脉冲120的前沿118处停止。因此，在给定的比特单元内，存储了两个数据区，一个区在前沿114的位置，另一个区在前沿118的位置。这里提供了两个计数器，这样，前沿114对于参考脉冲或比特单元的起始点的相对位置限定了一组数据，也就是多达5比特的数据，而前沿114对前沿118的相对位置限定了第二组数据，也就是另外的多达5比特的数据。因此，前沿114对于比特单元的相对位置和两个前沿114与118的相对位置限定了可被存储在给定比特单元中的两个5比特数据字，也就是，与传统的MFM***的存储比特相比较，外加上存储在比特单元中9个另外的比特。

现在参照图6，这里显示了软盘136上在给定磁道或圆柱体上的数据布置的概略图。正如将在下面所描述的，在给定磁道上的数据量在以SHD格式时将增加，但这是作为多磁头而送交给控制器的。在典型的DOS***中，软盘配有从外边缘向中心延伸的两面共80条磁道。每条磁道配有18个扇区。提供了500kb/秒的数据传输速率(每比特单元2微秒)和300圈/分的转速。正如将在下面被更详细地描述的，在软盘136的每条物理磁道上配有多个伪磁头，图上显示了两个伪磁头，138和140，在特定磁道上的每个伪磁头有18个和它相关的扇区。这种方式是为了和存在于传统***中的控制器14提供兼容性。

现在参照图7，这里显示了用于在给定的物理磁道上的SHD格式的格式示意图。这只表示了对于单个磁头的扇区，这将在下面被描述。在给定磁道上的起始磁头是从磁盘上常规的索引标记来测量的，这个磁头以总的同步区142起始，这个区在给定的物理磁道或圆柱体上只被提供一次。这是由8个带有同步值的5比特字提供的，该同步值如上所述为32的值，即和5比特相关的从0到31数值以外的一个独特的值。该同步值被认定为专门用于同步运行，这将在下面更详细地被描述。在总同步区142后，有一间隙144，该间隙随物理磁道的改变而变化。在下一个区就开始一给定的帧。如上所述，在一帧中有18个DOS扇区。在帧的起始部分，有一个帧同步校正区146，它包含三个同步数值。下一个区是ID(识别)区148，它包含与特定DOS扇区有关的关于圆柱体、磁头和扇区等的信息。这构成5个5比特的字。该区实质上提供这样的数据，即它们在返回到控制器14时用于确定所需数据是否已收到。正如将在下面被更详细地描述的，控制器用来接收给定磁道上的所有数据，即磁道上所有磁头的全部DOS扇区，并把区148中的信息和所需要的磁头/圆柱体/扇区信息进行比较，且当通过把该区148的数据和在控制器板上设置的想要的数据相比较而确定为一致时，就把以后的数据从来自驱动器10的数据流中提取出来。如果对于任何扇区，数据流都不包含这个区148中的这个信息，那么当***未能接收到它预期从给定的物理磁道和圆柱体上相应的扇区时就指示一个错误。

跟在ID区148后的是数据区150。数据区由15927个5比特字组成。在图7上这个区被分解以显示其第一层次151，这表明了由形成为数据和ECC比特序列的MFM数据所构成的数据比特，它们以MFM格式输出。然后，层次151再被分解以显示数据区150结构的更详尽的细节。数据区150由多个子数据区152和同步区154组成。每个子数据区152包含32个5比特字，每个同步区154包含一种5比特同步字。如上所述，每个5比特字占用单独一个比特单元，这样就有32个相邻的比特单元和一个子数据区152相连系。同步区154只占用单独一个比特单元。分散布置的同步区154的用途就是保持同步，正如将在下面被描述的。

现在参照图8，这里显示了磁头布局的运行的详细方框图。DOS操作***原先被设计成它能允许对磁道、磁头和扇区等的数目的规定为：提供1024条磁道，63个磁头和63个扇区。然而，由于操作***中的内部限制，DOS实际上对于给定的软盘驱动器并不允许大于80条磁道。但是，扇区数可以增加，磁头数也可以增加。本发明利用了这样的事实，即虽然DOS确实允许了63个磁头，但控制器实际上只识别两个磁头。因此，尽管给定帧的ID区表明磁头值大于2，但控制器只识别和给定扇区中和磁头指示相关的5比特字的最低有效位(LSB)。当然，只有18个扇区，这是和DOS***相一致的，也只有80条磁道，这也是和DOS***相一致的。正如图8所示，磁道的两个面有20个与其有关的磁头，每个面有10个。给出了一个磁盘170，其中只显示了单条最外层的磁道。这里显示了在磁盘170的一个面上的和磁头H0，H2，H4，H6，H8，H10，H12，H14，H16和H18相关的扇区。和磁头H1，H3，H5…H19相关的扇区位于磁盘170的另一面。为了显示的目的，这些扇区是以拉直的方式而显示在磁盘170的下面的。应当注意，磁头都被设置在每个面上。应当注意，在磁盘170的给定的一面，所有磁头的LSB都是相同的。因此，控制器将寻找奇数或偶数的磁头，而它们的绝对值对于实际控制磁盘并不重要。

关于从磁盘170取出数据的方式来说重要的一个方面是在和低密度磁盘相比较时的数据量。SHD格式化的软盘在给定的圆柱体或磁道上具有的数据是低密度1.44M软盘时的十倍。由于到控制器14的数据速率保持在500kbs而数据量增加，因此需要更长的时间来发送所有磁头(奇数或偶数)在给定磁道上的所有数据。由于每个比特占用2微秒宽的比特单元，因此传统的软盘147要花费147ms以扫过单独一个数据圆柱体。为了考虑到出错，一般允许软盘提取数据两次，因而就要允许300ms。作为比较，在500kbs的数据速率的情况下，并且以500kbs速率把数据传递到控制器时，将花费大约1.47秒来提取在SHD软盘的单条磁道上的数据。这方面的问题是软盘每旋转一次就产生一个索引脉冲，该索引脉冲是和在软盘自身上的硬件指示器是相关联的。当数据是以SHD格式被取出时，数据将从遇到的第一个磁头起被提供，接着是第二磁头，第三磁头等等。BIOS将把关于所需要的磁头、圆柱体和扇区等的信息存到控制器的存储器中。当然，圆柱体已被驱动器选定，而每个磁头将使扇区与磁头本身联系起来。因此，对于每个磁头，读出的扇区值一般将和存储的扇区值相一致，对于该磁头所读出的圆柱体值一般将和存储的该磁头的圆柱体值相一致。不幸的是，在标志脉冲再次出现以前只有单个磁头的数据值将被提取。如果磁头值和存储在控制器的内部RAM中的磁头值不一致，则在想要的磁头的数据到达之前就产生一个索引脉冲，这就将产生错误。例如，如果需要的是磁头5，圆柱体79，扇区10的数据，驱动器将从具有与数值“10”的LSB的磁头和从磁道79提取数据。当磁盘旋转时，将产生一个索引脉冲，然后将从磁头0，接着从磁头1，再接着从磁头2等提取数据。这些数据将以1MB/S的速率作缓冲；然后以500kb/s速率发送到控制器。不幸的是，对于磁头0的数据只在两个索引脉冲之间的时间内被发送，然后，在磁头1的数据将在下一个索引脉冲出现以前被发送。在出现第二个索引脉冲以后，将指示一个错误，因为“10”这个磁头值还未被提取。

为了阻止错误出现，本发明的转换器26为了保证在产生索引脉冲以前确保所有磁头都读出和缓存而产生它自己的索引脉冲。这被显示在图8中，其中第一索引脉冲176的产生是和来自磁盘170的实际索引脉冲相重合的，而后面九个索引脉冲则由被映象的磁盘170所产生。然后再产生第十一个索引脉冲。这就允许所有数据不单被缓存，而且以500kbs速率被传送到控制器。

现在参照图9，这里显示了时钟84的方框图。提供了总的锁相环电路182，它以传统方式工作，即接收一个参考值并把内部时钟锁定到该参考值。参考值是由反相放大器184组成的晶体控制振荡器产生的参考频率，晶体186的一端被连接到反相放大器184的输入端，其另一端被连接到输出结点188。输出结点188在一种方式下通过开关191连接到放大器184的输出端。在这种方式下，晶体提供输入到锁相环182的参考频率。在这种方式下，锁相环182将锁定到晶体186的相位和频率。然而，在校正方式下，提供了同步校正块190，它用于在输入端192接收SHD数据流。如上所述，有多个同步值散布在SHD数据流内。每当检测出一个同步值时，同步校正块190就把一个“边沿”散布到输出端188，并且断开开关191。该边沿代替晶体正常工作时的边沿，并把相位误差引入进到PLL 182的输入波形中。然后该相位误差“校正”锁相环182的输出电压控制振荡器的相位和频率。这实际上把锁相环“拉到”外部数据同步数据流。然后，锁相环182在输出端的线193上提供比特时钟，该时钟的频率范围从1-128MHz。分频器194把它的输入端连接到比特时钟线193，使它的输出端提供***时钟。分频器194具有以因数1，2，4或8作除法的能力。

现在参照图10，这里显示了把MFM数据格式变换到SHD数据格式和把SHI数据格式变换到MFM数据格式的运行的方框图。MFM数据格式被输入到MFM存储器映象块198，其输出端被连接到数据总线200。数据总线200将和存储器78对接。SHD转换块202用作为把数据总线200和SHD数据格式间的接口。在运行时，MFM数据被接收并被输入到MFM/里德·索罗门存储器块98，然后再映象到存储器78中。此数据然后由SHD转换块202以SHD数据格式提取。在相反的运行中，SHI数据由SHD转换块以SHD格式接收，然后以适当的形式映象到存储器78，使得它可被MFM存储器映象块198提取，并以MFM数据格式作为MFM数据被输出。此操作按以上所描述的总的存储器控制器运行而实现。

现在参照图11，这里显示了存储器布置的概略图以及如何把数据映象到存储器以使它可作为SHD数据而被提取。MFM数据的每个扇区是这样格式化的，即它有一个含有与它相关的磁道，磁头和扇区信息的区206，后面紧跟一个CRC区208。它后面是间隙210，然后是具有512字节的数据的数据区212。它后面是CRC区214。CRC区有与其相关的16比特的数据。这是标准格式。首先，数据区212被分为五个分开的区，四个区是每个区119字节以及一个36字节的区。119字节的四个区的每个区有与其有关的6字节的错误纠正/检测附加数据，用里德·索罗门算法可使它变得简易。这个区的用途是当119字节的数据区被从驱动器10读出和装配时允许进行错误检测。

每一组合后的119字节和6字节的附加数据提供了125字节的数据。然后，125字节的数据可由200个5比特的字表示，以便存储在软盘12上。36字节的数据区和在区206中的磁道/磁头/扇区信息，在区208中的ID信息和在区214中的CRC信息的各字节相组合。这就提供了区218，当它和来自数据区212的36字节的数据相组合时，就提供了43字节的数据。然后产生了里德·索罗门CRC检验字节区220，它有4字节长。这仅仅是错误检测操作。这将要被执行。其后，在区222中的6字节的错误检测/纠正附加数据与区218和220以及36字节的数据区和全部四个6字节ECC区相联合。这就提供了对于36字节数据，区218，区220，和区222的总共的附加的53个字节的信息，总共是553字节的信息。这些变换为必须以SHF格式被存储的885个5比特字。图11的这个格式是显示数据在存储器78中是如何存储的，使得MFM存储器的映象块198能在写操作时把MFM数据格式变换成这种格式而在读操作时从这种格式提取数据。

现在参照图12，这里显示了用于把来自存储器78的、以在图11中所示的格式的数据变换成SHD格式数据流的技术的概略图。读操作由DSP实现，这被称为LACK操作。每当执行该操作时，来自顺序程序计数器地址的5比特的信息被放置到总线200上，然后被输出到SHD数据线。这是顺序的或流水线的运行，并将在下面被描述。数据从存储器78以5比特增量顺序地被输出，然后这些5比特增量被装配成5比特的字。这些5比特字然后被利用来操作一个计数器，用来确定数据脉冲在时间上到每个比特单元的参考脉冲的相对位置，也就是脉冲宽度调制。藉助于首先把MFM数据放置到串行比特流中和接着把这些比特分割成5比特的段，这些5比特的段将构成一个可被利用来确定比特单元的脉冲位置的字。

在读操作时，参考脉冲和数据脉冲之间的时间被利用来起动和终止计数器，计数器停止时的计数值表示5比特字的值。这些值然后被转换成5比特字，这些5比特字按照以上参照图11所描述的格式被存储在存储器78中。然后，这些又被变换回MFM数据格式。

现在参照图13，这里显示了描述总的写操作的流程图。程序在起始块240开始，然后进到判决块242，以确定是否要写一个DOS扇区。如上所述，和控制器板14相结合的CPU 52并不意识到要仿真一个SHD驱动器，因此，它就要写一个DOS扇区，就像这是一个常规的1.44M的高密度驱动器一样。因此，它就趋向于利用给定的磁头在给定的扇区上把DOS扇区写到给定的磁道上，因为它还记得DOS为给定的磁头提供18个扇区。如果***不是在写方式，那么程序将沿着“END”路径返回到判决块242的输入端。当写操作要被执行时，程序将从判决块242沿着“Y”路径流向功能块244，然后把MFM数据映象到存储器78，正如以上参照图11所描述的。然后，程序将流到判决块246，以确定当前的MFM扇区是否被存储在存储器内。如上所述，每个SHD磁道含有多个MFM格式的DOS扇区的信息。例如，有一个实施例利用20个磁头，它通过把来自10个DOS磁头的信息放置在软盘的单面上以实现每面10个磁头。在读操作期间，对于给定的SHD磁道的所有信息被存储在存储器中，这样总体的ECC附加数据可以和全部SHD磁道相连系，这适合于多个扇区。因此，如果当前的SHD磁道是在存储器中，那么对于指定的磁头只需要替代在该SHD磁道内的DOS扇区。在这种情况下，程序将只要从判决块246沿“Y”路径流向功能块248，以便为新的DOS扇区产生纠错码(ECC)，然后流到功能块250，以便为新的DOS扇区产生检错码(EDC)附加数据。然而，如果对于当前MFM扇区的SHD磁道并未被存储在存储器中，那么程序将从判决块246沿“N”路径流到功能块252。在这种方式下，***将来到驱动器10，把全部SHD磁道读到存储器中而不读当前的DOS扇区，因为当前的DOS扇区已存在于存储器中，它在功能块244中已被映象到存储器中。对于写操作也是这样的情况，其中对于当前MFM扇区的SHD磁道已被存储在存储器中。功能块244的映象操作仅仅把DOS扇区***或映象到存储器中的适当位置。

在为新DOS扇区产生了ECC和EDC附加数据以后，程序将流到判决块254，以确定在当前被存储的SHD扇区内的老的DOS扇区中的错误率，并把它和一个门限值相比较。如果错误率是可接受的，也就是如果它是可以被纠正的，那么程序将沿“Y”路径流到功能块256，以写入SHD扇区，应当注意，一个SHD扇区包括多个DOS扇区，在被写入的特定面上的每个磁头有一个DOS扇区。然而，如果在老的DOS扇区中的错误是不能接受的，那么程序将沿“N”路径流到纠正功能块260，在其中错误将被纠正，然后程序将流到功能块256。程序从功能块256流到END功能块262。但是，如果错误不能被纠正，那么就产生一个错误。

现在参照图14，这里显示了读操作的流程图，它从起始块264开始，然后流到判决块266以等待要被译码的读操作。程序沿着“N”路径回到判决块266的输入端而把本身维持在一个循环中，直到读操作起始为止。在这时，程序将沿“Y”路径流到功能块268，以确定磁头是奇数头还是偶数头。如上所述，软件的操作把磁头信息发送到控制器板14以指示20个磁头中被选定的一个。它被存储在控制器板，然后控制器板仅仅考虑被存储在其中的磁头的值的LSB(最低有效比特)，并利用它来选择在驱动器10上的磁头。一旦确定了磁头是奇数或是偶数，程序就流到功能块270以便把索引设置成等于“0”值。然后程序流到判决块272以确定是否有SHD扇区存储在存储器中。如果有的话，程序将沿“Y”路径流到功能块274，把该SHD扇区作为MFM数据发送到控制器板，这样控制器板可确定想要的DOS扇区是否包含在该SHD扇区内。应当记住，该SHD扇区包括了所确定的奇数或偶数值的所有磁头的所有DOS扇区。然后程序流到判决块276，以确定操作是否已被取消。如果是的话，程序沿“Y”路径流到“完成”块278，而如果“取消”操作已经起动，则程序沿“N”路径流到功能块280，以读出存储在存储器中的下一个磁头值。然后程序流到判决块282以确定磁头计数是否等于最大值。如果是的话，程序将沿“Y”路径流到功能块284以产生索引脉冲。如上所述，这是这样的一种操作，其中即使由于磁盘旋转一次而至少要产生一次实际的索引脉冲，这个索引仍然要被屏蔽而不置位，直到程序被指向功能块284以后才置位。

当磁头计数不等于最大数时，这表示索引脉冲不应当被发送。然后程序从判决块282沿“N”路径返回到功能块274的输入端，以便为下一个磁头发送下一个DOS扇区。这些将继续直到产生索引脉冲，并且由于控制器还未接收到所需要的DOS扇区或DOS扇区已被接收但该信息已被发送回***而出现错误。如果由判决块272确定的那样，SHD扇区未被存储在存储器中，那么程序将沿“N”路径直接流到功能块280的输入端以便从软盘读出下一个磁头

现在参照图15，这里显示了描绘用来把程序信息等初始装入转换装置26的方法的方框图。虽然转换装置26可以把所有程序信息都装入非易失性存储器中来制造，但更为可取的是在转换装置26内提供存储空间以允许它被重新配置。当然，这需要某些类型的通信路径以允许数据被传送到转换装置26。由于转换装置26必须和控制器电缆相串联而***，并且一般它也不向驱动器提供除了各种驱动控制命令以外的通信命令，因此必须利用各种现有的连线来和转换装置26通信。

在典型的控制器板上，有两个寄存器，一个数字输出寄存器(DOR)290和一个数字输入寄存器(DIR)292。DOR 290被连接到软盘控制器电缆部分，该电缆以参考数字294作为其标号，该电缆部分294可用来提供各种软盘驱动控制命令，例如马达起动命令和驱动器选择命令。有四种感兴趣的驱动器命令，即马达起动命令MEB-Bar，马达起动命令MEA-Bar，驱动器选择命令DSB-Bar和驱动器选择命令DSA-Bar通常地、为控制驱动器只有三种有效的信号组合，一个是当所有信号均为高电平，一是当DSB和MSB是低电平以及另一个是当对于MEB和MEA信号。然而，如果把MEB、MEA，DSB和DSA的组合看作为一个4比特的字，则这只构成三种组合，而剩下13种驱动器不能识别的组合。这样，这些组合可被利用来给转换装置26传送命令。因此，正如图15所示，具有与其相关的命令的总线部分294被输入到转换部分26的命令解释器298，它用来对进入的各种命令进行译码。这些命令然后被输入到DSP 74。另外，总线部分294也被输入到被称为“驱动器A”的主驱动器10和被称为“驱动器B”的副驱动器300。

为了把信息反馈到控制器板14，转换装置26利用软盘改变线302，它被利用来提供单个比特给DIR 292。正如将在下面被描述的，该单个比特被用来通过DIR 292传送串行数据流到CPU。

现在参照图15b，这里显示了描述通信协议的时序图。通常地，在***中即在PC机中的时钟允许精确地检测到100微秒。因此，为了确定脉冲长度只需要利用100微秒的增量。如图所示，逻辑“0”可由信号CLK 0表示，即由把信号拉低100微秒再升高100微秒这样的信号来表示。逻辑“1”，由CLK 1表示，即信号被拉低200微秒然后升高100微秒。每当在软盘改变线上的信号被拉低300微秒然后升高100微秒时，就代表数据比特流的结尾，每当软盘改变线被拉低400微秒和升高100微秒时，就代表消息信号的结尾。具有比特“001”的三比特长的消息以单独一个字来表示，它由2个CLK 0信号和一个CLK 1信号后跟一“结束比特”消息来表示。

现在参照图16，这里显示了典型的软盘驱动控制器DOR和用于把DOR和控制总线接口的逻辑电路。软盘控制器14把控制总线连接到驱动器10，还通过总线294连接到驱动器300。总线294区分驱动器10和驱动器300的方式是通过电缆的“绞合”，其中DSA，DSB，和MEA，MEB信号是相反的。

DOR 290具有四个马达起动信号，MOT EN0，MOT EN1，MOTEN2和MOT EN3，一个DMA GATE(DMA门)信号，一个RESET(复位)信号和两个驱动器选择信号，SEL 1和SEL 0。MOT EN0信号输出到线310，该线则输入到与门312的一个输入端，还输入到驱动门312的控制输入端，门312把其输入端通过一反向结点连接到地，这样它起到一个反相器的作用。门312的输出端是MEA-Bar信号。因此门312是一个驱动电路。“与”门312的输出端被连接到驱动门314的控制输入端，其输入端被反相并被连接到地，其输出端提供DSA-Bar信号。“与”门312的另一个输入端被连接到2∶4译码器318的“0”输出端。译码器318把其两个输入端分别连接到DOR 290的SEL 1和SEL 2输出寄存器。译码器318的“1”输出被连接到与门320的一个输入端，其另一个输入端被连接到MOT EN1信号。MOT EN1信号也被连接到驱动门322的控制输入端，其输入通过反相输入端连接到地，其输出是MEB-Bar信号。“与”门320把其输出端连接到驱动门324，把其输入端通过反相输入端连接到地，其输出端是DSB-Bar信号。

分别从门322，324，314和312输出的信号MEB-Bar，DSB-Bar，DSA-Bar，和MEA-Bar被直接输入到驱动器300。然而，驱动器10把MEB-Bar信号连接到MEA-Bar输入端，把MEA-Bar信号输入到MEB-Bar输入端，把DSB-Bar输出连接到DSA-Bar输入端，和把DSA-Bar输出连接到DSB-Bar输入端。这仍是传统的互连。正如将在下面所描述的，到驱动器10的输入信号被输入到转换装置26，并被用于产生命令的目的。如果命令是有效命令，那么它们就被驱动器10利用来进行对它的控制。如果它们是非有效命令，则驱动器不理它们。将会注意到，这些命令被直接输入到驱动器10，也输入到转换装置26。

如上所述，输入操作是一种用以产生多个特殊命令的操作，它构成被输入到DOR中的值，这些值给驱动控制线产生在总线294上的命令，它们是无效的或不能被识别的命令。这些命令被显示于表1。

                     表1

输入定义(DOR)	控制器输出
		MEB MEA          SEL1 SEL0RST    0   0   1    1    1  1    0    1SPCL   0   0   1    0    1  1    1    0SYNC   0   0   0    0    1  1    1    1RUN    0   0   1    1    1  1    1    0CLK0   0   0   1    1    1  1    1    0CLK1   0   0   0    1    1  1    1    0RET0   0   0   1    0    1  1    1    1RET1   0   0   0    0    1  1    1    1ADV0   0   0   1    1    1  1    0    0ADV1   0   0   0    1    1  1    0    0IDLE   0   0   0    0    1  1    1    1SEL1   0   0   1    0    1  1    0    1	MEB- MEA- DSB- DSA-BAR  BAR  BAR  BAR0    0    0    10    1    1    11    1    1    10    0    1    10    0    1    11    0    1    10    1    1    11    1    1    10    0    1    01    1    0    01    1    1    10    1    0    1

可以看到，在表1中MOT EN3和MOT EN2的数值是“0”值，而DMA GATE和RESET信号等于“1”。来自控制器14的输出也被显示，可以注意到，驱动器10的数值由于绞合线方式而构成了控制器输出的相反值。可以看到，某些命令是重复的，即它们具有相同的数值。***利用了导致所想要的命令的命令，这将在下面被描述。

现在参照图17，这里显示了说明输入运行的流程图。该程序在方块360起始，它规定了使***初始化和定义各种命令的步骤。一旦命令被规定后，程序流到功能块362，在这里***读出用户设定的各种定时/诊断开关设置。然后程序流到功能块364，通过发送一复位命令来使转换装置26复位。然后程序流到功能块366，通过利用来自方块360的已规定的命令把DSP的二进制映象下载到转换装置中被称为BANK 0(第0组)的存储器的特定位置中。这通常是CRC数据。然后程序流到功能块370，以发送驱动器选择命令，接着流到功能块372，以发送运行命令。然后，存储在存储器中的检验字节信息被从BANK 0读出，正如由功能块374所表示的，这是把来自状态线的信息读入DIR和利用该信息来从转换装置26接收CRC比特的操作。然后程序流到判决块376，其中把所接收的CRC信息和所存储的CRC信息进行比较以确定它们是否一致，即在转换装置处所接收的数据是否有错误。如果CRC不正确，则程序沿“N”路径流回到方块364的输入端以使转换装置26复位并重新发送信息。然而，如果信息发送准确，则程序将从判决块376沿“Y”路径流到终止块384，把状态信息显示给用户，然后返回到DOS提示符。

现在参照图18，这里显示了说明在转换装置26和与输入运行及通信运行有关的ASIC器件部分中的运行的状态图。该图从复位块386起始，它代表部件的复位运行，然后到加电块388，表示加电状态。在加电状态，***将进入等待循环，直到接收到CLK 0或CLK 1的代码为止，这表示有数据传输。或者是接收到了后面紧跟RET 0命令的SPCL命令。当接收到CLK 0或CLK 1信号时，***流到等待块390，在此之后，根据接收到CLK 0命令或CLK 1命令，程序将移到移位状态块392。每当接收到RUN/CLK 0/CLK 1信号时，即表示接收到这些命令中的一个命令时，程序将流到等待状态块394，以等待下一个命令，它可以是SPCL/SYNC命令组合或诸如RETx，ADVx或IDLE/SEL 1那样的其它命令的组合。***将继续等待，并通过多个方块396和398处理命令，以处理各种命令，然后将循环回到位移状态块392，并继续处理数据，这将在下面被描述。这个过程将继续，直到或者在移位状态块392接收到SPCL/SYNC信号，它使程序返回到等待状态块390，或者接收到ADV0/ADV1序列为止。这将使程序走到译码2状态块400。然后向前行进通过多个使能状态402和404。然后，进到方块406，以等待END状态，它是一个RUN命令或CLK 0或CLK 1命令的序列，然后进到状态408。状态408然后将返回到加电状态388。另外，如果加电状态指向中间状态块410，它将去到等待状态块412，这将或者使运行走到译码块400，或到运行块414。在块412处通过接收一个CLK 0后面跟一个RUN命令，就推进到运行块414。通过SYNC命令后面跟FRET 1命令和IDLE命令，就到达译码块400。

现在参照图19a，这里显示了输入操作的一个例子，其中访问的行地址是“07”和列地址是“21”以及输入的数据值是F4。对于地址，这是由比特流“0000011100100001”表示，对于数据，这是由比特流“11110100”表示。在此例中，RESET命令首先被发送，后面跟IDLE命令，然后是一段很小的等待时间，以等待把数据发送回控制器。这后面跟着传送一字节的行地址，再跟一复位信号，一特别信号SPCL，接着一同步信号(SYNC)。在SYNC信号以后，一字节的列地址被传送，后面跟一字节的数据值。这后面跟一个IDLE命令。其后再跟另一个IDLE命令，然后跟选择驱动器A信号。选择驱动器A信号后面跟复位信号，然后跟特别信号SPCL，然后发送用于运行转换固件的RUN命令。这后面跟一个IDLE信号，然后另一个发送空隙信号。而且，这只是用于发送单个数据值下载到转换装置26的一个操作。

这里也显示了在命令序列内周期性地出现的发送空隙。这个发送空隙表示，信号一般是经过缓冲的，并以单次发送，使得它们全都以连续的数据流发送。

现在参照图19b，这里显示了说明通过软盘控制线产生命令的时序图。这里显示了总线块的波形和MEB-Bar信号，MEA-Bar信号，DSB-Bar信号和DSA-Bar信号的波形。可以看到，RST命令和IDLE命令是头两个命令，发送它们之后紧跟着一个发送空隙。在这段时间内，时序信息将被发送回控制器板，正如将在下面被更详细地描述的那样。然后这后面跟着一字节的行地址。为了发送这个“00000111”的一字节的行地址，数据按CLKx和RETx命令的顺序而发送。例如，一个“0”值后跟一个“0”值就由一个CLK 0命令后跟一个RET 0命令代表。一个“1”值后跟一个“1”值就由一个CLK 1命令后跟一个RET 1命令代表。同样地，一个“0”值后跟一个“1”值就由一个CLK 0命令后跟一个RET 1命令代表。

在一个字节的行地址被发送以后，后面跟一个复位命令，然后是SPCL和后面的SYNC命令序列。然后一字节的列地址以一字节的行地址的同样方式被发送，不同的是最后的两个比特用CLK 0命令和后跟ADV1命令的序列来发送。ADV1命令表示，另一个数据的字节要被发送。这是类似于先前构成地址字的数据而被发送的一个字节的数据值，最后的两个比特由CLK 0和ADV 0代表，表示值“00”。这后面跟着IDLE命令，有关发回到控制器的时序的信息，以及另一个IDLE命令。其后是选择命令SEL 1，后面跟RESET命令RST，然后是SPCL命令后面跟一个RUN命令的RUN(运行)序列。

现在参照图20，这里显示存储器79的概略图。存储器79由动态随机存取存储器组成，其中有多个行和列，沿着行和列排列着存储器单元。每行存储器单元被分成8排，BANK0-BANK7。在这些排中，头七排中的六排，BANK1-BANK6，被用于数据，剩下的一排，BANK7，被用于里德/索罗门错误检测/纠正运行。有一个存储器控制块450，它提供对存储器79的控制。通常，存储器控制450用来提供选择行和列的操作，还提供各种控制操作，以处理来自其中的数据。

通常，存储器控制450用来在存储器存取周期期间访问一行的各个单元。这是这样的一个操作，通过输入到存储器79然后被译码的一个地址而对单独一个字线寻址，然后，被寻址的相应的一条字线被驱动为“高”。每条字线被连接到存储单元选择晶体管的栅极，这些晶体管用来把存储器单元电容的极板连接到数据线或列线。因此，该数据线就结合读出放大器一起用于锁存在数据线或列线上的存储器单元的数据值。

每排包括8列线，这些列线用来通过列线译码器而被选中，使得只有单个排的数据被输出到数据总线72。这可用排译码块452来说明。因此，一旦一行存储器单元被选中后，则排译码452可确定在哪个排中的存储单元的哪个组是要被输出的。正如将在下面被描述的，存储器存取周期花费预定的时间量，这是由于，除了实际存取存储器单元的时间量以外还需要一定的预充电操作，然后把它锁存到数据线上。如果在每次存取存储器时需要对分开的行作存取，那么这可能是很费时的。正如将在下面所描述的，通过存取同一行中存储器单元然后顺序存取和不同的排相关的不同列线上的数据，可以达到一定的效率水平。

在读出输出代码的一种方法中，指令被这样执行，使得每个顺序的指令导致数据从存储器79传递到数据总线72上。这是通过和指令“TBLR”相关的被称作为“表格读数”操作而达到的。TBLR指令是DSP指令，它读出来自数据总线上的存储器的数据以便存储到DSP存储寄存器中。DSP存储寄存器是在DSP 74中的寄存器。TBLR指令的目的是把来自存储器79的数据传递到DSP 74中的DSP寄存器。正如将在下面被描述的，在写操作期间在DSP 74中存储数据的寄存器并不重要。相反，唯一重要的只是数据通过数据总线而从存储器79读出，使它输入到计数器，如上面所描述的。TBLR DSP指令是间接指令，它读在累加寄存器中规定的存储器中的单元。因此，累加器包含一指向特定的存储单元的指针，这个存储单元就是TBLR指令中所要读的那个单元。TBLR指令带有十六进制的代码“67”和访问目的地寄存器的直接/间接方法，该代码“67”占用存储器的高位字节部分，而其低位字节部分包含DSP寄存器的低位比特部分。

现在参照图21，这里显示了传递数据的概略图。DSP 74提供标记为BANK0，BANK1，…BANK6的七个寄存器，每个寄存器相应于存储器79中的一排。考虑以下的指令序列：

LACK 100

TBLR BANK0以上的指令提供一个操作，其中累加器首先被装入数值“100”，该值表示一个行位置。第二个指令表示要在Bank 0(第0排)的位置100处执行读操作，并且要把存储在Bank 0中行100的信息写入到DSP中的寄存器Bank 0中。当然，DSP中的寄存器只不过是用来作便笺薄存储，因而实际上在其中的信息并不被使用。相反，数据传递和在总线上存在该数据才是重要的。考虑以下操作：

ZAC

TBLR BANK 0

ADD_ONE

TBLR BANK0

ADD_ONE

TBLR BANK0

TBLR BANK0在该操作中，累加器首先被清零，然后对存储器的第一排进行表格读数。其中，表格阅读在第一排存储器单元上进行，先在第一位置，接着位置被递增而到第一行存储器单元。通常，表格阅读指令占用三个指令周期，而一次加法运算占用单独一个周期。因此，对于每次读数操作需要四个周期。因此，这是通过使存储器位置或行位置递增而存取一个单排的存储单元。另一个实施例为如下所示：

    ZAC

TBLR BANK1

TBLR BANK2

TBLR BANK3

TBLR BANK6

  ADD_ONE

TBLR BANK1在这另一个方法中，累加器值每第六个周期只改变一次，使得每次存储只需要三个周期。

在第二个方法中，使用了指令LACK，这是用来将8比特常数输入到累加器的指令。在存储器中，通过改变在特定排中的存储器位置而把指令排成顺序。每个存储器单元在其高位字节部分有指令LACK，在低位字节部分有8比特的常数。这就提供了16比特的单元，它在执行指令期间被顺序地输入到总线72上，也就是在给定的一排中的预定个数的相邻单元中排成顺序。

这显示于图22中，其中可以看到，指令以顺序方式装入。可以注意到，每个8比特字包括一个5比特的部分和不能使用的3个比特。这是因为在存储器中只存在5比特的数据，且***只认得5比特字，然后这些5比特字的每一个被转换为一个计数值。在一次操作中，在8比特字中的这前面三个比特可被用于交叉存取操作中使***放慢。计数器能用来存储一个交叉号码，例如“001”，并把它和在低位字节部分的前面三个比特进行比较。因此，例如，每第三个单元可能会有相关的相同的前面三个比特，使得只有每第三个放置在总线上的5比特数据字才被认作为要被写到软盘上的一个数据字。在下一遍时，要匹配的号数被改变，因而下一个相邻单元将具有和存储在8比特字的前面三比特相匹配的3比特数据字。这就允许***放慢运行。

现在参照图23，这里显示了计数器的方框图。计数器通常由可控制的上/下计数器454组成，它可用来在一种方式下接收在数据总线72上的8比特字，把数据装入到计数器，并开始或者向下计数或者向上计数。输出的计数值提供在输出总线456上，它被输入到状态机458。该状态机可用来控制读和写的总体操作以及控制计数器。在写操作时，在接收到从状态机458来的在线460上的控制信号LDCNT时，要写入的数值被装入到计数器450。该计数器由快时钟信号控制，从被输入的数值进行向下计数。状态机458可用来监控此操作，当计数值达到“0”值时，状态机在线462上输出一时钟边沿到置位复位触发器464的时钟输入端，该触发器把它的Q-BAR输出从高改变到低，这表示在边沿468处的写操作。在预定个数的附加计数周期后，在触发器465的复位输入端上产生一复位信号，以便把输出再次复位到“高”电平。

在另一个实施例中，在读操作期间，计数器操作在指令周期的预定时间处开始，然后允许计数器向下计数或向上计数。当检测到读脉冲时，计数操作就结束，计数器被保持直到计数器中的数值被转移到数据总线52为止。其后，计数器被复位，进行下一次读运行。

在读操作时，必须考虑可能存在于软盘上的一些缺陷。这些缺陷可以由于诸如峰值漂移、比特拥挤和瞬时速度变化(ISV)等原因造成。峰值漂移是由于驱动器或磁头电子电路不平衡引起的现象。这引起在不同周期内有交变的图形。为了考虑到比特拥挤，把一个已知的512字节长的图形布置在每条磁道的第一部分。它由十六个“0”，十六个“1”，十六个“2”，…以及十六个“31”组成。这些值被利用来产生偏置表格。一旦产生了此表格，就只需要访问此查对表来弄清在被读的实际软盘上存在的关系，然后“产生”一变换关系，然后就利用它来提供转换。

在读操作期间，具有十六进制数值“70”的读指令LARK被执行，它表示紧跟的低字节8比特常数要输入到辅助寄存器。然而，无论何时特定寄存器被指令SPCL接通时，都执行一不同的操作。当特定寄存器被接通时，在存储单元的高字节部分的LARK指令被读出并被放置在8比特数据总线上。DSP认出此指令，由于特定寄存器被接通，把存储器置于写方式，并对计数器指示要它把存储在其中的内容放置到数据总线上。在下一个8比特周期，即存储器的低字节周期时，在数据总线上的数据被存储到由程序计数寄存器指出的存储单元中。在正常运行期间，正是这个存储单元要使其中的常数从存储器中读出，并把它放置在总线上，然后把它存储在辅助寄存器中。在这种方式下，数据被计数器放置到总线上并被存储在存储单元中。

现在参照图24，这里显示了以上所述的操作的时序图。在TCC的前沿，指令470被放置在数据总线，它是十六进制的数值“70”，表示LARK指令。同时，IOW信号线被ASIC 82提升为高，向***的其余部分表示输入/输出指令要被执行。当IOW信号变成低时，这是对计数器表示要把计数器的内容输出到总线。然后把写使能信号从高拉到低以便把总线上的信息写到编址的存储单元。

在给定的指令期间，存储器操作有两部分，高字节操作和低字节操作。高字节操作是在头半个指令周期期间对存储器单元的前面8比特进行的，低字节部分是在第二个半个指令周期期间对存储单元的低位比特进行的。写使能运行在第二个半个周期中进行，把总线上的数据写到存储单元的低位的8比特。因此，在存储器中的组织是这样的，把一系列相邻的LARK指令放在相邻的存储单元中。每次LARK指令被输出到总线上时，就表示计数器应当把其中的内容放置到总线上，然后***在指令周期的结尾时将把它写到存储单元的低位8比特中。在指令周期的结尾时，程序计数器被递增，下一个存储单元被读出，把下一个LARK指令放置到总线上。这种操作以顺序的方式继续下去，这样就导致流水线操作。

现在参照图25a，这里显示了另外的读数方法的概略图。在另外的读数法中，计数器454可用来把其中的内容输出到总线72，并把它存储到便笺式寄存器472。便笺式寄存器472基本上被安排在与驱动器的I/O操作相关的同一个ASIC中，而计数器454则被安排在与编码/译码操作相关的ASIC中。在这种方式下，便笺式寄存器是经过编址的，数据被输出到总线上并被存储在便笺式寄存器的经过编址的单元中。这显示在图25b的时序图中。在这个操作中，由程序寄存器所指出的位置中的程序指令被输出，表示是一TBLR指令，这是十六进制数“67”的指令。其后跟着要被存储的寄存器数值，第一排数值。计数器在由参考数字476表示的时间处起动，然后从参考点478向下计数，直到检测到峰值出现的时间为止，这是从驱动器输出并被译码的，如边沿480所示。然后，这就使计数器停止并把计数值保持在其中。接着出现写使能而把这个数值写到累加器的存储单元中。

现在参照图26a和26b，这里显示了在使其和“0”操作同步的操作中所描述的时序图。最初对于每个物理圆柱体接收一个索引脉冲484。这是由驱动器输出的信号。该索引脉冲表示一特定的圆柱体的开始。在每个圆柱体的起始处有一个总的汇集区。它由32个零组成。如上所述，它们不一定是逻辑“0”，相反，它们应是同步值。当***见到这个值时，它明白这是一个同步值。最初，计数器可以这样运行，使得在接收到实际脉冲前其计数值变为零，指示一零值。由于***知道这是一个零值，它确认***失去同步。该计数器是一种“翻转”计数器，它从数值“31”开始计数，然后计数到数值“0”。如果计数器处于同步中，则计数器将在数值“31”起始它的数值，且当检测到来自驱动器的输出脉冲时将出现最终值“0”。这被显示于图26a。然而，图26b显示了一种情形，其中在首先检测到的输出脉冲沿486被检测到以前计数器只达到数值“8”。由于***知道这是一个“0”，所以***未同步。在这时，计数器的计数值被减去一个数值“1”，这样计数值在下一个翻转点将从数值“30”开始。因此，在下一次脉冲沿487出现的时间，计数值现在将是在数值“7”。这将继续下去直到数值“0”出现为止。这在实质上删除了一个计数值，以使计数器的总的运行被同步了。其后，对于每个计数器周期将正好有32个计数。典型地，计数器循环在两个指令周期内完成。

另外，指令本身必须和总的运行同步。为了做到这一点，读操作是在开始的总的同步周期内执行的。当读操作被执行时，分配给它预定个数的指令周期，然后读操作按照读指令而执行。如果***是同步的使得在读数时间内导致一个“0”被读出，那么指令就和总的运行同步。由于有多个要被执行的不同的指令、指令的顺序以及它们对于计数器的总的时钟的相对时间，数据被放置在总线上和被写入存储器中，因此必须确保序列在所需的指令周期内出现。为了达到这一点，***确定三个读操作是否可在一行中被执行以输出三个连贯的“0”。如果是的话，这表示指令是排成顺序的。然而，如果三个读操作不能被执行，那么以***非运行指令NOP的形式对指令顺序进行调整。运行为如下所示：

TEST：  IN     PORTC

        NOP

        NOP

        BIO    INSYNC

        NOP

        B      TEST

INSYNC：

在该序列中的第一个指令是两个周期长，它用来从PORT C输入数据。其后跟着两个NOP指令，每个长一个周期，总共四个指令周期。下一个指令是BIO，它是一个两个周期长的指令，这表示程序在每当INSYNC信号是低电平时就要分支。INSYNC信号是一与门的输出，该与门在每当计数值输出是计数零值时就接收TCC指令时钟信号和计数值输出。因此，无论何时TCC的边沿和计数零输入的边沿是低时，就将提供INSYNC信号。这就是说，已读到了一个零。然而，如果INSYNC信号不是低电平，那么下一个指令是NOP信号，这就把另外的一个周期***到指令序列中。下一个指令要求转回原处，再次测试INSYNC信号是不是低电平。这将继续下去直到三个连贯的INSYNC信号被读出为止。事实上，这只是把外加的周期***序列中，正如为使计数器同步而进行外加的计数删除的情况一样。

总之，这里提供了一个用于增加传统的1.44M软盘驱动器的密度的***。该***利用了传统的1.44M驱动器，但带有布置在控制器和软盘驱动器之间的接口板。该接口板用来在写操作期间接收传统的MFM驱动信号，并把它们转换成超高密度格式。超高密度格式利用脉冲宽度调制信号，其中利用了5比特数据值来对一个比特区内的信号进行脉冲宽度调制。在先前的MFM格式中，在一个比特区中只存储了单独一个比特，而DWM技术允许更多的比特数存储在MFM格式的一个比特区中。接口板具有足够的智能，无论何时在驱动器中放置一张具有超高密度数据格式的软盘时，就能读出这种数据格式。然而，接口板每当在驱动器中放置一张1.44M格式化的软盘时也能认出，并将允许以传统格式来读这张软盘。接口板允许超高密度格式对于***的运行是透明的，使得***好像正在写入到1.44M驱动器中。

虽然优选实施例已被详细地描述，但应当明白，在其中可做出各种改变、代替和替换而不背离由附属的权利要求所限定的本发明的精神和范围。

Claims (16)

1、一种高密度磁介质数据存储***，包括：

数据缓存器，用于存放要被存储在磁性介质上的数据字；

定时***，用于当磁性介质的表面通过固定点时沿着该表面规定在其表面上的多个比特单元，每个所述比特单元具有规定的时间长度；

所述定时***能用来为每个所述比特单元规定一参考脉冲；

调制器，用于在所述比特单元内规定从所述参考脉冲到记录时间的一个可变的时间长度，所述可变时间长度由接收到的其中一个所述数据字的数值来规定；

记录机构，用来把每个所述比特单元的磁通脉冲在所述记录时间记录在磁性介质上；以及

数据控制器，用于在顺序的所述比特单元期间顺序地馈送所述数据字给所述调制器。

2、权利要求1的数据存储***，其特征在于，其中的介质是圆盘形物体，所述比特单元布置在它的从圆盘旋转中心向外延伸的圆柱体上并且所述记录磁头是沿介质表面径向地布置的。

3、权利要求1的数据存储***，其特征在于，进一步还包括同步***，用于把在所选择的所述比特单元内的同步信息进行编码。

4、权利要求3的数据存储***，其特征在于，其中所述同步***包括对于所述可变时间长度的预定时间长度，它在所述数据字的所述可变时间长度的范围之外。

5、权利要求1的数据存储***，其特征在于，进一步还包括解调器，用于解调存储在所述比特单元中的数据，所述解调器包括：

读机构，用于当磁性介质通过固定读数点时检测所述记录下的磁通脉冲；

定时译码机构，用于在检测到磁道脉冲以后确定在所述比特单元内所述磁通脉冲的位置，以及确定在所述参考脉冲和所述检测到的脉冲之间的经译码的时间长度；以及

译码器，用于产生与所述比特单元内的所述经译码的时间长度相关的所述数据值并输出与所述比特单元中的所述经译码的时间长度相关的数据值。

6、权利要求1的数据存储***，其特征在于，其中所述可变时间长度被分割成多个增量，每个增量涉及一个比特时钟信号，从而所述数据字的每个增长值使可变时间长度增加一个所述增量，每个所述增量构成预定个数的所述比特时钟周期。

7、权利要求6的数据存储***，其特征在于，进一步包括用于解调存储在每个所述比特单元中的所述数据的解调器，它包括：

读机构，用于以预定速率通过磁性介质上的所述比特单元，并当检测到所述记录的磁通量脉冲时就输出在每个所述比特单元内所检测到的脉冲；

计数器，具有由所述比特时钟控制的计数操作；

复位脉冲，用于起动所述计数器，该复位脉冲在每个所述比特单元期间的预定时间出现；

所述计数操作在出现所述检测到的磁通脉冲时结束；以及

译码器，用于对所述计数值译码以产生和所述计数值相关的所述数字值，所述计数值相应于在记录操作期间的相关的一个所述增量以及在所述记录的磁通量脉冲中被编码的所述数据字中相关的一个数据字的值。

8、权利要求1的数据存储***，其特征在于，其中比特单元按曲线形式被放置在磁性介质的表面上，磁性介质是平面。

9、用于把数据存储在高密度磁性介质上的方法，包括以下步骤：

把要被顺序存储到磁性介质上的数据字存储在数据缓存器；

通过定时***在磁性介质的表面通过固定点时沿该表面确定在其表面上的多个比特单元，每个所述比特单元具有规定的时间长度；

用定时***为每个比特单元规定一个参考脉冲；

提供一个调制器；

操作该调制器，以便在比特单元内规定一个从参考脉冲到记录时间之间的可变的时间长度，可变的时间长度由接收到的一个数据字的数值来确定；

对每个比特单元在记录时间把磁通脉冲记录在磁性介质上；以及

在顺序的比特单元期间把来自数据缓存器的数据字顺序地馈送给调制器。

10、权利要求9的方法，其特征在于，其中的介质是圆盘形物体，比特单元布置在从该圆盘的旋转中心向外延伸的圆柱体上，并且其中的记录步骤可使记录磁头沿介质表面径向地布置。

11、权利要求9的方法，其特征在于，进一步包括把选择的比特单元内的同步信息进行编码的步骤。

12、权利要求11的方法，其特征在于，其中把同步信息编码的步骤包括把在操作调制器的步骤中的可变时间长度规定为编码步骤的时间中的预定长度的时间，该时间是在数据字的可变长度的时间的范围之外的。

13、权利要求9的方法，其特征在于，进一步包括把存储在比特单元中的数据进行解调的步骤，解调步骤包括：

当磁性介质通过固定读数点时，检测已记录的磁通脉冲；

在检测到磁通脉冲后确定磁通脉冲在比特单元内的位置，以及确定在参考脉冲和检测到的脉冲之间的检测到的时间长度；以及

产生与比特单元内的经译码的时间长度有关的数据值并输出与比特单元中的经译码的时间长度有关的数据值。

14、权利要求9的方法，其中可变的时间长度被分割成多个增量，每个增量涉及一个比特时钟信号，使得数据字的每个增长值把可变时间长度增加一个增量，每个增量由预定数目的比特时钟周期所构成。

15、权利要求14的方法，其特征在于，进一步包括对被存储在每个比特单元中的数据进行解调的步骤，包括以下步骤：

提供一个读机构；

使读机构以预定速率通过磁性介质上的比特单元，且当检测到记录的磁通脉冲时就输出在每个比特单元内的被检测到的脉冲；

提供一个计数器；

运行计数器以提供一个计数操作，并用比特时钟控制计数操作；

用复位脉冲起动计数器，复位脉冲在每个比特单元期间的预定时间出现；

在出现检测到的磁通脉冲时，结束计数操作；以及

对计数值进行译码以产生和计数值相关的数字值，该计数值相应于在记录操作期间相关的增量中的一个，也相应于已记录下的磁通脉冲中被编码的各数据字中有关的一个数据字的值。

16、权利要求9的方法，其特征在于，其中比特单元按曲线形式放置在磁性介质表面上，磁性介质是平面的。

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