CN115857805B - 人工智能可计算存储*** - Google Patents

Abstract

本发明公开了人工智能可计算存储***，涉及计算机数据处理技术领域，包括FPGA芯片、SSD固态硬盘、DDR内存；SSD固态硬盘、DDR内存均接在FPGA芯片上，FPGA芯片接在计算机主板上；FPGA芯片内SOPC架构包括片上CPU、AI算法模块、DMA控制器；计算机主机端向片上CPU下发数据处理指令；DMA控制器先读取SSD固态硬盘中的数据并将数据搬运到DDR内存中进行缓存，再读取DDR内存中所缓存的数据并将数据搬运给AI算法模块；AI算法模块对数据进行计算处理后，将计算结果分别写入SSD固态硬盘和DDR内存中，并发送给计算机主机端。本发明依托SSD固态硬盘和FPGA芯片实现近数据处理计算。

Description

人工智能可计算存储***

技术领域

本发明涉及计算机数据处理技术领域，尤其是人工智能可计算存储***。

背景技术

传统的计算机架构如图1所示，包括CPU和内存，传统的计算机数据处理***中，数据要先从内存搬到CPU中、再由CPU进行处理，因此会在内存和CPU之间，频繁地搬运数据，这会导致***的数据传输效率很低，这个缺点，就是“内存墙”或者“存储器墙”，另外CPU不停的处理数据，还会导致CPU的负荷严重，从而导致***的数据处理效率很低。

为了解决“内存墙”的问题，现有技术中提出了“近数据处理”、“近数据计算”的概念，也即，在靠近数据的位置对数据进行处理、计算，这样相当于，在计算机的CPU之外，就能把计算机的数据处理、计算工作完成，这样即可避免在计算机的内存和CPU之间频繁的数据搬移，进而解决了“内存墙”的问题。

发明内容

为了克服上述现有技术中的缺陷，本发明提供了一种人工智能可计算存储***，避免了传统的计算机架构中所存在的内存和CPU之间频繁地搬运数据的问题，依托SSD固态硬盘和FPGA芯片实现近数据处理计算。

为实现上述目的，本发明采用以下技术方案，包括：

人工智能可计算存储***，包括：FPGA芯片、SSD固态硬盘、DDR内存；其中，SSD固态硬盘、DDR内存均连接在FPGA芯片上，FPGA芯片连接在计算机的主机板上；

FPGA芯片内的SOPC架构包括：片上CPU、AI算法模块、DMA控制器；其中，片上CPU分别与AI算法模块、DMA控制器连接，AI算法模块与DMA控制器之间也连接；

人工智能可计算存储***的数据处理方式如下所示：

S1，计算机主机端向FPGA芯片上的片上CPU下发数据处理指令；

S2，DMA控制器读取SSD固态硬盘中的数据，再将所读取的SSD固态硬盘中的数据搬运到DDR内存中进行缓存；

S3，DMA控制器读取DDR内存中所缓存的数据，再将所读取的DDR内存中缓存的数据搬运给AI算法模块；

S4，AI算法模块对数据进行计算处理；

S5，AI算法模块完成数据计算后，将计算结果分别写入SSD固态硬盘和DDR内存中，以及发送给计算机主机端。

优选的，FPGA芯片内的SOPC架构还包括：AXI总线、AXI总线接口、NVMe协议接口、PCIe总线接口、DDR控制器；

其中，片上CPU通过AXI总线和AXI总线接口分别与AI算法模块、DMA控制器连接，AI算法模块、DMA控制器之间通过AXI总线接口连接；片上CPU还通过AXI总线和AXI总线接口与NVMe协议接口连接，NVMe协议接口与第一PCIe总线接口连接，利用第一PCIe总线接口与计算机主机连接；

DMA控制器通过AXI总线接口与第二PCIe总线接口连接，利用第二PCIe总线接口与SSD固态硬盘连接；DMA控制器还通过AXI总线接口与DDR控制器连接，利用DDR控制器与DDR内存连接。

优选的，人工智能可计算存储***的数据处理流程具体如下所示：

S11，计算机主机端通过第一PCIe总线接口、NVMe协议接口、AXI总线向FPGA芯片上的片上CPU下发数据处理指令；

S12，片上CPU通过AXI总线、AXI总线接口向DMA控制器下达工作指令；DMA控制器先通过AXI总线接口、第二PCIe接口电路读取外部的SSD固态硬盘中的数据，再通过AXI总线接口、DDR控制器将所读取的SSD固态硬盘中的数据搬运到DDR内存中进行缓存；

S13，片上CPU通过AXI总线、AXI总线接口向DMA控制器下达工作指令；DMA控制器先通过AXI总线接口、DDR控制器读取DDR内存中所缓存的数据，再通过AXI总线接口将DDR内存中缓存的数据搬运给AI算法模块；

S14，AI算法模块对数据进行计算处理；

S15，AI算法模块完成数据计算后，

第一方面，AI算法模块将计算结果通过AXI总线接口、AXI总线发送给片上CPU，片上CPU再将计算结果通过AXI总线、AXI总线接口、NVMe协议接口、第一PCIe总线接口发送给计算机主机端；

第二方面，AI算法模块将计算结果通过AXI总线接口发送给DMA控制器，DMA控制器再将计算结果通过AXI总线接口、DDR控制器写入DDR内存中；

第三方面，AI算法模块将计算结果通过AXI总线接口发送给DMA控制器，DMA控制器再将计算结果通过AXI总线接口、第二PCIe接口电路写入SSD固态硬盘中。

优选的，FPGA芯片内的SOPC架构还包括：AXI总线、AXI总线接口、串口控制器、PCIe控制器、DDR控制器、AXI寄存器、存储器复用模块、RAM存储器；

其中，片上CPU通过AXI总线与AXI寄存器连接，AXI寄存器分别与DMA控制器和AI算法模块连接，利用AXI寄存器对DMA控制器和AI算法模块进行控制和连接；片上CPU还通过AXI总线与串口控制器连接，利用串口控制器与计算机主机连接；

DMA控制器通过AXI总线分别与PCIe控制器、DDR控制器、串口控制器连接，利用串口控制器与计算机主机连接，利用PCIe控制器与SSD固态硬盘连接，利用DDR控制器与DDR内存连接；

DMA控制器和AI算法模块分别与存储器复用模块连接，存储器复用模块与RAM存储器连接。

优选的，人工智能可计算存储***的数据处理流程具体如下所示：

S21，计算机主机端通过串口控制器、AXI总线向FPGA芯片上的片上CPU下发数据处理指令；

S22，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器先通过AXI总线、PCIe控制器读取SSD固态硬盘中的数据，再通过AXI总线、DDR控制器将所读取的SSD固态硬盘中的数据搬运到DDR内存中进行缓存；

S23，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器先通过AXI总线、DDR控制器读取DDR内存中所缓存的数据，再通过存储器复用模块将DDR内存中缓存的数据搬运至RAM存储器进行缓存；

S24，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制AI算法模块：

AI算法模块通过存储器复用模块读取RAM存储器中缓存的数据，并对数据进行计算处理；

S25，AI算法模块完成数据计算后，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器通过存储器复用模块读取AI算法模块的计算结果，再通过AXI总线、DDR控制器将AI算法模块的计算结果写入DDR内存中；

S26，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器先通过AXI总线、DDR控制器读取DDR内存中存储的计算结果，再通过AXI总线、PCIe控制器将计算结果写入SSD固态硬盘中，以及通过AXI总线、串口控制器将计算结果发送给计算机主机端。

本发明的优点在于：

(1)本发明使用FPGA芯片来对SSD固态硬盘中的数据进行AI计算的加速处理，避免了传统的计算机架构中所存在的内存和CPU之间频繁地搬运数据的问题。

(2)本发明提供了一种FPGA芯片内的SOPC电路架构，依托于SSD固态硬盘实现近数据处理计算。

(3)本发明采用FPGA芯片来实现SOPC及核心控制功能，相比于ASIC(专用集成电路)实现方案，缩短了开发时间、降低了成本。

(4)本发明采用SSD固态硬盘，相比于采用机械硬盘的实现方式，减小了体积、提高了机械冲击能力。

(5)本发明采用模块式集成化实现，与现有计算机***的主板硬件兼容，只需向电脑主机添加一块板卡即可实现***人工智能计算功能，能够很方便地实现既有计算机***的升级改造。

(6)本发明使用FPGA对SSD中的数据进行AI计算加速处理，避免了ASIC芯片实现方案的高昂费用，能够以较低成本、快速完成***开发。

(7)本发明采用FPGA对数据进行处理，避免了在计算机的CPU和DDR内存之间频繁搬移数据，可以解决现有技术方案中的“内存墙”问题。

(8)对SSD中数据进行检索操作，例如，时间检索、内容检索，若由计算机的CPU来做，会极其耗时，但在本发明中，是由FPGA芯片来做，速度快、并且不占用主机CPU的时间和资源。

附图说明

图1为传统的计算机架构示意图。

图2为实施例1的人工智能可计算存储***的电路结构图。

图3为实施例1的人工智能可计算存储***的数据处理流程图。

图4为实施例1的人工智能可计算存储***的数据处理过程中步骤S11的示意图。

图5为实施例1的人工智能可计算存储***的数据处理过程中步骤S12的示意图。

图6为实施例1的人工智能可计算存储***的数据处理过程中步骤S13的示意图。

图7为实施例1的人工智能可计算存储***的数据处理过程中步骤S15的示意图。

图8为实施例2的人工智能可计算存储***的电路结构图。

图9为实施例2的人工智能可计算存储***的数据处理流程图。

图10为实施例2的人工智能可计算存储***的数据处理过程中步骤S21的示意图。

图11为实施例2的人工智能可计算存储***的数据处理过程中步骤S22的示意图。

图12为实施例2的人工智能可计算存储***的数据处理过程中步骤S23的示意图。

图13为实施例2的人工智能可计算存储***的数据处理过程中步骤S24的示意图。

图14为实施例2的人工智能可计算存储***的数据处理过程中步骤S25的示意图。

图15为实施例2的人工智能可计算存储***的数据处理过程中步骤S26的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

人工智能可计算存储***，包括：FPGA芯片、SSD固态硬盘、DDR内存。本发明依托SSD固态硬盘和FPGA芯片实现近数据处理，其中，SSD固态硬盘为非易失性存储器，DDR内存为易失性存储器，SSD固态硬盘、DDR内存均连接在FPGA芯片上，FPGA芯片连接在计算机的主板即主机板上。

由于FPGA芯片没法直接连到主板，因此将FPGA芯片安装在一块PCB电路板(也可称之为转接板、子卡、子板)上，通过PCB电路板实现内部SOPC架构的互连，然后把这块PCB电路板，插到主板上。

实施例1

由图2所示，所述FPGA芯片内的SOPC架构包括：片上CPU、AXI总线、AXI总线接口、人工智能即AI算法模块、DMA控制器、NVMe协议接口、PCIe总线接口、DDR控制器。

其中，可编程片上***(SOPC)是一种特殊的嵌入式***：首先它是片上***(SOC)，即由单个芯片完成整个***的主要逻辑功能；其次，它是可编程***，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件在***可编程的功能。片上CPU是SOPC的核心。AXI总线提供数据和控制信息的传输。

片上CPU通过AXI总线和AXI总线接口分别与AI算法模块、DMA控制器连接。AI算法模块、DMA控制器之间还通过AXI总线接口连接。所述AI算法模块用于进行人工智能的数据计算。

片上CPU还通过AXI总线和AXI总线接口与NVMe协议接口连接，NVMe协议接口与第一PCIe总线接口连接，利用第一PCIe总线接口与外部的计算机主机连接。

DMA控制器通过AXI总线接口与第二PCIe总线接口连接，利用第二PCIe总线接口与外部的SSD固态硬盘连接。

DMA控制器还通过AXI总线接口与DDR控制器连接，DDR控制器与外部的DDR内存连接。

由图3所示，本实施例1的人工智能可计算存储***的数据处理流程为：

S11，如图4所示，计算机主机端通过第一PCIe总线接口、NVMe协议接口、AXI总线向FPGA芯片上的片上CPU下发数据处理指令。

S12，如图5所示，片上CPU通过AXI总线、AXI总线接口向DMA控制器下达工作指令；DMA控制器先通过AXI总线接口、第二PCIe接口电路读取外部的SSD固态硬盘中的数据，再通过AXI总线接口、DDR控制器将所读取的SSD固态硬盘中的数据搬运到FPGA外接的DDR内存中进行缓存。其中，DDR内存为DDR3或DDR4内存，对应的DDR控制器为DDR3或DDR4控制器。

数据搬运完成后，DMA控制器通过查询或中断方式，将数据搬运结果通报给片上CPU。

S13，如图6所示，片上CPU再通过AXI总线、AXI总线接口向DMA控制器下达工作指令；DMA控制器先通过AXI总线接口、DDR控制器读取DDR内存中所缓存的数据，再通过AXI总线接口将DDR内存中缓存的数据搬运给AI算法模块。

S14，AI算法模块对数据进行计算处理。

S15，如图7所示，AI算法模块完成数据计算后，

第一方面，AI算法模块将计算结果通过AXI总线接口、AXI总线发送给片上CPU，片上CPU再将计算结果通过AXI总线、AXI总线接口、NVMe协议接口、第一PCIe总线接口发送给计算机主机端；

第二方面，AI算法模块将计算结果通过AXI总线接口发送给DMA控制器，DMA控制器再将计算结果通过AXI总线接口、DDR控制器写入DDR内存中；

第三方面，AI算法模块将计算结果通过AXI总线接口发送给DMA控制器，DMA控制器再将计算结果通过AXI总线接口、第二PCIe接口电路写入SSD固态硬盘中。

实施例2

由图8所示，所述FPGA芯片内的SOPC(可编程片上***)架构包括：片上CPU、AXI总线、DMA控制器、AI算法模块、串口控制器、PCIe控制器、DDR控制器、AXI寄存器、存储器复用模块、RAM存储器。

片上CPU通过AXI总线与AXI寄存器连接，AXI寄存器分别与DMA控制器和AI算法模块连接，利用AXI寄存器对DMA控制器和AI算法模块进行控制和连接。

片上CPU还通过AXI总线与串口控制器连接，利用串口控制器与外部的计算机主机连接。

DMA控制器还通过AXI总线分别与PCIe控制器、DDR控制器、串口控制器连接，利用串口控制器与外部的计算机主机连接，利用PCIe控制器与外部的SSD固态硬盘连接，利用DDR控制器与外部的DDR内存连接。

DMA控制器和AI算法模块分别与存储器复用模块连接，存储器复用模块与RAM存储器连接。

由图9所示，本实施例2的人工智能可计算存储***的数据处理流程为：

S21，如图10所示，计算机主机端通过串口控制器、AXI总线向FPGA芯片上的片上CPU下发数据处理指令。

S22，如图11所示，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器先通过AXI总线、PCIe控制器读取外部的SSD固态硬盘中的数据，再通过AXI总线、DDR控制器将所读取的SSD固态硬盘中的数据搬运到DDR内存中进行缓存。其中，DDR内存为DDR3或DDR4内存，对应的DDR控制器为DDR3或DDR4控制器。

S23，如图12所示，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器先通过AXI总线、DDR控制器读取DDR内存中所缓存的数据，再通过存储器复用模块将DDR内存中缓存的数据搬运至RAM存储器进行缓存。

S24，如图13所示，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制AI算法模块：

AI算法模块通过存储器复用模块读取RAM存储器中缓存的数据，并对数据进行计算处理。

S25，如图14所示，AI算法模块完成数据计算后，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器通过存储器复用模块读取AI算法模块的计算结果，再通过AXI总线、DDR控制器将AI算法模块的计算结果写入DDR内存中。

S26，如图15所示，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器先通过AXI总线、DDR控制器读取DDR内存中存储的计算结果，再通过AXI总线、PCIe控制器将计算结果写入SSD固态硬盘中，或者通过AXI总线、串口控制器将计算结果发送给计算机主机端。

上述实施例1、2中，FPGA芯片内SOPC中的AXI总线，可以是AXI3、AXI4或其他版本AXI协议的总线，也可以替换为AHB总线、APB总线等片内总线。SOPC与计算机主机端的接口可以采用NVMe、PCIe，除此之外，还可以采用以太网口、CAN总线、UART串口等各种接口。

使用FPGA来对SSD固态硬盘中的数据进行AI计算的加速处理，避免了传统的计算机架构中所存在的内存和CPU之间频繁地搬运数据的问题。

以上仅为本发明创造的较佳实施例而已，并不用以限制本发明创造，凡在本发明创造的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明创造的保护范围之内。

Claims (3)

1.人工智能可计算存储***，其特征在于，包括：FPGA芯片、SSD固态硬盘、DDR内存；其中，SSD固态硬盘、DDR内存均连接在FPGA芯片上，FPGA芯片连接在计算机的主机板上；

FPGA芯片内的SOPC架构包括：片上CPU、AI算法模块、DMA控制器；其中，片上CPU分别与AI算法模块、DMA控制器连接，AI算法模块与DMA控制器之间也连接；

人工智能可计算存储***的数据处理方式如下所示：

S1，计算机主机端向FPGA芯片上的片上CPU下发数据处理指令；

S2，DMA控制器读取SSD固态硬盘中的数据，再将所读取的SSD固态硬盘中的数据搬运到DDR内存中进行缓存；

S3，DMA控制器读取DDR内存中所缓存的数据，再将所读取的DDR内存中缓存的数据搬运给AI算法模块；

S4，AI算法模块对数据进行计算处理；

S5，AI算法模块完成数据计算后，将计算结果分别写入SSD固态硬盘和DDR内存中，以及发送给计算机主机端；

FPGA芯片内的SOPC架构还包括：AXI总线、AXI总线接口、NVMe协议接口、PCIe总线接口、DDR控制器；

其中，片上CPU通过AXI总线和AXI总线接口分别与AI算法模块、DMA控制器连接，AI算法模块、DMA控制器之间通过AXI总线接口连接；片上CPU还通过AXI总线和AXI总线接口与NVMe协议接口连接，NVMe协议接口与第一PCIe总线接口连接，利用第一PCIe总线接口与计算机主机连接；

DMA控制器通过AXI总线接口与第二PCIe总线接口连接，利用第二PCIe总线接口与SSD固态硬盘连接；DMA控制器还通过AXI总线接口与DDR控制器连接，利用DDR控制器与DDR内存连接；

人工智能可计算存储***的数据处理流程具体如下所示：

S11，计算机主机端通过第一PCIe总线接口、NVMe协议接口、AXI总线向FPGA芯片上的片上CPU下发数据处理指令；

S12，片上CPU通过AXI总线、AXI总线接口向DMA控制器下达工作指令；DMA控制器先通过AXI总线接口、第二PCIe接口电路读取外部的SSD固态硬盘中的数据，再通过AXI总线接口、DDR控制器将所读取的SSD固态硬盘中的数据搬运到DDR内存中进行缓存；

S13，片上CPU通过AXI总线、AXI总线接口向DMA控制器下达工作指令；DMA控制器先通过AXI总线接口、DDR控制器读取DDR内存中所缓存的数据，再通过AXI总线接口将DDR内存中缓存的数据搬运给AI算法模块；

S14，AI算法模块对数据进行计算处理；

S15，AI算法模块完成数据计算后，

第一方面，AI算法模块将计算结果通过AXI总线接口、AXI总线发送给片上CPU，片上CPU再将计算结果通过AXI总线、AXI总线接口、NVMe协议接口、第一PCIe总线接口发送给计算机主机端；

第二方面，AI算法模块将计算结果通过AXI总线接口发送给DMA控制器，DMA控制器再将计算结果通过AXI总线接口、DDR控制器写入DDR内存中；

第三方面，AI算法模块将计算结果通过AXI总线接口发送给DMA控制器，DMA控制器再将计算结果通过AXI总线接口、第二PCIe接口电路写入SSD固态硬盘中。

2.根据权利要求1所述的人工智能可计算存储***，其特征在于，或者，FPGA芯片内的SOPC架构还包括：AXI总线、AXI总线接口、串口控制器、PCIe控制器、DDR控制器、AXI寄存器、存储器复用模块、RAM存储器；

其中，片上CPU通过AXI总线与AXI寄存器连接，AXI寄存器分别与DMA控制器和AI算法模块连接，利用AXI寄存器对DMA控制器和AI算法模块进行控制和连接；片上CPU还通过AXI总线与串口控制器连接，利用串口控制器与计算机主机连接；

DMA控制器通过AXI总线分别与PCIe控制器、DDR控制器、串口控制器连接，利用串口控制器与计算机主机连接，利用PCIe控制器与SSD固态硬盘连接，利用DDR控制器与DDR内存连接；

DMA控制器和AI算法模块分别与存储器复用模块连接，存储器复用模块与RAM存储器连接。

3.根据权利要求2所述的人工智能可计算存储***，其特征在于，人工智能可计算存储***的数据处理流程具体如下所示：

S21，计算机主机端通过串口控制器、AXI总线向FPGA芯片上的片上CPU下发数据处理指令；

S22，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器先通过AXI总线、PCIe控制器读取SSD固态硬盘中的数据，再通过AXI总线、DDR控制器将所读取的SSD固态硬盘中的数据搬运到DDR内存中进行缓存；

S23，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器先通过AXI总线、DDR控制器读取DDR内存中所缓存的数据，再通过存储器复用模块将DDR内存中缓存的数据搬运至RAM存储器进行缓存；

S24，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制AI算法模块：

AI算法模块通过存储器复用模块读取RAM存储器中缓存的数据，并对数据进行计算处理；

S25，AI算法模块完成数据计算后，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器通过存储器复用模块读取AI算法模块的计算结果，再通过AXI总线、DDR控制器将AI算法模块的计算结果写入DDR内存中；

S26，片上CPU通过AXI总线对AXI寄存器进行配置写入指令，通过AXI寄存器控制DMA控制器：

DMA控制器先通过AXI总线、DDR控制器读取DDR内存中存储的计算结果，再通过AXI总线、PCIe控制器将计算结果写入SSD固态硬盘中，以及通过AXI总线、串口控制器将计算结果发送给计算机主机端。

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