CN115827068B - 一种芯片休眠管理***和方法 - Google Patents
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Abstract
本发明公开了一种芯片休眠管理***和方法，***包括唤醒源控制单元、唤醒逻辑控制单元、定时唤醒单元、低功耗时钟源、至少两个外部电源接入控制单元、内核电源控制单元以及工作电路逻辑内核。本发明的唤醒源支持逻辑唤醒信号和电源连接事件，使用更加灵活，本发明的逻辑唤醒信号支持逻辑运算，能够减少误唤醒事件，本发明的定时唤醒自动检查***状态，及时处理一些变化缓慢但应该自动处理的状态，本发明能简化外部唤醒电路需求，降低方案成本，可广泛应用于芯片控制技术领域。
Description
技术领域
本发明涉及芯片控制技术领域，尤其是一种芯片休眠管理***和方法。
背景技术
在许多电子产品应用中，特别是电池供电的使用场合，如何做到低功耗是一个非常重要的课题。在蓝牙耳机的产品中，为了减小耳机体积，同时提供足够长的工作时间，演变出蓝牙耳机充电仓应用。蓝牙耳机充电仓和蓝牙耳机相互配合，为蓝牙耳机使用者在便携性和续航时间上取得很好的均衡。随着产品的演进，蓝牙耳机充电仓也朝着更加便携的方向演进，其中一个演变方式就是减小充电仓电池尺寸，同时提供尽可能多的电量给蓝牙耳机。为了配合这个演进方式，就需要一个高效的休眠管理***和办法。
目前的休眠管理***存在以下技术问题：
1)唤醒输入信号数量或者类型少。通常只有1个或者两个逻辑唤醒信号输入，不支持电源接入唤醒信号。
2)唤醒输入信号之间没有逻辑运算控制，误唤醒率高。
3)不支持定时唤醒。
4)需要外部唤醒电路，成本较高。
发明内容
有鉴于此，本发明实施例提供一种成本低且灵活方便的芯片休眠管理***和方法。
本发明的一方面提供了一种芯片休眠管理***，包括唤醒源控制单元、唤醒逻辑控制单元、定时唤醒单元、低功耗时钟源、至少两个外部电源接入控制单元、内核电源控制单元以及工作电路逻辑内核；
其中，所述唤醒源控制单元，用于控制输入信号到输出信号的逻辑转换，输出信号电平可配置为输入信号电平的同相或者反相关系，并输出到所述唤醒逻辑控制单元；
所述唤醒逻辑控制单元，用于将唤醒源控制单元的输出信号，或者定时唤醒单元的输出信号转换成唤醒信号，并输出到内核电源控制单元；
所述定时唤醒单元，用于向所述唤醒逻辑控制单元输出定时唤醒信号；
所述内核电源控制单元，用于给工作电路逻辑内核供电，或者关断工作电路逻辑内核供电；
所述低功耗时钟源，用于为所述定时唤醒单元和所述内核电源控制单元提供工作时钟；
工作电路逻辑内核，用于向所述内核电源控制单元发出断电请求。
可选地，所述唤醒逻辑控制单元包括或逻辑控制单元、与逻辑使能单元、与逻辑控制单元和唤醒输出单元；
所述或逻辑控制单元包括4个唤醒信号输入，所述唤醒信号高电平有效，所述唤醒信号表征有唤醒请求输入；
所述或逻辑控制单元包括4个唤醒逻辑控制输入，所述唤醒逻辑控制输入高电平时，用于表征关闭唤醒信号的或逻辑唤醒功能；所述唤醒逻辑控制输入低电平时，用于表征，使能唤醒信号的或逻辑唤醒功能；
所述或逻辑控制单元包括1个或逻辑唤醒事件输出，所述逻辑唤醒事件输出高电平有效；
所述或逻辑控制单元内部包括4个反相器、4个2输入与门以及1个4输入或门。
可选地，所述与逻辑使能单元包括4个唤醒使能输入，所述唤醒使能输入高电平有效；
所述与逻辑使能单元包括4个唤醒逻辑控制输入；
所述与逻辑使能单元包括1个与操作使能输出；所述与操作使能输出高电平有效；
所述与逻辑使能单元内部包括4个2输入与门以及1个4输入或门。
可选地，所述与逻辑控制单元包括4个唤醒信号输入，所述唤醒信号高电平有效，所述唤醒信号代表有唤醒请求输入；
所述与逻辑控制单元包括4个唤醒逻辑控制输入，所述唤醒逻辑控制输入低电平时，表征关闭唤醒信号的与逻辑唤醒功能；所述唤醒逻辑控制输入高电平时，表征使能唤醒信号的与逻辑唤醒功能；
所述与逻辑控制单元包括1个与逻辑控制单元使能输入；
所述与逻辑控制单元包括1个与逻辑控制单元输出，所述与逻辑控制单元输出高电平有效；
所述与逻辑使能单元内部包括4个反相器、4个2输入或门以及1个5输入与门。
可选地，所述唤醒输出单元包括3个唤醒信号输入，所述唤醒信号高电平有效，代表有唤醒请求输入；
所述唤醒输出单元包括1个输出，输出高电平有效。
可选地，所述内核电源控制单元包括2个外部电源输入、2个相应的外部电源状态输入、1个内部电源输入和1个内部电源状态输入、1个唤醒信号输入、1个供电保持请求信号输入、1个计时时钟输入以及1个内核电源输出；
所述内核电源控制单元内部包括1个断电延时计时器、3个反相器、1个2输入与门、1个3输入与门以及3个功率传输MOS管。
一种应用前面的芯片休眠管理***的方法，包括：本地电源上电过程、外部电源上电过程、或逻辑事件唤醒过程、与逻辑事件唤醒过程、电源唤醒过程和定时唤醒过程；
根据所述本地电源上电过程、外部电源上电过程、或逻辑事件唤醒过程、与逻辑事件唤醒过程、电源唤醒过程和定时唤醒过程，控制芯片休眠管理***在掉电状态、工作状态和休眠状态之间切换。
可选地，所述本地电源上电过程包括：
在掉电状态下，将本地电源输入控制单元接入本地电源；
当所述本地电源输入控制单元检测到本地电源有效时，打开M0通路，输出电源和状态信号给内核电源控制单元；
当所述内核电源控制单元检查到有唤醒请求，并且第一外部电源和第二外部电源都无效的情况下，打开M2和M3通路，给数字内核供电；
所述数字内核供电启动后，判断是否开始工作，在确认开始工作后，把PWR_KEEP置为高电平，请求所述内核电源控制单元保持供电，然后进入工作状态；
当所述数字内核完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电；否则，启动断电延时计时；
在断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态。
可选地，所述外部电源上电过程包括：
在掉电状态下，外部电源输入控制单元接入外部电源；
所述外部电源输入控制单元检测到外部电源有效，打开M0通路，输出电源和状态信号给内核电源控制单元；
所述内核电源控制单元直接连通外部电源输入PWR_EXT0和数字内核供电输出PWR_TO_CORE，实现数字内核供电；
所述数字内核供电启动后，判断电源类型，如果是外部电源供电，则保持工作状态；否则，完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元忽略PWR_KEEP置的低电平，保持数字内核供电状态。
可选地，所述或逻辑事件唤醒过程包括：
在休眠状态下，任一有效唤醒信号输入到唤醒逻辑控制单元，所述唤醒逻辑控制单元内的或逻辑控制单元判断相应的唤醒信号配置是否为或逻辑，若是，则输出或唤醒请求到唤醒输出单元，否则，忽略该唤醒信号，不产生唤醒动作；
所述唤醒输出单元输出唤醒请求给内核电源控制单元；
所述内核电源控制单元接收到唤醒请求后，打开M2通路，并且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
所述数字内核供电启动后，判断是否开始工作，确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电，然后进入工作状态；
所述数字内核完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电，否则，启动断电延时计时；
断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态；
所述与逻辑事件唤醒过程包括：
在休眠状态下，任一有效唤醒信号输入到唤醒逻辑控制单元，唤醒逻辑控制单元内的与逻辑控制单元判断相应的唤醒信号配置是否为与逻辑；如果不是与逻辑，忽略该唤醒信号，不产生唤醒动作；如果是与逻辑，则继续判断的与逻辑唤醒输入；
当全部使能的与逻辑唤醒输入都有效时，唤醒输出单元输出唤醒请求给内核电源控制单元；
所述内核电源控制单元接收到唤醒请求后，打开M2通路，并且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
所述数字内核供电启动后，判断是否开始工作，确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电，然后进入工作状态；
所述数字内核完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电，否则，启动断电延时计时；
所述断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态；
所述电源唤醒过程包括：
在休眠状态下，外部电源接入相应的电源输入控制单元；
外部电源输入控制单元检测到外部电源有效，打开M0通路，输出电源和状态信号给内核电源控制单元；
所述内核电源控制单元判断是否为外部电源供电，如果是，打开M1通路，实现数字内核供电并进入工作状态；
所述定时唤醒过程包括：
在休眠状态下，低功耗定时器保持计时状态；
低功耗定时器计时溢出，输出定时唤醒信号TMR_EVEN到唤醒输出单元；
唤醒输出单元输出唤醒请求给内核电源控制单元；
内核电源控制单元接收到唤醒请求后，打开M2通路，且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
数字内核供电启动后，判断是否开始工作；确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电，然后进入工作状态；
数字内核完成工作后，把PWR_KEEP置为低电平；
内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电，否则，启动断电延时计时；
断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态。
本发明实施例还公开了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器可以从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行前面的方法。
本发明的实施例的唤醒源支持逻辑唤醒信号和电源连接事件，使用更加灵活，本发明的逻辑唤醒信号支持逻辑运算，能够减少误唤醒事件，本发明的定时唤醒自动检查***状态，及时处理一些变化缓慢但应该自动处理的状态，本发明能简化外部唤醒电路需求，降低方案成本。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的休眠管理***的结构示意图；
图2为本发明实施例提供的或逻辑控制单元逻辑图；
图3为本发明实施例提供的与逻辑使能单元逻辑图；
图4为本发明实施例提供的与逻辑控制单元逻辑图；
图5为本发明实施例提供的唤醒输出单元逻辑图；
图6为本发明实施例提供的低功耗定时器结构图；
图7为本发明实施例提供的电源输入控制单元结构图；
图8为本发明实施例提供的内核电源控制单元结构图；
图9为本发明实施例提供的本地电源上电流程图；
图10为本发明实施例提供的外部电源上电流程图；
图11为本发明实施例提供的休眠流程图；
图12为本发明实施例提供的事件唤醒流程图；
图13为本发明实施例提供的电源唤醒流程图；
图14为本发明实施例提供的定时唤醒流程图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
针对现有技术存在的问题，本发明提出一种芯片休眠管理***，包括唤醒源控制单元、唤醒逻辑控制单元、定时唤醒单元、低功耗时钟源、至少两个外部电源接入控制单元、内核电源控制单元以及工作电路逻辑内核；
其中，所述唤醒源控制单元，用于控制输入信号到输出信号的逻辑转换，输出信号电平可配置为输入信号电平的同相或者反相关系，并输出到所述唤醒逻辑控制单元；
所述唤醒逻辑控制单元，用于将唤醒源控制单元的输出信号，或者定时唤醒单元的输出信号转换成唤醒信号，并输出到内核电源控制单元；
所述定时唤醒单元，用于向所述唤醒逻辑控制单元输出定时唤醒信号；
所述内核电源控制单元，用于给工作电路逻辑内核供电，或者关断工作电路逻辑内核供电；
所述低功耗时钟源，用于为所述定时唤醒单元和所述内核电源控制单元提供工作时钟；
工作电路逻辑内核，用于向所述内核电源控制单元发出断电请求。
可选地，所述唤醒逻辑控制单元包括或逻辑控制单元、与逻辑使能单元、与逻辑控制单元和唤醒输出单元；
所述或逻辑控制单元包括4个唤醒信号输入，所述唤醒信号高电平有效，所述唤醒信号表征有唤醒请求输入；
所述或逻辑控制单元包括4个唤醒逻辑控制输入，所述唤醒逻辑控制输入高电平时，用于表征关闭唤醒信号的或逻辑唤醒功能；所述唤醒逻辑控制输入低电平时，用于表征，使能唤醒信号的或逻辑唤醒功能；
所述或逻辑控制单元包括1个或逻辑唤醒事件输出，所述逻辑唤醒事件输出高电平有效；
所述或逻辑控制单元内部包括4个反相器、4个2输入与门以及1个4输入或门。
可选地，所述与逻辑使能单元包括4个唤醒使能输入，所述唤醒使能输入高电平有效；
所述与逻辑使能单元包括4个唤醒逻辑控制输入；
所述与逻辑使能单元包括1个与操作使能输出；所述与操作使能输出高电平有效；
所述与逻辑使能单元内部包括4个2输入与门以及1个4输入或门。
可选地，所述与逻辑控制单元包括4个唤醒信号输入，所述唤醒信号高电平有效，所述唤醒信号代表有唤醒请求输入；
所述与逻辑控制单元包括4个唤醒逻辑控制输入，所述唤醒逻辑控制输入低电平时，表征关闭唤醒信号的与逻辑唤醒功能；所述唤醒逻辑控制输入高电平时，表征使能唤醒信号的与逻辑唤醒功能；
所述与逻辑控制单元包括1个与逻辑控制单元使能输入；
所述与逻辑控制单元包括1个与逻辑控制单元输出，所述与逻辑控制单元输出高电平有效；
所述与逻辑使能单元内部包括4个反相器、4个2输入或门以及1个5输入与门。
可选地，所述唤醒输出单元包括3个唤醒信号输入，所述唤醒信号高电平有效，代表有唤醒请求输入；
所述唤醒输出单元包括1个输出，输出高电平有效。
可选地，所述内核电源控制单元包括2个外部电源输入、2个相应的外部电源状态输入、1个内部电源输入和1个内部电源状态输入、1个唤醒信号输入、1个供电保持请求信号输入、1个计时时钟输入以及1个内核电源输出；
所述内核电源控制单元内部包括1个断电延时计时器、3个反相器、1个2输入与门、1个3输入与门以及3个功率传输MOS管。
一种应用前面的芯片休眠管理***的方法，包括：本地电源上电过程、外部电源上电过程、或逻辑事件唤醒过程、与逻辑事件唤醒过程、电源唤醒过程和定时唤醒过程；
根据所述本地电源上电过程、外部电源上电过程、或逻辑事件唤醒过程、与逻辑事件唤醒过程、电源唤醒过程和定时唤醒过程，控制芯片休眠管理***在掉电状态、工作状态和休眠状态之间切换。
可选地，所述本地电源上电过程包括：
在掉电状态下，将本地电源输入控制单元接入本地电源；
当所述本地电源输入控制单元检测到本地电源有效时，打开M0通路，输出电源和状态信号给内核电源控制单元；
当所述内核电源控制单元检查到有唤醒请求，并且第一外部电源和第二外部电源都无效的情况下，打开M2和M3通路，给数字内核供电；
所述数字内核供电启动后，判断是否开始工作，在确认开始工作后，把PWR_KEEP置为高电平，请求所述内核电源控制单元保持供电，然后进入工作状态；
当所述数字内核完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电；否则，启动断电延时计时；
在断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态。
可选地，所述外部电源上电过程包括：
在掉电状态下，外部电源输入控制单元接入外部电源；
所述外部电源输入控制单元检测到外部电源有效，打开M0通路，输出电源和状态信号给内核电源控制单元；
所述内核电源控制单元直接连通外部电源输入PWR_EXT0和数字内核供电输出PWR_TO_CORE，实现数字内核供电；
所述数字内核供电启动后，判断电源类型，如果是外部电源供电，则保持工作状态；否则，完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元忽略PWR_KEEP置的低电平，保持数字内核供电状态。
可选地，所述或逻辑事件唤醒过程包括：
在休眠状态下，任一有效唤醒信号输入到唤醒逻辑控制单元，所述唤醒逻辑控制单元内的或逻辑控制单元判断相应的唤醒信号配置是否为或逻辑，若是，则输出或唤醒请求到唤醒输出单元，否则，忽略该唤醒信号，不产生唤醒动作；
所述唤醒输出单元输出唤醒请求给内核电源控制单元；
所述内核电源控制单元接收到唤醒请求后，打开M2通路，并且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
所述数字内核供电启动后，判断是否开始工作，确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电，然后进入工作状态；
所述数字内核完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电，否则，启动断电延时计时；
断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态；
所述与逻辑事件唤醒过程包括：
在休眠状态下，任一有效唤醒信号输入到唤醒逻辑控制单元，唤醒逻辑控制单元内的与逻辑控制单元判断相应的唤醒信号配置是否为与逻辑；如果不是与逻辑，忽略该唤醒信号，不产生唤醒动作；如果是与逻辑，则继续判断的与逻辑唤醒输入；
当全部使能的与逻辑唤醒输入都有效时，唤醒输出单元输出唤醒请求给内核电源控制单元；
所述内核电源控制单元接收到唤醒请求后，打开M2通路，并且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
所述数字内核供电启动后，判断是否开始工作，确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电，然后进入工作状态；
所述数字内核完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电，否则，启动断电延时计时；
所述断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态；
所述电源唤醒过程包括：
在休眠状态下，外部电源接入相应的电源输入控制单元；
外部电源输入控制单元检测到外部电源有效，打开M0通路，输出电源和状态信号给内核电源控制单元；
所述内核电源控制单元判断是否为外部电源供电，如果是，打开M1通路，实现数字内核供电并进入工作状态；
所述定时唤醒过程包括：
在休眠状态下，低功耗定时器保持计时状态；
低功耗定时器计时溢出，输出定时唤醒信号TMR_EVEN到唤醒输出单元；
唤醒输出单元输出唤醒请求给内核电源控制单元；
内核电源控制单元接收到唤醒请求后，打开M2通路，且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
数字内核供电启动后，判断是否开始工作；确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电，然后进入工作状态；
数字内核完成工作后，把PWR_KEEP置为低电平；
内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电，否则，启动断电延时计时；
断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态。
本发明实施例还公开了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器可以从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行前面的方法。
下面结合说明书附图，对本发明的具体实现原理进行详细说明：
如图1所示，本发明的休眠管理***包括一个唤醒逻辑控制单元、一个定时唤醒单元、一个低功耗时钟源、两个或两个以上外部电源接入控制单元、一个内核电源控制单元，和一个工作电路逻辑内核。
唤醒源控制单元有电平信号输入和电平信号输出，电平信号输出可配置为电平输入信号的同相或者反相关系。唤醒源控制单元可以独立关闭。多个唤醒源控制单元的电平信号输出都连接到唤醒逻辑控制单元。唤醒逻辑控制单元根据功能配置，将唤醒源控制单元的输出信号，或者定时唤醒单元的输出信号转换成唤醒信号输出到内核电源控制单元。唤醒逻辑控制单元可以配置成响应单个唤醒源控制单元的输出信号，或者多个唤醒源控制单元的输出信号，或者多个唤醒源控制单元的输出信号的特定逻辑关系。
电源输入控制单元有电源输入、电源输出和电源检测信号输出。电源输出和电源检测信号输出连接到内核电源控制单元。内核电源控制单元根据电源输入的情况，选择一路电源输入提供给工作电路逻辑内核。
电源输入控制单元有唤醒输入和休眠请求两个功能输入。内核电源控制单元根据电源盒功能输入的关系，决定给工作电路逻辑内核供电，或者关断工作电路逻辑内核供电。
工作电路逻辑内核在空闲时，通过软件向内核电源控制单元请求断电。内核电源控制单元收到断电请求后，如果没有有效唤醒输入信号，就关断工作电路逻辑内核供电。
低功耗时钟单元为定时唤醒单元和内核电源控制单元提供工作时钟。
其中，唤醒逻辑控制单元包括或逻辑控制单元、与逻辑使能单元、与逻辑控制单元和唤醒输出单元。
具体地，如图2所示，或逻辑控制单元包括4个唤醒信号输入：WK0_DIN、WK1_DIN、WK2_DIN、WK3_DIN。唤醒信号高电平有效，代表有唤醒请求输入。
或逻辑控制单元包括4个唤醒逻辑控制输入：WK0_OP、WK1_OP、WK2_OP、WK3_OP。唤醒逻辑控制输入高电平，表示关闭唤醒信号的或逻辑唤醒功能。唤醒逻辑控制输入低电平，表示使能唤醒信号的或逻辑唤醒功能。
或逻辑控制单元包括1个或逻辑唤醒事件输出OR_EVEN。OR_EVEN输出高电平有效。
或逻辑控制单元内部包括：4个反相器：INV0、INV1、INV2、INV3；4个2输入与门：AND0、AND1、AND2、AND3；1个4输入或门：OR0。
WK0_OP经过INV0后，连接到AND0的一个输入，AND0的另一个输入连接WK0_DIN。AND0的输出连接到OR0的一个输入。
其余3个唤醒信号输入，3个唤醒逻辑控制输入的连接方式类似；AND1、AND2、AND3的输出分别连接到OR0其余3个输入。
OR0的输出连接到或逻辑唤醒事件输出OR_EVEN。
当WK0_OP为低电平，WK1_OP、WK2_OP和WK3_OP为高电平，则使能WK0_DIN高电平通过AND0，并且让OR0输出高电平，实现单个唤醒信号的或输出。当WK0_OP和WK1_OP为低电平，WK2_OP和WK3_OP为低电平，则只需要WK0_DIN和WK1_DIN任一个为高电平，就能让OR0输出高电平，实现两个唤醒信号的或输出。三个唤醒信号和四个唤醒信号的或输出同样类推。
如图3所示，与逻辑使能单元包括4个唤醒使能输入：WK0_EN、WK1_EN、WK2_EN、WK3_EN；唤醒使能输入高电平有效。
与逻辑使能单元包括4个唤醒逻辑控制输入：WK0_OP、WK1_OP、WK2_OP、WK3_OP。
与逻辑使能单元包括1个与操作使能输出AND_EN。AND_EN输出高电平有效。
与逻辑使能单元内部包含：4个2输入与门：AND4、AND5、AND6、AND7；1个4输入或门OR1。
WK0_EN和WK0_OP分别连接到AND4的两个输入。AND4的输出连接到OR1的一个输入。
其余3个唤醒使能输入，3个唤醒逻辑控制输入的连接方式类似；AND5、AND6、AND7的输出分别连接到OR1其余3个输入。
OR1的输出连接到与操作使能输出AND_EN。
WK0_OP和WK0_EN都为高电平时，AND_EN输出高电平，使能与逻辑控制单元。WK1_OP和WK1_EN，WK2_OP和WK2_EN，WK3_OP和WK3_EN的作用类似。
本发明休眠管理办法包括6个过程：本地电源上电过程、外部电源上电过程、或逻辑事件唤醒过程、与逻辑事件唤醒过程、电源唤醒过程和定时唤醒过程。通过6个过程，休眠管理***在掉电状态、工作状态和休眠状态之间切换。
如图4所示，与逻辑控制单元包括4个唤醒信号输入：WK0_DIN、WK1_DIN、WK2_DIN、WK3_DIN。唤醒信号高电平有效，代表有唤醒请求输入。
与逻辑控制单元包括4个唤醒逻辑控制输入：WK0_OP、WK1_OP、WK2_OP、WK3_OP。唤醒逻辑控制输入低电平，表示关闭唤醒信号的与逻辑唤醒功能。唤醒逻辑控制输入高电平，表示使能唤醒信号的与逻辑唤醒功能。
与逻辑控制单元包括1个与逻辑控制单元使能输入：AND_EN。
与逻辑控制单元包括1个与逻辑控制单元输出：AND_EVEN。AND_EVEN输出高电平有效。
与逻辑使能单元内部包含：4个反相器：INV4、INV5、INV6、INV7；4个2输入或门：OR2、OR3、OR4、OR5；1个5输入与门：AND8。
WK0_OP经过INV4后，连接到OR2的一个输入，OR2的另一个输入连接WK0_DIN。OR2的输出连接到AND8的一个输入。
其余3个唤醒信号输入，3个唤醒逻辑控制输入的连接方式类似；OR2、OR3、OR4的输出分别连接到AND8其余3个输入。AND8最后一个输入连接到AND_EN
AND8的输出连接到与逻辑唤醒事件输出AND_EVEN。
当AND_EN为低电平时，AND_EVEN被固定位低电平，与逻辑唤醒事件输出被屏蔽。
当AND_EN为高电平时，当WK0_OP为高电平，WK1_OP、WK2_OP和WK3_OP为低电平，则使能WK0_DIN高电平通过OR2，并且让AND8输出高电平，实现单个唤醒信号的与输出。当WK0_OP和WK1_OP为高电平，WK2_OP和WK3_OP为低电平，则需要WK0_DIN和WK1_DIN同时为高电平，才能让AND8输出高电平，实现两个唤醒信号的与输出。三个唤醒信号和四个唤醒信号的与输出同样类推。
如图5所示，唤醒输出单元包括3个唤醒信号输入：OR_EVEN、AND_EVEN和TMR_EVEN。唤醒信号高电平有效，代表有唤醒请求输入。
唤醒输出单元包括1个输出：WK_EVEN。WK_EVEN输出高电平有效。
OR_EVEN为1，表示有或逻辑唤醒事件发生。AND_EVEN为1，表示有与逻辑唤醒事件发生。TMR_EVEN为1，表示有定时唤醒事件发生。OR_EVEN、AND_EVEN和TMR_EVEN任意一个有效，唤醒输出单元输出高电平，使能断电延时计时器计时。
如图6所示，低功耗定时器包括2个信号输入：TMR_CLK和TMR_EN；1个信号输出：TMR_EVEN。
TMR_CLK来源于低功耗时钟源，作为低功耗定时器的计时时钟。TMR_EN是低功耗定时器的使能，当TMR_EN为高电平时，低功耗定时器开始定时计数。低功耗定时器内部计数器计数溢出后，TMR_EVEN输出高电平，让唤醒输出单元输出高电平，使能断电延时计时器计时。
如图7所示，电源输入控制单元包括1个电源输入端口：PWR_IN；1个电源输出端口：PWR_OUT；和1个电源状态输出信号：PWR_RDY。
电源输入控制单元内部包括一个电源检测电路和一个功率传输MOS管M0。PWR_IN连接到电源检测电路和M0的源极。M0的漏极连接到PWR_OUT，门极连接到电源检测输出和PWR_OUT。电源检测电路检测到PWR_IN电压高于有效阈值，认为电源输入有效。然后将PWR_RDY置位高电平，同时让M0打开传输通路，通过PWR_OUT将电源输出到下级电路。
外部输入电源1、外部输入电源2和本地输入电源分别使用一个电源输入控制单元。
如图8所示，内核电源控制单元包括2个外部电源输入及2个相应的外部电源状态输入：PWR_EXT0和PWR_RDY0、PWR_EXT1和PWR_RDY1；1个内部电源输入和1个内部电源状态输入：PWR_INT和PWR_RDY；1个唤醒信号输入：WK_EVEN；1个供电保持请求信号输入：PWR_KEEP；1个计时时钟输入：DLY_CLK；1个内核电源输出：PWR_TO_CORE。
内核电源控制单元内部包括：1个断电延时计时器；3个反相器：INV8、INV9和INV10；1个2输入与门AND9；1个3输入与门AND10；3个功率传输MOS管M1、M2和M3。
外部电源0直接跟内核电源输出PWR_TO_CORE连接，在外部电源0有电的情况下，PWR_TO_CORE给数字内核供电。
外部电源0的状态信号PWR_RDY0连接INV8的输入，INV8的输出连接AND9的一个输入。外部电源1的状态信号PWR_RDY1连接AND9的另一个输入。AND9的输出连接到M1的门极。外部电源1连接到M1的源极。M1的漏极连接到内核电源输出PWR_TO_CORE。在外部电源0无效，但外部电源1有效的情况下，M1通道使能，外部电源1传输到PWR_TO_CORE给数字内核供电。
外部电源0的状态信号PWR_RDY0连接INV9的输入，INV9的输出连接AND10的第一个输入。外部电源1的状态信号PWR_RDY1连接INV10的输入，INV10的输出连接AND10的第二个输入。内部电源的状态信号PWR_RDY连接AND10的第三个输入。AND10的输出连接到M3的门极。在外部电源0或者外部电源1有效的情况下，本地电源PWR_INT的传输通路被M3切断。
本地电源PWR_INT连接到M2的源极。M2的漏极连接到M3的源极。M2的门极跟断电延时电路的输出连接。计时时钟DLY_CLK、唤醒信号WK_EVEN和供电保持请求信号PWR_KEEP连接到断电延时电路输入。当WK_EVEN或者PWR_KEEP有效时，断电延时电路输出高电平，使能M2通路。当WK_EVEN和PWR_KEEP都无效后，断电延时电路以DLY_CLK作为时钟信号，开始延时计数。断电延时电路内部计数器计数溢出后，断电延时电路输出低电平，关闭M2通路。当M2和M3同时打开时，内部电源传输到PWR_TO_CORE给数字内核供电。
本发明休眠管理办法包括6个过程：本地电源上电过程、外部电源上电过程、或逻辑事件唤醒过程、与逻辑事件唤醒过程、电源唤醒过程和定时唤醒过程。通过6个过程，休眠管理***在掉电状态、工作状态和休眠状态之间切换。
如图9所示，本地电源上电过程如下：
1、在掉电状态下，本地电源输入控制单元接入本地电源；
2、本地电源输入控制单元检测到本地电源有效，打开M0通路，输出电源和状态信号给内核电源控制单元；
3、内核电源控制单元检查在有唤醒请求，并且外部电源0和外部电源1都无效的情况下，打开M2和M3通路，给数字内核供电；
4、数字内核供电启动后，判断是否开始工作。确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电。然后进入工作状态。
5、数字内核完成工作后，把PWR_KEEP置为低电平；
6、内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求。如果有唤醒请求，则保持数字内核供电。否则，启动断电延时计时。
7、断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电；
8、进入休眠状态。
如图10所示，外部电源上电过程如下：
1、在掉电状态下，外部电源输入控制单元接入外部电源0；
2、外部电源输入控制单元检测到本地电源0有效，打开M0通路，输出电源和状态信号给内核电源控制单元；
3、内核电源控制单元直接连通外部电源输入PWR_EXT0和数字内核供电输出PWR_TO_CORE，实现数字内核供电；
4、数字内核供电启动后，判断电源类型。如果是外部电源供电，则保持工作状态。否则，完成工作后，把PWR_KEEP置为低电平；
5、内核电源控制单元忽略PWR_KEEP置的低电平，保持数字内核供电状态。
如图11所示，或逻辑事件唤醒过程如下：
1、在休眠状态下，任一有效唤醒信号输入到唤醒逻辑控制单元，唤醒逻辑控制单元内的或逻辑控制单元判断相应的唤醒信号配置是否为或逻辑。是，则输出或唤醒请求到唤醒输出单元。否则，忽略该唤醒信号，不产生唤醒动作；
2、唤醒输出单元输出唤醒请求给内核电源控制单元；
3、内核电源控制单元接收到唤醒请求后，打开M2通路。并且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
4、数字内核供电启动后，判断是否开始工作。确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电。然后进入工作状态。
5、数字内核完成工作后，把PWR_KEEP置为低电平；
6、内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求。如果有唤醒请求，则保持数字内核供电。否则，启动断电延时计时。
7、断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电；
8、进入休眠状态。
如图12所示，与逻辑事件唤醒过程如下：
1、在休眠状态下，任一有效唤醒信号输入到唤醒逻辑控制单元，唤醒逻辑控制单元内的与逻辑控制单元判断相应的唤醒信号配置是否为与逻辑。如果不是与逻辑，忽略该唤醒信号，不产生唤醒动作。如果是与逻辑，则继续判断的与逻辑唤醒输入；
2、当全部使能的与逻辑唤醒输入都有效时，唤醒输出单元输出唤醒请求给内核电源控制单元；
3、内核电源控制单元接收到唤醒请求后，打开M2通路。并且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
4、数字内核供电启动后，判断是否开始工作。确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电。然后进入工作状态。
5、数字内核完成工作后，把PWR_KEEP置为低电平；
6、内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求。如果有唤醒请求，则保持数字内核供电。否则，启动断电延时计时。
7、断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电；
8、进入休眠状态。
如图13所示，电源唤醒过程如下：
1、在休眠状态下，外部电源接入相应的电源输入控制单元；
2、外部电源输入控制单元检测到外部电源有效，打开M0通路，输出电源和状态信号给内核电源控制单元；
3、内核电源控制单元判断是否为外部电源1供电，如果是，打开M1通路，，实现数字内核供电；
4、进入工作状态。
如图14所示，定时唤醒过程如下：
1、在休眠状态下，低功耗定时器保持计时状态；
2、低功耗定时器计时溢出，输出定时唤醒信号TMR_EVEN到唤醒输出单元。
3、唤醒输出单元输出唤醒请求给内核电源控制单元；
4、内核电源控制单元接收到唤醒请求后，打开M2通路。并且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
5、数字内核供电启动后，判断是否开始工作。确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电。然后进入工作状态。
6、数字内核完成工作后，把PWR_KEEP置为低电平；
7、内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求。如果有唤醒请求，则保持数字内核供电。否则，启动断电延时计时。
8、断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电；
9、进入休眠状态。
综上所述，本发明具有以下特点：
1)唤醒源能单独唤醒，或者逻辑运算输出唤醒。
2)包括本地电源和多个外部电源连接唤醒。
3)外部电源连接直接唤醒并且切换供电到外部电源。
4)内置低功耗定时器，定时唤醒。
5)唤醒后，如果软件没有主动保持供电，则100ms延时后，自动进入休眠。
相较于现有技术，本发明具有以下优点：
1、唤醒源支持逻辑唤醒信号和电源连接事件，使用更加灵活。
2、逻辑唤醒信号支持逻辑运算，减少误唤醒事件。
3、定时唤醒自动检查***状态，及时处理一些变化缓慢但应该自动处理的状态。
4、简化外部唤醒电路需求，降低方案成本。
在一些可选择的实施例中，在方框图中提到的功能/操作可以不按照操作示图提到的顺序发生。例如，取决于所涉及的功能/操作，连续示出的两个方框实际上可以被大体上同时地执行或所述方框有时能以相反顺序被执行。此外，在本发明的流程图中所呈现和描述的实施例以示例的方式被提供，目的在于提供对技术更全面的理解。所公开的方法不限于本文所呈现的操作和逻辑流程。可选择的实施例是可预期的，其中各种操作的顺序被改变以及其中被描述为较大操作的一部分的子操作被独立地执行。
此外，虽然在功能性模块的背景下描述了本发明，但应当理解的是，除非另有相反说明，所述的功能和/或特征中的一个或多个可以被集成在单个物理装置和/或软件模块中，或者一个或多个功能和/或特征可以在单独的物理装置或软件模块中被实现。还可以理解的是，有关每个模块的实际实现的详细讨论对于理解本发明是不必要的。更确切地说，考虑到在本文中公开的装置中各种功能模块的属性、功能和内部关系的情况下，在工程师的常规技术内将会了解该模块的实际实现。因此，本领域技术人员运用普通技术就能够在无需过度试验的情况下实现在权利要求书中所阐明的本发明。还可以理解的是，所公开的特定概念仅仅是说明性的，并不意在限制本发明的范围，本发明的范围由所附权利要求书及其等同方案的全部范围来决定。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-On ly Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行***、装置或设备(如基于计算机的***、包括处理器的***或其他可以从指令执行***、装置或设备取指令并执行指令的***)使用，或结合这些指令执行***、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行***、装置或设备或结合这些指令执行***、装置或设备而使用的装置。
计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行***执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
以上是对本发明的较佳实施进行了具体说明，但本发明并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (9)
1.一种芯片休眠管理***，其特征在于，包括唤醒源控制单元、唤醒逻辑控制单元、定时唤醒单元、低功耗时钟源、至少两个外部电源接入控制单元、内核电源控制单元以及工作电路逻辑内核；
其中，所述唤醒源控制单元，用于控制输入信号到输出信号的逻辑转换，输出信号电平可配置为输入信号电平的同相或者反相关系，并输出到所述唤醒逻辑控制单元；
所述唤醒逻辑控制单元，用于将唤醒源控制单元的输出信号，或者定时唤醒单元的输出信号转换成唤醒信号，并输出到内核电源控制单元；所述定时唤醒单元，用于向所述唤醒逻辑控制单元输出定时唤醒信号；所述内核电源控制单元，用于给工作电路逻辑内核供电，或者关断工作电路逻辑内核供电；
所述低功耗时钟源，用于为所述定时唤醒单元和所述内核电源控制单元提供工作时钟；
工作电路逻辑内核，用于向所述内核电源控制单元发出断电请求；所述唤醒逻辑控制单元包括或逻辑控制单元、与逻辑使能单元、与逻辑控制单元和唤醒输出单元；
所述或逻辑控制单元包括4个唤醒信号输入，所述唤醒信号高电平有效，所述唤醒信号表征有唤醒请求输入；
所述或逻辑控制单元包括4个唤醒逻辑控制输入，所述唤醒逻辑控制输入高电平时，用于表征关闭唤醒信号的或逻辑唤醒功能；所述唤醒逻辑控制输入低电平时，用于表征，使能唤醒信号的或逻辑唤醒功能；所述或逻辑控制单元包括1个或逻辑唤醒事件输出，所述逻辑唤醒事件输出高电平有效；
所述或逻辑控制单元内部包括4个反相器、4个2输入与门以及1个4输入或门。
2.根据权利要求1所述的一种芯片休眠管理***，其特征在于，
所述与逻辑使能单元包括4个唤醒使能输入，所述唤醒使能输入高电平有效；
所述与逻辑使能单元包括4个唤醒逻辑控制输入；
所述与逻辑使能单元包括1个与操作使能输出；所述与操作使能输出高电平有效；
所述与逻辑使能单元内部包括4个2输入与门以及1个4输入或门。
3.根据权利要求1所述的一种芯片休眠管理***，其特征在于，
所述与逻辑控制单元包括4个唤醒信号输入，所述唤醒信号高电平有效，所述唤醒信号代表有唤醒请求输入；
所述与逻辑控制单元包括4个唤醒逻辑控制输入，所述唤醒逻辑控制输入低电平时，表征关闭唤醒信号的与逻辑唤醒功能；所述唤醒逻辑控制输入高电平时，表征使能唤醒信号的与逻辑唤醒功能；
所述与逻辑控制单元包括1个与逻辑控制单元使能输入；
所述与逻辑控制单元包括1个与逻辑控制单元输出，所述与逻辑控制单元输出高电平有效；
所述与逻辑使能单元内部包括4个反相器、4个2输入或门以及1个5输入与门。
4.根据权利要求1所述的一种芯片休眠管理***，其特征在于，
所述唤醒输出单元包括3个唤醒信号输入，所述唤醒信号高电平有效，代表有唤醒请求输入；
所述唤醒输出单元包括1个输出，输出高电平有效。
5.根据权利要求1所述的一种芯片休眠管理***，其特征在于，
所述内核电源控制单元包括2个外部电源输入、2个相应的外部电源状态输入、1个内部电源输入和1个内部电源状态输入、1个唤醒信号输入、1个供电保持请求信号输入、1个计时时钟输入以及1个内核电源输出；
所述内核电源控制单元内部包括1个断电延时计时器、3个反相器、1个2输入与门、1个3输入与门以及3个功率传输MOS管。
6.一种应用如权利要求1-5任一项所述的芯片休眠管理***的方法，其特征在于，包括：本地电源上电过程、外部电源上电过程、或逻辑事件唤醒过程、与逻辑事件唤醒过程、电源唤醒过程和定时唤醒过程；根据所述本地电源上电过程、外部电源上电过程、或逻辑事件唤醒过程、与逻辑事件唤醒过程、电源唤醒过程和定时唤醒过程，控制芯片休眠管理***在掉电状态、工作状态和休眠状态之间切换。
7.根据权利要求6所述的方法，其特征在于，所述本地电源上电过程包括：
在掉电状态下，将本地电源输入控制单元接入本地电源；
当所述本地电源输入控制单元检测到本地电源有效时，打开M0通路，输出电源和状态信号给内核电源控制单元；
当所述内核电源控制单元检查到有唤醒请求，并且第一外部电源和第二外部电源都无效的情况下，打开M2和M3通路，给数字内核供电；所述数字内核供电启动后，判断是否开始工作，在确认开始工作后，把PWR_KEEP置为高电平，请求所述内核电源控制单元保持供电，然后进入工作状态；
当所述数字内核完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电；否则，启动断电延时计时；
在断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态。
8.根据权利要求6所述的方法，其特征在于，所述外部电源上电过程包括：
在掉电状态下，外部电源输入控制单元接入外部电源；
所述外部电源输入控制单元检测到外部电源有效，打开M0通路，输出电源和状态信号给内核电源控制单元；
所述内核电源控制单元直接连通外部电源输入PWR_EXT0和数字内核供电输出PWR_TO_CORE，实现数字内核供电；
所述数字内核供电启动后，判断电源类型，如果是外部电源供电，则保持工作状态；否则，完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元忽略PWR_KEEP置的低电平，保持数字内核供电状态。
9.根据权利要求7所述的方法，其特征在于，所述或逻辑事件唤醒过程包括：
在休眠状态下，任一有效唤醒信号输入到唤醒逻辑控制单元，所述唤醒逻辑控制单元内的或逻辑控制单元判断相应的唤醒信号配置是否为或逻辑，若是，则输出或唤醒请求到唤醒输出单元，否则，忽略该唤醒信号，不产生唤醒动作；
所述唤醒输出单元输出唤醒请求给内核电源控制单元；
所述内核电源控制单元接收到唤醒请求后，打开M2通路，并且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
所述数字内核供电启动后，判断是否开始工作，确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电，然后进入工作状态；
所述数字内核完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电，否则，启动断电延时计时；
断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态；
所述与逻辑事件唤醒过程包括：
在休眠状态下，任一有效唤醒信号输入到唤醒逻辑控制单元，唤醒逻辑控制单元内的与逻辑控制单元判断相应的唤醒信号配置是否为与逻辑；如果不是与逻辑，忽略该唤醒信号，不产生唤醒动作；如果是与逻辑，则继续判断下一使能的与逻辑唤醒输入；
当全部使能的与逻辑唤醒输入都有效时，唤醒输出单元输出唤醒请求给内核电源控制单元；
所述内核电源控制单元接收到唤醒请求后，打开M2通路，并且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
所述数字内核供电启动后，判断是否开始工作，确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电，然后进入工作状态；
所述数字内核完成工作后，把PWR_KEEP置为低电平；
所述内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电，否则，启动断电延时计时；
所述断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态；
所述电源唤醒过程包括：
在休眠状态下，外部电源接入相应的电源输入控制单元；
外部电源输入控制单元检测到外部电源有效，打开M0通路，输出电源和状态信号给内核电源控制单元；
所述内核电源控制单元判断是否为外部电源供电，如果是，打开M1通路，实现数字内核供电并进入工作状态；
所述定时唤醒过程包括：
在休眠状态下，低功耗定时器保持计时状态；
低功耗定时器计时溢出，输出定时唤醒信号TMR_EVEN到唤醒输出单元；
唤醒输出单元输出唤醒请求给内核电源控制单元；
内核电源控制单元接收到唤醒请求后，打开M2通路，且在外部电源都无效的情况下，同时打开M3通路，实现数字内核供电；
数字内核供电启动后，判断是否开始工作；确认开始工作后，把PWR_KEEP置为高电平，请求内核电源控制单元保持供电，然后进入工作状态；
数字内核完成工作后，把PWR_KEEP置为低电平；
内核电源控制单元在PWR_KEEP置为低电平后，检查是否有唤醒请求，如果有唤醒请求，则保持数字内核供电，否则，启动断电延时计时；
断电延时计时结束后，M2门极为低电平，M2传输通路关断，停止内核供电并进入休眠状态。
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| CN111142654A (zh) * | 2019-12-27 | 2020-05-12 | 安凯(广州)微电子技术有限公司 | 一种多唤醒源输入的低功耗芯片架构***及快速启动方法 |
| CN112083791A (zh) * | 2020-09-15 | 2020-12-15 | 南方电网数字电网研究院有限公司 | 芯片功耗优化方法、装置、计算机设备和存储介质 |
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| CN111142654A (zh) * | 2019-12-27 | 2020-05-12 | 安凯(广州)微电子技术有限公司 | 一种多唤醒源输入的低功耗芯片架构***及快速启动方法 |
| CN112083791A (zh) * | 2020-09-15 | 2020-12-15 | 南方电网数字电网研究院有限公司 | 芯片功耗优化方法、装置、计算机设备和存储介质 |
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