CN115810385A - 存储器设备和操作存储器设备的方法 - Google Patents

Abstract

本公开的实施例涉及存储器设备和操作存储器设备的方法。本技术涉及电子设备。根据本技术，存储器设备可以包括存储器单元、***电路以及读取操作控制器，存储器单元被分别连接到多个字线；***电路被配置为执行读取在存储器单元之中的与被选择的字线连接的被选择的存储器单元中存储的数据的读取操作；读取操作控制器被配置为控制***电路以：在读取操作期间，将通过电压施加到与被选择的字线相邻的相邻字线；在经过预定时间之后，将通过电压放电至小于通过电压的目标通过电压；以及在施加到相邻字线的电压被放电至目标通过电压之后，在经过目标读取时间之后，通过与被选择的存储器单元连接的位线来获得在被选择的存储器单元中存储的数据。

Description

存储器设备和操作存储器设备的方法

相关申请的交叉引用

本申请要求于2021年9月15日在韩国知识产权局提交的韩国专利申请号10-2021-0123530的优先权，其全部公开内容通过引用并入本文。

技术领域

本公开涉及电子设备，并且更具体地涉及存储器设备和操作存储器设备的方法。

背景技术

存储设备是在诸如计算机或智能电话的主机设备的控制下存储数据的设备。存储设备可以包括在其中存储数据的存储器设备以及控制存储器设备的存储器控制器。存储器设备被划分为易失性存储器设备和非易失性存储器设备。

易失性存储器设备是仅在供电时存储数据并且在断电时丢失所存储的数据的设备。易失性存储器设备包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。

非易失性存储器设备是即使断电也不会丢失数据的设备。非易失性存储器设备包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器等。

发明内容

根据本公开的一个实施例，存储器设备可以包括多个存储器单元、***电路以及读取操作控制器，多个存储器单元被分别连接到多个字线；***电路被配置为执行读取在多个存储器单元之中的被选择的存储器单元中存储的数据的读取操作，被选择的存储器单元被连接到多个字线之中的被选择的字线；读取操作控制器被配置为控制***电路以：在读取操作期间将通过电压施加到多个字线之中与被选择的字线相邻的相邻字线，在经过预定时间之后将通过电压放电到小于通过电压的目标通过电压，以及在施加到相邻字线的电压被放电到目标通过电压之后，在经过目标读取时间之后通过与被选择的存储器单元连接的位线来获得在被选择的存储器单元中存储的数据。

根据本公开的一个实施例，存储设备可以包括存储器控制器以及存储器设备，存储器控制器被配置为输出用于被选择的存储器单元的读取命令和用于与被选择的存储器单元连接的被选择的字线的地址；存储器设备被配置为：通过接收读取命令以及与读取命令相对应的地址来将通过电压施加到与被选择的字线相邻的相邻字线，在经过预定时间之后将通过电压放电到比通过电压小阶跃电压的目标通过电压，以及在施加到相邻字线的电压被放电到目标通过电压之后，在经过目标读取时间之后执行通过与被选择的存储器单元连接的位线来获得在被选择的存储器单元中存储的数据的断开读取操作。

根据本公开的一个实施例，电子设备重复执行读取操作来读取在多个存储器块之中的目标存储器块中包括的与多个字线之中的被选择的字线连接的被选择的存储器单元中存储的数据的方法可以包括：将通过电压施加到与被选择的字线相邻的字线；每隔预定时间将通过电压降低阶跃电压，直到通过电压达到目标通过电压；在通过电压的幅度达到目标通过电压并且经过预定目标读取时间之后，感测与连接到被选择的字线的被选择的存储器单元连接的位线的电位；以及通过比较从被选择的存储器单元读取的数据的错误位的数目与可校正错误位的数目来确定读取操作是已通过还是已失败。

根据本公开的一个实施例，电子设备执行读取在多个存储器块之中的目标存储器块中包括的与多个字线之中的被选择的字线连接的被选择的存储器单元中存储的数据的读取操作的方法可以包括：将通过电压施加到与被选择的字线相邻的字线；将通过电压放电到比通过电压小阶跃电压的目标通过电压；在经过预定目标读取时间之后，感测与连接到被选择的字线的被选择的存储器单元连接的位线的电位，以及通过比较从被选择的存储器单元读取的数据的错误位的数目与可校正错误位的数目来确定读取操作是已通过还是已失败。

附图说明

图1是图示了根据一个实施例的存储器***的框图。

图2是图示了图1的存储器设备的结构的示图。

图3是图示了图2的存储器单元阵列的一个实施例的示图。

图4是图示了图2的存储器块BLK1至BLKz之中的任一存储器块BLKa的电路图。

图5是图示了图2的存储器块BLK1至BLKz之中的任一存储器块BLKb的另一实施例的电路图。

图6是图示了用于描述根据一个实施例的存储器控制器和存储器设备的配置和操作的读取操作的框图。

图7是图示了其中图4的字线之中的特定字线断开的状态的示图。

图8是图示了其中当参考图7描述的特定字线断开时读取操作失败的情况的示图。

图9是图示了在读取操作期间随时间施加到被选择的字线以及与被选择的字线相邻的字线的电压的示图。

图10是图示了其中当被选择的字线在读取操作中断开时发生读取失败的情况的示图。

图11是图示了根据一个实施例的用于恢复在与被选择的字线连接的存储器单元中存储的数据的读取操作的示图。

图12是图示了根据一个实施例的在读取操作中随时间施加到相邻字线的电压的示图。

图13是图示了根据一个实施例的在读取操作中被选择的字线中随时间而改变的电位的示图。

图14是图示了根据一个实施例的断开读取信息存储装置的示图。

图15是图示了根据一个实施例的坏块信息存储装置的示图。

图16是图示了根据一个实施例的存储设备的操作的流程图。

图17是图示了根据一个实施例的读取操作的流程图。

图18是图示了图1的存储器控制器的另一实施例的示图。

图19是图示了向其应用根据本公开的一个实施例的存储设备的存储器卡***的框图。

图20是图示了向其应用根据本公开的一个实施例的存储设备的固态驱动(SSD)***的框图。

图21是图示了向其应用根据本公开的一个实施例的存储设备的用户***的框图。

具体实施方式

根据在本说明书或申请中公开的概念的实施例的具体结构或功能描述仅用于描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式来执行，并且不应被解释为限于在本说明书或申请中描述的实施例。

在下文中，通过参考附图描述本公开的实施例来详细描述本公开。在下文中，将参考附图来详细描述本公开的实施例。

本公开的一个实施例提供了存储器设备，当在对存储器设备的读取操作期间发生读取失败时，存储器设备恢复在其中发生读取失败的存储器单元中存储的数据。

根据本技术，在一个实施例中，当在对存储器设备的读取操作期间发生读取失败时，存储器设备可以执行恢复在其中发生读取失败的存储器单元中存储的数据的操作。

图1是图示了根据一个实施例的存储器***的框图。

参考图1，存储设备50可以包括存储器设备100和控制存储器设备的操作的存储器控制器200。存储设备50是在主机300的控制下存储数据的设备，主机300诸如是蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐***。

存储设备50可以根据作为与主机300的通信方法的主机接口而被制造为各种类型的存储设备中的一种。例如，存储设备50可以被配置为各种类型的存储设备中的任一种，诸如SSD，以MMC、eMMC、RS-MMC或micro-MMC的形式的多媒体卡，以SD、mini-SD或micro-SD的形式的安全数字卡，通用串行总线(USB)存储设备，通用闪存(UFS)设备，个人计算机存储器卡国际协会(PCMCIA)卡式存储设备，***部件互连(PCI)卡式存储设备，PCI express(PCI-E)卡式存储设备；紧凑型闪存(CF)卡；智能媒体卡；以及存储器棒。

存储设备50可以被制造为各种类型的封装中的任一种。例如，存储设备50可以被制造为诸如以下的各种封装类型中的任一种：叠层封装(POP)、***级封装(SIP)、片上***(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)和晶片级堆叠封装(WSP)。

存储器设备100可以存储数据。存储器设备100在存储器控制器200的控制下操作。存储器设备100可以包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。一个存储器块可以包括多个页。在一个实施例中，页可以是用于在存储器设备100中存储数据或读取在存储器设备100中存储的数据的单位。存储器块可以是用于擦除数据的单位。在一个实施例中，存储器设备100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器(ReRAM)、相变式随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。在本说明书中，为了描述方便，假设存储器设备100是NAND闪存存储器。

存储器设备100被配置为从存储器控制器200接收命令和地址，并且访问存储器单元阵列的由地址选择的区域。即，存储器设备100可以对由地址选择的区域执行由命令指示的操作。例如，存储器设备100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器设备100可以将数据编程到由地址选择的区域。在读取操作期间，存储器设备100可以从由地址选择的区域读取数据。在擦除操作期间，存储器设备100可以擦除在由地址选择的区域中存储的数据。

存储器控制器200控制存储设备50的整体操作。

当向存储设备50供电时，存储器控制器200可以执行固件(FW)。当存储器设备100是闪存存储器设备时，存储器控制器200可以操作诸如用于控制主机300和存储器设备100之间的通信的闪存转换层(FTL)的固件。

在一个实施例中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且将LBA转换为物理块地址(PBA)，物理块地址(PBA)指示在存储器设备100中包括的、将在其中存储数据的存储器单元的地址。

存储器控制器200可以响应于主机300的请求来控制存储器设备100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器设备100提供编程命令、PBA和数据。在读取操作期间，存储器控制器200可以向存储器设备100提供读取命令和PBA。在擦除操作期间，存储器控制器200可以向存储器设备100提供擦除命令和PBA。

在一个实施例中，存储器控制器200可以在没有来自主机300的请求的情况下生成编程命令、地址和数据并将其传输到存储器设备100。例如，存储器控制器200可以向存储器设备100提供命令、地址和数据来执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。

在一个实施例中，存储器控制器200可以控制至少两个存储器设备100。在这种情况下，存储器控制器200可以根据交织方法来控制存储器设备100，以改进操作性能。

主机300可以使用诸如以下的各种通信方法中的至少一种来与存储设备50通信：通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速片间(HSIC)、小型计算机***接口(SCSI)、***部件互连(PCI)、PCI Express(PCIe)、非易失性存储器Express(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和减载式DIMM(LRDIMM)。

图2是图示了图1的存储器设备的结构的示图。

参考图2，存储器设备100可以包括存储器单元阵列110、***电路120和控制逻辑130。控制逻辑130可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法和/或执行控制逻辑代码的处理器操作的控制逻辑电路。

存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL而被连接到地址解码器121。多个存储器块BLK1至BLKz通过位线BL1至BLm而被连接到读取和写入电路123。多个存储器块BLK1至BLKz中的每个存储器块包括多个存储器单元。作为一个实施例，多个存储器单元是非易失性存储器单元。多个存储器单元之中与相同字线连接的存储器单元可以被定义为一个物理页。即，存储器单元阵列110由多个页构成。

存储器设备100的存储器单元中的每个存储器单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或者存储四个数据位的四级单元(QLC)。

***电路120可以包括地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路126。

***电路120驱动存储器单元阵列110。例如，***电路120可以驱动存储器单元阵列110来执行编程操作、读取操作和擦除操作。

地址解码器121通过行线RL而被连接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的一个实施例，字线可以包括正常字线和虚设字线。根据本公开的一个实施例，行线RL还可以包括管道(pipe)选择线。

地址解码器121被配置为响应于控制逻辑130的控制而操作。地址解码器121从控制逻辑130接收地址ADDR。

地址解码器121被配置为对所接收的地址ADDR的块地址进行解码。地址解码器121根据经解码的块地址来选择在存储器块BLK1至BLKz之中的至少一个存储器块。地址解码器121被配置为对所接收的地址ADDR的行地址进行解码。地址解码器121可以通过将从电压生成器122提供的操作电压Vop施加到至少一个字线来选择被选择的存储器块的至少一个字线。

在编程操作期间，地址解码器121可以将编程电压施加到被选择的字线，并且将具有比编程电压的电平小的电平的编程通过电压施加到未被选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到被选择的字线，并且将比验证电压大的验证通过电压施加到未被选择的字线。

在读取操作期间，地址解码器121可以将读取电压施加到被选择的字线，并且将比读取电压大的读取通过电压施加到未被选择的字线。

根据本公开的一个实施例，存储器设备100的擦除操作以存储器块为单位来执行。在擦除操作期间输入到存储器设备100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并且根据经解码的块地址选择一个存储器块。在擦除操作期间，地址解码器121可以将接地电压施加到与被选择的存储器块连接的字线。

根据本公开的一个实施例，地址解码器121可以被配置为对所传送的地址ADDR的列地址进行解码。经解码的列地址可以被传送到读取和写入电路123。作为示例，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的部件。

电压生成器122被配置为通过使用提供给存储器设备100的外部电源电压生成多个操作电压Vop。电压生成器122响应于控制逻辑130的控制而操作。

作为一个实施例，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压被用作存储器设备100的操作电压。

作为一个实施例，电压生成器122可以使用外部电源电压或内部电源电压生成多个电压。电压生成器122可以被配置为生成存储器设备100所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压以及多个非选择读取电压。

为了生成具有不同电压电平的多个电压，电压生成器122可以包括接收内部电压的多个泵浦电容器，并且响应于控制逻辑130而选择性地激活多个泵浦电容器以生成多个电压。

所生成的多个电压可以由地址解码器121提供给存储器单元阵列110。

读取和写入电路123包括第一至第m页缓冲器PB1至PBm。第一至第m页缓冲器PB1至PBm分别通过第一至第m位线BL1至BLm而被连接到存储器单元阵列110。第一至第m页缓冲器PB1至PBm响应于控制逻辑130的控制而操作。

第一至第m页缓冲器PB1至PBm与数据输入/输出电路124通信数据DATA。在编程时，第一至第m页缓冲器PB1至PBm通过数据输入/输出电路124和数据线DL来接收要被存储的数据DATA。

在编程操作期间，当编程电压被施加到被选择的字线时，第一至第m页缓冲器PB1至PBm可以通过位线BL1至BLm，将要被存储的数据DATA(即，通过数据输入/输出电路124接收的数据DATA)传送到被选择的存储器单元。被选择的页的存储器单元根据所传送的数据DATA进行编程。与向其施加编程允许电压(例如，接地电压)的位线连接的存储器单元可以具有增加的阈值电压。与向其施加编程禁止电压(例如，电源电压)的位线连接的存储器单元的阈值电压可以被维持。在编程验证操作期间，第一至第m页缓冲器PB1至PBm通过位线BL1至BLm从被选择的存储器单元读取在存储器单元中存储的数据DATA。

在读取操作期间，读取和写入电路123可以通过位线BL1至BLm从被选择的页的存储器单元读取数据DATA，并且将所读取的数据DATA存储在第一至第m页缓冲器PB1至PBm中。

在擦除操作期间，读取和写入电路123可以将位线BL1至BLm浮置。作为一个实施例，读取和写入电路123可以包括列选择电路。

数据输入/输出电路124通过数据线DL而被连接到第一至第m页缓冲器PB1至PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。

数据输入/输出电路124可以包括接收输入的数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要被存储的数据DATA。在读取操作期间，数据输入/输出电路124将从读取和写入电路123中包括的第一至第m页缓冲器PB1至PBm传送的数据DATA输出到外部控制器。

在读取操作或验证操作期间，感测电路126可以响应于由控制逻辑130生成的允许位VRYBIT的信号而生成参考电流，并且可以将从读取和写入电路123接收的感测电压VPB和由参考电流生成的参考电压进行比较，以向控制逻辑130输出通过信号PASS或失败信号FAIL。

在一个实施例中，感测电路126可以包括电流感测电路，电流感测电路对失败位的数目进行计数，失败位的数目是目标单元中的编程失败单元的数目。

控制逻辑130可以被连接到地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路126。控制逻辑130可以被配置为控制存储器设备100的所有操作。控制逻辑130可以响应于从外部设备传送的命令CMD而操作。

控制逻辑130可以响应于命令CMD和地址ADDR而生成各种信号来控制***电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR而生成操作信号OPSIG、地址ADDR、读取和写入电路控制信号PBSIGNALS和允许位VRYBIT。控制逻辑130可以将操作信号OPSIG输出至电压生成器122，将地址ADDR输出至地址解码器121，将读取和写入控制信号PBSIGNALS输出至读取和写入电路123，并且将允许位VRYBIT输出至感测电路126。附加地，控制逻辑130可以响应于由感测电路126输出的通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。

图3是图示了图2的存储器单元阵列的一个实施例的示图。

参考图3，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块包括在衬底上堆叠的多个存储器单元。这样的多个存储器单元沿+X方向、+Y方向和+Z方向布置。参考图4更详细地描述每个存储器块的结构。

图4是图示了图2的存储器块BLK1至BLKz之中的任一存储器块BLKa的电路图。

参考图4，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。作为一个实施例，多个单元串CS11至CS1m和CS21至CS2m中的每个单元串可以被形成为“U”形。在存储器块BLKa中，m个单元串沿行方向(即，+X方向)布置。在图4中，两个单元串沿列方向(即，+Y方向)布置。然而，这是为了描述方便，并且可以理解，三个或更多单元串可以被布置在列方向上。

多个单元串CS11至CS1m和CS21至CS2m中的每个单元串包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT和至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以具有相似的结构。作为一个实施例，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。作为一个实施例，用于提供通道层的柱可以在每个单元串中被提供。作为一个实施例，用于提供通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜中的至少一者的柱可以在每个单元串中被提供。

每个单元串的源极选择晶体管SST被连接在公共源极线CSL和存储器单元MC1至MCp之间。

作为一个实施例，在相同行中布置的单元串的源极选择晶体管被连接到沿行方向延伸的源极选择线，并且在不同行中布置的单元串的源极选择晶体管被连接到不同的源极选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管被连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管被连接到第二源极选择线SSL2。

作为另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以被共同连接到一个源极选择线。

每个单元串的第一至第n存储器单元MC1至MCn被连接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp沿与+Z方向相反的方向顺序地布置，并且串联连接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn在+Z方向上顺序地布置，并且串联连接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此连接。每个单元串的第一至第n存储器单元MC1至MCn的栅极被分别连接到第一至第n字线WL1至WLn。

每个单元串的管道晶体管PT的栅极被连接到管道线PL。

每个单元串的漏极选择晶体管DST被连接在对应的位线和存储器单元MCp+1至MCn之间。在行方向上布置的单元串被连接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管被连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管被连接到第二漏极选择线DSL2。

在列方向上布置的单元串被连接到在列方向上延伸的位线。在图4中，第一列的单元串CS11和CS21被连接到第一位线BL1。第m列的单元串CS1m和CS2m被连接到第m位线BLm。

在行方向上布置的单元串中与相同字线连接的存储器单元构成一个页。例如，在第一行的单元串CS11至CS1m之中与第一字线WL1连接的存储器单元构成一个页。在第二行的单元串CS21至CS2m之中与第一字线WL1连接的存储器单元构成另一页。在一个行方向上布置的单元串可以通过选择漏极选择线DSL1和DSL2中的任一漏极选择线来选择。被选择的单元串的一个页可以通过选择字线WL1至WLn中的任一字线来选择。

图5是图示了图2的存储器块BLK1至BLKz之中的任一存储器块BLKb的另一实施例的电路图。

作为另一实施例，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。附加地，在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的偶数编号的单元串可以被连接到偶数位线，并且在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的奇数编号的单元串可以被相应地连接到奇数位线。

作为一个实施例，第一至第n存储器单元MC1至MCn中的至少一个存储器单元可以用作虚设存储器单元。例如，至少一个虚设存储器单元被提供来减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。备选地，至少一个虚设存储器单元被提供来减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着较多的虚设存储器单元被提供，对存储器块BLKb的操作的可靠性被改进，然而，存储器块BLKb的尺寸增加。随着较少的存储器单元被提供，存储器块BLKb的尺寸可以减小，然而，对存储器块BLKb的操作的可靠性会减小。

为了高效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKb进行擦除操作之前或之后，可以执行对全部或部分虚设存储器单元的编程操作。当在编程操作被执行之后执行擦除操作时，虚设存储器单元可以通过控制向与相应虚设存储器单元连接的虚设字线施加的电压而具有所需的阈值电压。

图6是图示了用于描述根据一个实施例的存储器控制器和存储器设备的配置和操作的读取操作的框图。

存储设备50可以包括存储器设备100和控制存储器设备100的存储器控制器200。

存储器控制器200可以包括操作控制器210、错误校正电路220和坏块信息存储装置230。

操作控制器210可以控制存储器设备100的操作。操作控制器210可以控制存储器设备100执行读取在存储器设备100中包括的存储器单元中存储的数据的读取操作。在一个实施例中，读取操作可以包括正常读取操作和断开读取操作。

正常读取操作可以是使用预设默认读取电压来读取在存储器单元中存储的数据的操作。

断开读取操作可以是当正常读取操作已失败时执行的读取操作。断开读取操作可以是当与要被读取的地址相对应的被选择的字线处于断开状态时读取在与被选择的字线连接的存储器单元中存储的数据的操作。

操作控制器210可以在正常读取操作期间向存储器设备100提供正常读取命令Normal Read CMD。操作控制器210可以在断开读取操作期间向存储器设备100提供断开读取命令Open Read CMD。在一个实施例中，当正常读取操作失败时，操作控制器210可以控制存储器设备100执行断开读取操作。当正常读取操作失败时，操作控制器210可以向存储器设备100提供断开读取命令Open Read CMD。

操作控制器210可以向存储器设备100提供读取时间改变命令Read Time ChangeCMD。读取时间改变命令Read Time Change CMD可以是在断开读取操作中将目标读取时间增加阶跃读取时间的命令。

响应于正常读取命令Normal Read CMD，存储器设备100可以读取与被选择的字线连接的存储器单元中存储的数据。存储器设备100可以向存储器控制器200提供所读取的数据。

响应于断开读取命令Open Read CMD，存储器设备100可以读取在与被选择的字线连接的存储器单元中存储的数据。存储器设备100可以向存储器控制器200提供所读取的数据。

错误校正电路220可以确定在从存储器设备100接收的数据中包括的错误位的数目。错误校正电路220可以根据错误校正码对页数据进行解码。

具体地，当从存储器设备100接收的数据包括预设数目或更多的错误位时，错误校正电路220可以确定对被选择的存储器单元的读取操作已失败。当从存储器设备100接收的数据包括数目小于预设数目的错误位时，错误校正电路220可以确定对被选择的存储器单元的读取操作已通过。

在一个实施例中，错误校正电路220可以向操作控制器210提供与对被选择的存储器单元的读取操作是已通过还是已失败有关的信息。

坏块信息存储装置230可以存储与在存储器设备100中包括的存储器块之中的坏块有关的信息。坏块可以是指其中对对应的存储器块的读取或编程操作被限制的存储器块。

在一个实施例中，坏块信息存储装置230可以从操作控制器210接收与包括被选择的存储器单元的目标存储器块有关的信息，并且将目标存储器块设置为坏块。

存储器设备100可以包括读取操作控制器140。读取操作控制器140可以包括读取电压控制器140a、断开读取信息存储装置140b和页缓冲控制器140c。

读取操作控制器140可以响应于存储器控制器200的断开读取命令Open Read CMD来控制***电路读取在与被选择的字线连接的存储器单元中存储的数据。

具体地，读取操作控制器140可以控制***电路将通过电压施加到与被选择的字线相邻的字线。在通过电压被施加之后经过预定时间之后，读取操作控制器140可以控制***电路将通过电压放电到目标通过电压。在施加到相邻字线的电压被放电到目标通过电压之后，读取操作控制器140可以控制***电路在经过目标读取时间之后，通过与被选择的存储器单元连接的位线来获得在被选择的存储器单元中存储的数据。如本文所使用的关于参数的词语“预定”(诸如预定时间)是指参数的值在参数被用于过程或算法中之前被确定。对于一些实施例，参数的值在过程或算法开始之前被确定。在其他实施例中，参数的值在过程或算法期间但在参数被用于过程或算法之前被确定。

当断开读取操作失败时，读取操作控制器140可以从存储器控制器200接收读取时间改变命令Read Time Change CMD。读取操作控制器140可以响应读取时间改变命令ReadTime Change CMD，将目标读取时间增加阶跃读取时间。读取操作控制器140可以控制***电路将目标读取时间增加阶跃读取时间并且执行断开读取操作。

响应于存储器控制器200的断开读取命令Open Read CMD，读取操作控制器140可以控制***电路重复执行断开读取操作，直到对被选择的存储器单元的读取操作通过。

读取电压控制器140a可以控制施加到在存储器设备中包括的多个字线的电压。

具体地，读取电压控制器140a可以基于在断开读取信息存储装置140b中存储的通过电压幅度信息来确定施加到与被选择的字线相邻的相邻字线的通过电压的幅度。读取电压控制器140a可以基于在断开读取信息存储装置140b中存储的通过电压幅度信息来确定目标通过电压的幅度。

读取电压控制器140a可以基于在断开读取信息存储装置140b中存储的通过电压时间信息来确定通过电压被施加到相邻字线的时间。

断开读取信息存储装置140b可以存储与施加到与被选择的字线相邻的字线的电压的幅度有关的信息。断开读取信息存储装置140b可以存储与电压被施加到与被选择的字线相邻的字线的时间有关的信息。

断开读取信息存储装置140b可以存储读取时间信息，读取时间信息是与在其期间页缓冲控制器140c感测与被选择的存储器单元连接的位线的电位的时间有关的信息。具体地，读取时间信息可以包括目标读取时间信息和阶跃读取时间信息。目标读取时间信息和阶跃读取时间信息将在稍后参考图12至图13进行描述。

页缓冲控制器140c可以控制***电路在读取操作期间感测与多个存储器单元连接的位线的电位。在一个实施例中，页缓冲控制器140c可以在施加到相邻字线的通过电压被放电到目标通过电压之后，在经过目标读取时间之后，感测与被选择的存储器单元连接的位线的电位。

图7是图示了其中图4的字线之中的特定字线断开的状态的示图。

存储器设备可以响应于从存储器控制器提供的读取命令对被选择的存储器单元执行读取操作。读取操作可以以页为单位执行。在一个页中包括的多个存储器单元可以被连接到相同字线。在读取操作期间，读取电压可以被施加到与被选择的存储器单元连接的字线。通过电压可以被施加到与未被选择的存储器单元连接的字线。

读取电压和通过电压可以是由参考图2描述的电压生成器122生成的电压。根据地址解码器的控制，所生成的读取电压和通过电压可以被提供给被选择的存储器块的字线。此时，由于各种原因，可能会出现其中地址解码器与被选择的存储器块的字线之间的连接被切断的断开状态。待施加的电压可能不被提供给具有断开状态的字线。因此，即使被选择的存储器单元处于擦除状态E，被选择的存储器单元也可能被读取为编程状态P，或者即使被选择的存储器单元处于编程状态P，被选择的存储器单元也可能被读取为擦除状态E。结果，对包括被选择的存储器单元的页的读取操作可能被确定为失败。在一个实施例中，地址解码器和被选择的存储器块之间的字线的切断可能导致开路。在一个实施例中，地址解码器和被选择的存储器块之间的字线中的断开状态可以被称为开路。

图8是图示了其中当参考图7描述的特定字线断开或具有断开状态时读取操作失败的情况的示图。

读取电压可以是用于读取在被选择的存储器单元中存储的数据的电压。例如，在SLC的情况下，读取电压可以是用于确定被选择的存储器单元的阈值电压Vth是被包括在擦除状态E中还是被包括在编程状态P中的电压。存储器设备可以使用在擦除状态E和编程状态P之间的读取电压来读取在被选择的存储器单元中存储的数据。

当被选择的存储器单元的阈值电压被包括在擦除状态E中时，在被选择的存储器单元中存储的数据可以被读取为“0”。当被选择的存储器单元的阈值电压被包括在编程状态P中时，在被选择的存储器单元中存储的数据可以被读取为“1”。

在一个实施例中，当与被选择的存储器单元连接的被选择的字线断开时，在读取电压被施加到被选择的存储器单元的栅极时，读取电压可能不会被传送到栅极。相反，由于通过施加到与被选择的字线相邻的相邻字线的通过电压的耦合，被选择的字线的电位可能增加。在这种情况下，当感测被选择的存储器单元时，被选择的字线的电位可以是Vread'。Vread'可以大于Vread，Vread是用于读取在被选择的存储器单元中存储的数据的读取电压。

当被选择的存储器单元的阈值电压小于Vread'时，被选择的存储器单元可以被读取为导通单元(on-cell)。当被选择的存储器单元的阈值电压大于Vread'时，被选择的存储器单元可以被读取为关断单元(off-cell)。

当被选择的存储器单元的阈值电压被包括在区域A中时，即使被选择的存储器单元处于编程状态P，被选择的存储器单元也可能被确定为处于擦除状态E。因此，对包括被选择的存储器单元的页的读取操作可能失败，并且读取操作可能被视为已失败。

图9是图示了在读取操作期间随时间施加到被选择的字线以及与被选择的字线相邻的字线的电压的示图。

参考图9，VWLn指示根据在读取操作中施加到与被选择的存储器单元连接的被选择的字线WLn的电压的电位。VWLn-1和VWLn+1指示根据施加到相邻字线WLn-1和WLn+1的电压的电位，相邻字线WLn-1和WLn+1是物理上与被选择的字线WLn最相邻的两个字线。

在ta1处，通过电压Vpass可以被施加到被选择的字线WLn，并且通过电压Vpass还可以被施加到相邻字线WLn-1和WLn+1。

在ta2处，被选择的字线的电位VWLn和相邻字线的电位VWLn-1和VWLn+1可以达到通过电压Vpass。

在ta3处，读取电压Vread可以被施加到被选择的字线WLn。被选择的字线WLn的电位可以从通过电压Vpass放电并且可以达到读取电压Vread。

在ta4处，存储器设备可以通过感测与被选择的存储器单元连接的位线的电位来读取在被选择的存储器单元中存储的数据。

在ta5处，通过电压可以被施加到被选择的字线WLn。

在ta6处，被选择的字线的电位VWLn可以达到Vpass。

在ta7处，被选择的字线的电位VWLn以及相邻字线的电位VWLn+1和VWLn-1可以被放电。

如参考图9所述，当字线未断开时，在被选择的字线的电位达到读取电压Vread之后，存储器设备可以感测与被选择的存储器单元连接的位线的电位。在这种情况下，读取操作可以不是失败或可以不被视为已失败。

图10是图示了其中当被选择的字线在读取操作中断开时发生读取失败的情况的示图。

在tb1处，通过电压Vpass可以被施加到被选择的字线WLn和两个相邻字线WLn-1和WLn+1。然而，由于被选择的字线WLn断开，所以从地址解码器施加到被选择的字线WLn的通过电压Vpass可能不会被传送到被选择的字线WLn。

在tb2处，两个相邻字线的电位VWLn-1和VWLn+1可以达到Vpass。被选择的字线的电位VWLn可以通过根据施加到两个相邻字线WLn-1和WLn+1的通过电压Vpass的耦合而增加到耦合电压Vcoupling。由于被选择的字线WLn断开并且电压未被传送到被选择的字线WLn，所以被选择的字线的电位VWLn可以随着时间逐渐放电。

在tb3处，存储器设备可以感测与被选择的存储器单元连接的位线的电位来获得在被选择的存储器单元中存储的数据。在这种情况下，被选择的字线WLn的电位可以是Vread'。Vread'可以大于Vread，Vread是用于读取在被选择的存储器单元中存储的数据的读取电压。

从tb4到tb5，被选择的字线的电位VWLn以及相邻字线的电位VWLn+1和VWLn-1可以被放电。

如参考图10所述，当字线断开时，存储器设备可以在被选择的字线WLn的电位达到读取电压Vread之前感测与被选择的存储器单元连接的位线的电位。在该情况下，读取操作可能失败并且读取操作可能被视为已失败。

图11是图示了根据一个实施例的用于恢复在与被选择的字线连接的存储器单元中存储的数据的读取操作的示图。

在tc1处，通过电压Vpass可以被施加到相邻字线WLn-1和WLn+1。

从tc1到tc2，被选择的字线的电位VWLn可以通过根据施加到两个相邻字线WLn-1和WLn+1的通过电压Vpass的耦合而增加到耦合电压Vcoupling。

从tc2到tc5，两个相邻字线的电位VWLn-1和VWLn+1可以被放电到目标通过电压Vpass_t。放电时段可以是其中两个相邻字线的电位VWLn-1和VWLn+1从tc2到tc5被放电到目标通过电压Vpass_t的时段。目标通过电压Vpass_t可以是用于在与相邻字线WLn-1和WLn+1连接的存储器单元的通道区域中形成通道的最小电压，电流可以流过该通道。放电时段可以包括多个阶跃时段。被选择的字线的电位VWLn可以通过根据施加到两个相邻字线WLn-1和WLn+1的通过电压Vpass的放电的耦合而降低。

此后，被选择的字线的电位VWLn可以随着时间逐渐放电，并且可以在tc6处达到读取电压Vread。在tc6处，存储器设备可以感测与被选择的存储器单元连接的位线的电位，以获得在被选择的存储器单元中存储的数据。

在tc6处，由于当存储器设备感测施加到与被选择的存储器单元连接的位线的电压时，被选择的字线的电位VWLn是Vread，在该情况下，对包括被选择的存储器单元的页进行读取操作可以通过或者可以被确定为通过。

图12是图示了根据一个实施例的在读取操作中随时间施加到相邻字线的电压的示图。

在一个实施例中，当存储器设备从存储器控制器接收断开读取命令Open ReadCMD时，存储器设备的读取操作控制器可以控制***电路执行读取操作，以用于恢复在被选择的存储器单元中存储的数据。在读取操作控制器中包括的读取电压控制器可以确定施加到相邻字线的电压的幅度或者电压被施加到相邻字线的时间。

在td1处，通过电压Vpass可以被施加到与被选择的字线相邻的两个字线。

在td2处，相邻字线的电位可以从V1增加到通过电压Vpass。

从td2到td6可以是放电时段。放电时段可以包括多个阶跃时段。

从td2到td3，相邻字线的电位可以在第一维持时间Tstep1期间维持通过电压Vpass。

从td3到td4，相邻字线的电位可以被放电至放电电压Vpass_d。通过电压Vpass可以被放电阶跃电压ΔVstep。

从td4到td5，相邻字线的电位可以在第二维持时间Tstep2期间维持放电电压Vpass_d。

从td5到td6，相邻字线的电位可以被放电到目标通过电压Vpass_t。放电电压Vpass_d可以被放电阶跃电压ΔVstep。目标通过电压Vpass_t可以是用于在与相邻字线连接的存储器单元的通道区域中形成电流可以流过的通道的最小电压。

在td7处，在相邻字线的电位被放电到目标通过电压Vpass_t之后，在被选择的存储器单元中存储的数据可以在经过目标读取时间Ttarget之后，通过感测与被选择的存储器单元连接的位线的电位来获得。

在放电时段中包括的阶跃时段的数目、阶跃电压ΔVstep的幅度以及第一维持时间Tstep1和第二维持时间Tstep2的长度不受本公开的实施例的限制，并且可以进行各种设置。

图13是图示了根据一个实施例的在读取操作中被选择的字线中随时间而改变的电位的示图。

参考图12和图13，在te1处，通过电压可以被施加到相邻字线。

在te2处，被选择的字线的电位可以通过与相邻字线耦合而从V2增加到耦合电压Vcoupling。V2可以是接地电压。

在te3处，当相邻字线的电位从通过电压Vpass放电到放电电压Vpass_d时，被选择的字线的电位可以通过与相邻字线耦合而降低。

在te4处，当相邻字线的电位从放电电压Vpass_d放电到目标通过电压Vpass_t时，被选择的字线的电位可以通过与相邻字线耦合而降低。

在te6处，存储器设备可以感测与被选择的字线连接的位线的电位。te6可以在从te5经过第一目标读取时间Ttarget_1之后。te5可以是与td6相同的时间，td6是施加到相邻字线的电压被放电到图12中的目标通过电压Vpass_t的时间。

在te6处，被选择的字线的电位可以大于用于读取在被选择的存储器单元中存储的数据的读取电压Vread。因此，对包括被选择的存储器单元的页的断开读取操作可能失败，并且断开读取操作可能被视为已失败。

当断开读取操作已失败时，存储器控制器可以向存储器设备重复地提供断开读取命令Open Read CMD，直到对包括被选择的存储器单元的页的读取操作通过为止。在该情况下，每当断开读取操作被重复时，目标读取时间Ttarget可以顺序增加阶跃读取时间Δt。

具体地，在断开读取操作已失败之后，存储器设备可以响应于从存储器控制器提供的断开读取命令Open Read CMD再次执行断开读取操作。

此时，存储器设备可以在te7处感测与被选择的字线连接的位线的电位。在te7处被选择的字线的电位可以大于Vread。因此，对包括被选择的存储器单元的页的断开读取操作可能再次失败。

在tread处，存储器设备可以感测与被选择的字线连接的位线的电位。被选择的字线的电位可以与在tread处的读取电压Vread相同。因此，对包括被选择的存储器单元的页的断开读取操作可以被确定为通过。

图14是图示了根据一个实施例的断开读取信息存储装置的示图。

在断开读取操作期间，存储器设备可以基于在读取操作控制器中包括的断开读取信息存储装置中存储的信息来执行断开读取操作。具体地，断开读取信息存储装置可以存储通过电压信息和读取时间信息。

通过电压信息可以包括与起始通过电压、目标通过电压、阶跃电压、第一维持时间、第二维持时间、目标读取时间和阶跃读取时间有关的信息。

起始通过电压可以指代在断开读取操作中最初施加到与被选择的字线相邻的相邻字线的通过电压。

阶跃电压可以指代在断开读取操作中为了降低被选择的字线的电位而从起始通过电压放电的电压的幅度。例如，参考图12，起始通过电压可以在td1处被施加到相邻字线，并且起始通过电压可以在td3处被放电阶跃电压。

目标通过电压可以是用于在与相邻字线连接的存储器单元的通道区域中形成电流可以流过的通道的最小电压。例如，存储器设备的读取操作控制器可以基于在断开读取信息存储装置中存储的信息，将施加到相邻字线的电压顺序地降低阶跃电压，直到相邻字线的电位从起始通过电压达到目标通过电压。

第一维持时间可以指代在相邻字线的电位达到起始通过电压之后在相邻字线的电位被放电阶跃电压之前的时间。

第二维持时间可以指代在相邻字线的电位从起始通过电压放电阶跃电压之后在相邻字线的电位被放电到目标通过电压之前的时间。

根据以上描述，以其中放电时段包括两个阶跃时段的情况为例进行了描述，但是阶跃时段的数目不受本公开的实施例的限制。例如，参考图12，当放电时段包括三个阶跃时段时，断开读取信息存储装置可以存储与第一维持时间、第二维持时间和第三维持时间有关的信息。

读取时间信息可以包括与目标读取时间和阶跃读取时间有关的信息。

目标读取时间可以指代在相邻字线的电位被放电到目标通过电压之后直到存储器设备感测与被选择的存储器单元连接的位线的电位的时间。

阶跃读取时间可以指代在其中断开读取操作已失败的情况下当存储器设备再次执行断开读取命令时从目标读取时间增加的时间。

图15是图示了根据一个实施例的坏块信息存储装置的示图。

当对在存储器设备中包括的特定页的读取操作已失败时，在存储器控制器内部的操作控制器可以将包括对应页的存储器块设置为坏块。

具体地，操作控制器210可以从错误校正电路接收关于与读取命令相对应的对页的读取操作是已通过还是已失败的信息。当对被选择的存储器单元的读取操作已失败时，操作控制器可以将与包括被选择的存储器单元的块有关的信息提供给坏块存储装置。坏块存储装置可以存储从操作控制器提供的坏块信息。坏块信息可以包括与坏块的列表和坏块的地址有关的信息。

对与在坏块存储装置中存储的坏块信息相对应的存储器块的存储器操作可以被限制。例如，当存储器控制器向存储器设备提供编程命令时，存储器控制器可以通过参考在坏块信息存储装置中存储的坏块信息来控制存储器设备在除了注册为坏块的存储器块之外的存储器块中存储数据。

图16是图示了根据一个实施例的存储设备的操作的流程图。

在步骤S1601中，存储设备可以根据主机的请求来执行读取在存储器设备中的被选择的页中存储的数据的正常读取操作。正常读取操作可以将读取操作称为常规存储器操作，而不是根据本公开的实施例的断开读取操作。正常读取操作可以是使用预设默认读取电压来读取在存储器单元中存储的数据的操作。如本文所使用的关于参数的词语“预设”(诸如预设默认读取电压)是指参数的值在参数被用于过程或算法之前被确定。对于一些实施例，参数的值在过程或算法开始之前被确定。在其他实施例中，参数的值在过程或算法期间但在参数用于过程或算法之前被确定。

在步骤S1603中，存储设备可以确定对被选择的页的正常读取操作是否已通过。当正常读取操作已通过之后，所读取的数据可以被传送到主机，并且存储设备的读取操作可以结束。

在步骤S1605中，当正常读取操作已失败时，存储设备可以通过将包括对应页的块设置为坏块来更新坏块信息。具体地，存储设备可以将与包括对应页的块有关的信息存储在存储器控制器内部的坏块信息存储装置中。

在步骤S1607中，存储设备可以对被选择的页执行断开读取操作。断开读取操作可以是当正常读取操作已失败时执行的读取操作。断开读取操作可以是用于恢复在被选择的页中存储的数据的读取操作。

在步骤S1609中，存储设备可以确定断开读取操作是否已通过。当断开读取操作已失败时，存储设备可以通过将目标读取时间增加阶跃读取时间来执行断开读取操作，目标读取时间是用于感测与被选择的存储器单元连接的位线的电位的时间。

在步骤S1611中，当断开读取操作已通过时，在包括被选择的页的目标存储器块中存储的数据可以被存储在另一存储器块中。

在读取在被选择的页中存储的第一数据之后，存储设备可以读取在目标存储器块中包括的页之中除了被选择的页之外的页中存储的第二数据。存储设备可以将第一数据和第二数据存储在与目标存储器块不同的另一存储器块中。在该情况下，存储设备可以在参考坏块信息存储装置中存储的坏块信息。

图17是图示了根据一个实施例的断开读取操作的流程图。

在步骤S1701中，存储设备可以将通过电压施加到与被选择的字线相邻的字线。

在步骤S1703中，存储设备可以每隔预定时间，将通过电压降低阶跃电压，直到通过电压的幅度达到目标通过电压。

在步骤S1705中，在通过电压的幅度达到目标通过电压并且经过目标读取时间之后，存储设备可以感测与连接到被选择的字线的存储器单元连接的位线的电位。

在步骤S1707中，从与被选择的字线连接的存储器单元读取的数据的错误位的数目和可校正错误位的数目可以被比较。

在步骤S1709中，存储设备可以确定读取操作是否已通过。当读取操作已通过时，存储设备的操作可以结束。当读取操作已失败时，存储设备可以将目标读取时间增加阶跃读取时间，并且然后再次执行读取操作。

图18是图示了图1的存储器控制器的另一实施例的示图。

参考图18，存储器控制器1000被连接到主机和存储器设备。存储器控制器1000被配置为响应于来自主机的请求来访问存储器设备。例如，存储器控制器1000被配置为控制存储器设备的写入、读取、擦除和后台操作。存储器控制器1000被配置为提供在存储器设备和主机之间的接口。存储器控制器1000被配置为驱动用于控制存储器设备的固件。

存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正电路(ECC)1030、主机接口1040、缓冲控制器1050、存储器接口1060和总线1070。

总线1070可以被配置为在存储器控制器1000的部件之间提供通道。

处理器1010可以控制存储器控制器1000的整体操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040来与外部主机通信，并且通过存储器接口1060来与存储器设备通信。附加地，处理器1010可以通过缓冲控制器1050来与存储器缓冲器1020通信。处理器1010可以控制使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器的存储器设备的操作。

处理器1010可以执行FTL的功能。处理器1010可以通过FTL将由主机提供的LBA转换为PBA。FTL可以使用映射表接收LBA并将LBA转换为PBA。闪存转换层的地址映射方法可以包括根据映射单位的各种方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。

处理器1010被配置为随机化从主机接收的数据。例如，处理器1010可以使用随机化种子来随机化从主机接收的数据。经随机化的数据作为要被存储的数据被提供给存储器设备，并且被编程到存储器单元阵列。

处理器1010被配置为在读取操作期间对从存储器设备接收的数据进行去随机化。例如，处理器1010可以使用去随机化种子对从存储器设备接收的数据进行去随机化。经去随机化的数据可以被输出到主机。

作为一个实施例，处理器1010可以通过驱动软件或固件来执行随机化和去随机化。

存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。

ECC 1030可以执行错误校正。ECC 1030可以基于要通过存储器接口1060写入到存储器设备的数据来执行错误校正编码(ECC编码)。经错误校正编码的数据可以通过存储器接口1060被传送到存储器设备。ECC 1030可以对通过存储器接口1060从存储器设备接收的数据执行错误校正解码(ECC解码)。例如，ECC 1030可以作为存储器接口1060的部件被包括在存储器接口1060中。

主机接口1040被配置为在处理器1010的控制下与外部主机通信。主机接口1040可以被配置为使用各种通信方法中的至少一种来执行通信，各种通信方法诸如通用串行总线(USB)、串行AT附件(SATA)、串行连接式SCSI(SAS)、高速芯片间(HSIC)、小型计算机***接口(SCSI)、***部件互连(PCI)、PCI Express(PCIe)、非易失性存储器express(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和减载式DIMM(LRDIMM)。

缓冲控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。

存储器接口1060被配置为在处理器1010的控制下与存储器设备通信。存储器接口1060可以通过通道与存储器设备通信命令、地址和数据。

例如，存储器控制器1000可以不包括存储器缓冲器1020和缓冲控制器1050。

例如，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从在存储器控制器1000内部提供的非易失性存储器设备(例如，只读存储器)加载代码。作为另一示例，处理器1010可以通过存储器接口1060从存储器设备加载代码。

例如，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000内传输数据，并且控制总线可以被配置为在存储器控制器1000内传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分离，并且互不干扰或互不影响。数据总线可以被连接到主机接口1040、缓冲控制器1050、ECC 1030和存储器接口1060。控制总线可以被连接到主机接口1040、处理器1010、缓冲控制器1050、存储器缓冲器1020和存储器接口1060。

图19是图示了向其应用根据本公开的一个实施例的存储设备的存储器卡***的框图。

参考图19，存储器卡***2000包括存储器控制器2100、存储器设备2200和连接器2300。

存储器控制器2100被连接到存储器设备2200。存储器控制器2100被配置为访问存储器设备2200。例如，存储器控制器2100可以被配置为控制存储器设备2200的读取、写入、擦除和后台操作。存储器控制器2100被配置为提供存储器设备2200和主机之间的接口。存储器控制器2100被配置为驱动用于控制存储器设备2200的固件。存储器控制器2100可以与参考图1描述的存储器控制器200相同地实现。

例如，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和ECC的部件。

存储器控制器2100可以通过连接器2300与外部设备通信。存储器控制器2100可以根据特定通信标准与外部设备(例如，主机)进行通信。例如，存储器控制器2100被配置为通过诸如以下各种通信标准中的至少一种与外部设备通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***部件互连(PCI)、PCI Express(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。例如，连接器2300可以由上述各种通信标准中的至少一种来定义。

例如，存储器设备2200可以由各种非易失性存储器元件构成，各种非易失性存储器元件诸如为电可擦除可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变式RAM(PRAM)、电阻式RAM(ReRAM)、铁电式RAM(FRAM)和自旋转移扭矩磁性RAM(STT-MRAM)。

存储器控制器2100和存储器设备2200可以被集成到一个半导体设备中以配置存储器卡。例如，存储器控制器2100和存储器设备2200可以被集成到一个半导体设备中以配置存储器卡，诸如PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)。

图20是图示了向其应用根据本公开的一个实施例的存储设备的固态驱动(SSD)***的框图。

参考图20，SSD***3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG并且通过功率连接器3002接收功率PWR。SSD 3200包括SSD控制器3210、多个闪存存储器3221至322n、辅助电源3230和缓冲存储器3240。

根据本公开的一个实施例，SSD控制器3210可以执行参考图1描述的存储器控制器200的功能。

SSD控制器3210可以响应于从主机3100接收的信号来控制多个闪存存储器3221至322n。例如，信号可以是基于主机3100和SSD3200之间的接口的信号。例如，信号可以是由诸如以下接口中的至少一个接口定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***部件互连(PCI)、PCI express(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。

辅助电源3230通过功率连接器3002连接到主机3100。辅助电源3230可以从主机3100接收功率PWR并且可以用功率PWR充电。当来自主机3100的供电不顺畅时，辅助电源3230可以为SSD 3200供电。例如，辅助电源3230可以位于SSD 3200中，或者可以位于SSD3200外部。例如，辅助电源3230可以位于主板上，并且可以向SSD3200提供辅助功率。

缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存存储器3221至322n接收的数据，或者可以临时存储闪存存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。

图21是图示了向其应用根据本公开的一个实施例的存储设备的用户***的框图。

参考图21，用户***4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。

应用处理器4100可以驱动在用户***4000中包括的部件、操作***(OS)、用户程序等。例如，应用处理器4100可以包括控制在用户***4000中包括的部件的控制器、接口、图形引擎等。应用处理器4100可以被提供为片上***(SoC)。

存储器模块4200可以作为用户***4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器来操作。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器，或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可以基于叠层封装(POP)进行封装，并且被提供为一个半导体封装。

网络模块4300可以与外部设备通信。例如，网络模块4300可以支持无线通信，诸如码分多址(CDMA)、全球移动通信***(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi。例如，网络模块4300可以被包括在应用处理器4100中。

存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。备选地，存储模块4400可以将在存储模块4400中存储的数据传输到应用处理器4100。例如，存储模块4400可以被实现为非易失性半导体存储器元件，诸如相变式RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和三维NAND闪存。例如，存储模块4400可以被提供为诸如存储器卡的可移除存储设备(可移除驱动装置)以及用户***4000的外部驱动装置。

例如，存储模块4400可以包括多个非易失性存储器设备，并且多个非易失性存储器设备可以与参考图1描述的存储器设备100相同地操作。存储模块4400可以与参考图1描述的存储设备50相同地操作。

用户接口4500可以包括用于将数据或指令输入到应用处理器4100或者用于将数据输出到外部设备的接口。例如，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸垫、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和监视器。

Claims (20)

1.一种存储器设备，包括：

多个存储器单元，被分别连接到多个字线；

***电路，被配置为执行读取在所述多个存储器单元之中的被选择的存储器单元中存储的数据的读取操作，所述被选择的存储器单元被连接到所述多个字线之中的被选择的字线；以及

读取操作控制器，被配置为控制所述***电路以：在所述读取操作期间，将通过电压施加到所述多个字线之中与所述被选择的字线相邻的相邻字线；在经过预定时间之后，将所述通过电压放电到小于所述通过电压的目标通过电压；以及在从所述通过电压被放电到所述目标通过电压时经过目标读取时间之后，通过与所述被选择的存储器单元连接的位线，获得在所述被选择的存储器单元中存储的数据。

2.根据权利要求1所述的存储器设备，其中所述读取操作控制器包括：

断开读取信息存储装置，被配置为存储通过电压幅度信息，所述通过电压幅度信息是与所述通过电压的幅度和所述目标通过电压的幅度有关的信息；以及

读取电压控制器，被配置为基于所述通过电压幅度信息，确定所述通过电压的幅度和所述目标通过电压的幅度。

3.根据权利要求2所述的存储器设备，其中所述断开读取信息存储装置还存储通过电压时间信息，所述通过电压时间信息是与所述预定时间有关的信息，并且

所述读取电压控制器基于所述通过电压时间信息，确定所述通过电压被施加到所述相邻字线的时间。

4.根据权利要求1所述的存储器设备，其中所述读取操作控制器包括页缓冲控制器，所述页缓冲控制器控制与所述位线连接的页缓冲器在经过所述目标读取时间之后感测所述位线的电位。

5.根据权利要求2所述的存储器设备，其中当在所述读取操作中发生读取失败时，所述读取操作控制器控制所述***电路以：响应于存储器控制器的读取时间改变命令，进一步将所述目标读取时间增加阶跃读取时间；并且响应于从所述存储器控制器提供的读取命令，通过应用根据所述读取时间改变命令而被改变的读取时间来执行所述读取操作。

6.根据权利要求5所述的存储器设备，其中所述断开读取信息存储装置还存储读取时间信息，所述读取时间信息包括与所述目标读取时间和所述阶跃读取时间有关的信息。

7.根据权利要求1所述的存储器设备，其中所述被选择的存储器单元各自包括被配置为存储一位数据的存储器单元。

8.根据权利要求1所述的存储器设备，其中所述目标通过电压是用于在与所述相邻字线连接的存储器单元的通道区域中形成电流流动通过的通道的最小电压。

9.根据权利要求1所述的存储器设备，

其中所述被选择的字线处于断开状态。

10.一种存储设备，包括：

包括存储器块的存储器设备，所述存储器块包括存储器单元；以及

包括操作控制器的存储器控制器，所述操作控制器被配置为：输出用于所述存储器单元的读取命令和地址；并且当由所述存储器设备响应于所述读取命令而执行的读取操作已失败时，向所述存储器设备提供断开读取命令和所述地址，

其中响应于所述断开读取命令，所述存储器设备将通过电压施加到与连接到所述存储器单元的被选择的字线相邻的相邻字线，在经过预定时间之后，将所述通过电压放电到比所述通过电压小阶跃电压的目标通过电压，并且在从所述通过电压被放电到所述目标通过电压时经过目标读取时间之后，执行通过与所述存储器单元连接的位线来获得在所述存储器单元中存储的数据的断开读取操作。

11.根据权利要求10所述的存储设备，其中当所述断开读取操作已失败时，所述操作控制器向所述存储器设备提供用于将所述目标读取时间进一步增加阶跃读取时间的读取时间改变命令，并且然后提供所述断开读取命令，以通过将根据所述读取时间改变命令改变的目标读取时间应用到所述存储器设备来使得所述存储器设备执行所述断开读取操作。

12.根据权利要求11所述的存储设备，其中所述操作控制器向所述存储器设备重复地提供所述读取时间改变命令和所述断开读取命令，直到针对所述存储器单元的所述断开读取操作已通过。

13.根据权利要求10所述的存储设备，其中所述存储器控制器还包括错误校正电路，所述错误校正电路校正在所述读取操作或所述断开读取操作中读取的数据的错误位，通过将所读取的数据的错误位的数目与可校正错误位的数目进行比较来确定所述读取操作或所述断开读取操作是否已通过或失败，并且向所述操作控制器提供与所述读取操作或所述断开读取操作已通过或失败有关的信息。

14.根据权利要求13所述的存储设备，其中所述存储器设备包括多个存储器块，并且

所述存储器控制器还包括存储坏块信息的坏块信息存储装置，所述坏块信息是与所述多个存储器块之中的坏块有关的信息，对所述坏块的存储器操作被限制。

15.根据权利要求14所述的存储设备，其中当所述断开读取操作已通过时，所述操作控制器向所述存储器设备提供编程命令，以使得所述存储器设备将在包括所述存储器单元的第一存储器块中存储的数据存储在所述多个存储器块之中除坏块之外的第二存储器块中，并且

所述存储器设备响应于所述编程命令，将在所述第一存储器块中存储的所述数据编程到所述第二存储器块。

16.根据权利要求10所述的存储设备，其中所述存储器设备还包括断开读取信息存储装置，所述断开读取信息存储装置存储通过电压信息，所述通过电压信息包括通过电压幅度信息、与所述预定时间有关的信息以及与所述阶跃电压有关的信息，所述通过电压幅度信息是与所述通过电压的幅度和所述目标通过电压的幅度有关的信息，并且

所述操作控制器向所述存储器设备提供用于改变以下至少一者的命令：所述通过电压幅度信息、与所述预定时间有关的所述信息以及与所述阶跃电压有关的所述信息。

17.一种操作存储设备来执行读取数据的读取操作的方法，所述数据被存储在多个存储器块之中的目标存储器块中包括的被选择的存储器单元中，所述被选择的存储器单元被连接到多个字线之中的被选择的字线，所述方法包括：

将通过电压施加到与所述被选择的字线相邻的字线；

将所述通过电压放电到小于所述通过电压的目标通过电压；

在所述通过电压被放电到所述目标通过电压并且经过目标读取时间之后，感测与连接到所述被选择的字线的所述被选择的存储器单元连接的位线的电位；以及

通过比较所读取的数据的错误位的数目与关于所述被选择的存储器单元的可校正错误位的数目来确定所述读取操作是已通过还是已失败。

18.根据权利要求17所述的方法，其中将所述通过电压放电到所述目标通过电压包括：每隔预定时间将所述通过电压降低阶跃电压，直到所述通过电压的幅度达到所述目标通过电压。

19.根据权利要求17所述的方法，还包括：

当所述读取操作已失败时，通过将所述目标读取时间增加阶跃读取时间来重复执行所述读取操作，直到对所述被选择的存储器单元的所述读取操作通过。

20.根据权利要求17所述的方法，还包括：

当所述读取操作已通过时，将在所述被选择的存储器单元中存储的数据存储在除所述目标存储器块之外的存储器块中。

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