CN115733708A - 一种容错架构的飞管数据采集计算机 - Google Patents

Abstract

本发明属于机载计算机技术领域，具体涉及一种容错架构的飞管数据采集计算机。所述飞管数据采集计算机至少包括两个采集通道；所述采集通道包括处理单元、多路总线接收接口、总线发送接口、数据交叉传输接口和对时接口。本发明实现了一个通道故障后可以完成一半余度的飞管数据转发，提高了飞管数据采集计算机的可用性。基于DSP设计了在线维护、自主监控等功能，提高了数据采集计算机的维护性和可靠性。

Description

一种容错架构的飞管数据采集计算机

技术领域

本发明属于机载计算机技术领域，具体涉及一种容错架构的飞管数据采集计算机。

背景技术

现代飞机的防护记录设备以及飞参记录器均挂接在航电***网络上，飞管***为了保证网络传输的实时性和确定性，飞管***的设备一般采用不同于航电***的总线网络进行互联。因此防护记录设备和飞参记录器不能直接通过航电网络获取飞管***数据。为了使飞管数据能够被防护记录设备和飞参记录器记录，需要研制专用计算机将飞管***的数据转发给防护记录设备和飞参记录器。

飞管数据采集计算机主要完成飞管***数据采集、筛选、转发工作。一般飞管数据采集计算机将收到的多余度飞管数据整合、组包后进行转发，数据处理部分不进行冗余设计，存在一次故障后全部飞管数据丢失的风险。

发明内容

有鉴于此，为改进降低该方面风险，本发明提出一种容错架构的飞管数据采集计算机，通过独立供电设计、双通道容错设计、数据交叉传输等策略，使飞管数据采集计算机具备一定的容错能力。在部分电路失效时，多余度飞管数据不会全部丢失。提高了飞管数据采集计算机的可用性，提高了飞管***数据转发记录的可靠性。

为了实现上述技术目的，本发明所采用的具体技术方案为：

一种容错架构的飞管数据采集计算机，所述飞管数据采集计算机至少包括两个采集通道；所述采集通道包括处理单元、多路总线接收接口、总线发送接口、数据交叉传输接口和对时接口；

各所述总线接口采集飞管计算机的飞管数据，与所述处理单元通信；

所述处理单元用于处理所述飞管数据，将所述飞管数据处理为对飞参记录器以及防护记录设备可接收的数据包；

所述总线发送接口与所述处理单元通信，用于发送所述数据包；

其中，各所述采集通道之间基于各所述数据交叉传输接***叉传输所述数据包；

各所述采集通道之间基于各所述对时接***叉传输时标信息；

各所述采集通道均与防护记录设备通信；至少一个所述采集通道与飞参记录器通信。

进一步的，所述飞管数据采集计算机还包括智能维护单元；所述智能维护单元连接各所述采集通道，用于定期采集各所述采集通道的工作状态、初始化各所述采集通道以及在线维护各所述采集通道。

进一步的，所述飞管数据采集计算机包括两个所述采集通道；两个所述采集通道为通道A和通道B；

所述通道A内设置有第一FPGA、4路1394B总线接收接口、1路1394B总线发送接口、1路数据交叉传输接口和对时接口；通道B内设置有第二FPGA、4路1394B总线接收接口、1路1394B总线发送接口、1路FC发送接口、1路数据交叉传输接口和对时接口；其中：

VMC_A通过1394B_A_1和1394B_A_2与通道A的2路1394接收接口连接，VMC_B通过1394B_B_1和1394B_B_2与通道A的2路1394接收接口连接,防护记录设备通过1394B_1与通道A的1路1394发送接口连接；VMC_C通过1394B_C_1和1394B_C_2与通道B的2路1394接收接口连接，VMC_D通过1394B_D_1和1394B_D_2与通道B的2路1394接收接口连接,防护记录设备通过1394B_2与通道B的1路1394发送接口连接，飞参记录器通过FC总线与通道B的1路FC发送接口连接；通道A与通道B通过Aurora接口连接，实现通道间数据的交叉传输。

进一步的，各所述总线接收接口之间硬件独立；所述数据交叉传输接口为Aurora接口。

进一步的，所述处理单元处理所述飞管数据的方式为：对所述飞管数据执行整合、数据筛选以及数据发送。

进一步的，各所述采集通道之间供电独立。

进一步的，所述维护智能维护单元集成在DSP上。

采用上述技术方案，本发明能够带来以下有益效果：

本发明通过独立供电设计、双通道容错设计、数据交叉传输等方法，使飞管数据采集计算机具备一定的容错能力。在部分电路失效时，多余度飞管数据不会全部丢失。提高了飞管数据采集计算机的可用性，提高了飞管***数据转发记录的可靠性。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本发明具体实施方式中一种容错架构的飞管数据采集计算机的***结构框图。

图2为本发明具体实施方式中容错架构的飞管数据采集计算机的独立供电架构图；

图3为本发明具体实施方式中容错架构的飞管数据采集计算机的单路电源转换图；

图4为本发明具体实施方式中容错架构的飞管数据采集计算机的双通道对时结构图。

具体实施方式

下面结合附图对本公开实施例进行详细描述。

以下通过特定的具体实例说明本公开的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本公开的其他优点与功效。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。本公开还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本公开，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目个方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。

还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本公开的基本构想，图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。

在本发明的一个实施例中，提出一种容错架构的飞管数据采集计算机，所述飞管数据采集计算机至少包括两个采集通道；所述采集通道包括处理单元、多路总线接收接口、总线发送接口、数据交叉传输接口和对时接口；

各所述总线接口采集飞管计算机的飞管数据，与所述处理单元通信；

所述处理单元用于处理所述飞管数据，将所述飞管数据处理为对飞参记录器以及防护记录设备可接收的数据包；

所述总线发送接口与所述处理单元通信，用于发送所述数据包；

其中，各所述采集通道之间基于各所述数据交叉传输接***叉传输所述数据包；

各所述采集通道之间基于各所述对时接***叉传输时标信息；

各所述采集通道均与防护记录设备通信；至少一个所述采集通道与飞参记录器通信。

在本实施例中，所述飞管数据采集计算机还包括智能维护单元；所述智能维护单元连接各所述采集通道，用于定期采集各所述采集通道的工作状态、初始化各所述采集通道以及在线维护各所述采集通道。

在本实施例中，所述飞管数据采集计算机包括两个所述采集通道；两个所述采集通道为通道A和通道B；

所述通道A内设置有第一FPGA、4路1394B总线接收接口、1路1394B总线发送接口、1路数据交叉传输接口和对时接口；通道B内设置有第二FPGA、4路1394B总线接收接口、1路1394B总线发送接口、1路FC发送接口、1路数据交叉传输接口和对时接口；其中：

VMC_A通过1394B_A_1和1394B_A_2与通道A的2路1394接收接口连接，VMC_B通过1394B_B_1和1394B_B_2与通道A的2路1394接收接口连接,防护记录设备通过1394B_1与通道A的1路1394发送接口连接；VMC_C通过1394B_C_1和1394B_C_2与通道B的2路1394接收接口连接，VMC_D通过1394B_D_1和1394B_D_2与通道B的2路1394接收接口连接,防护记录设备通过1394B_2与通道B的1路1394发送接口连接，飞参记录器通过FC总线与通道B的1路FC发送接口连接；通道A与通道B通过Aurora接口连接，实现通道间数据的交叉传输。

在本实施例中，各所述总线接收接口之间硬件独立；所述数据交叉传输接口为Aurora接口。

在本实施例中，所述处理单元处理所述飞管数据的方式为：对所述飞管数据执行整合、数据筛选以及数据发送。

在本实施例中，各所述采集通道之间供电独立。

在本实施例中，所述维护智能维护单元集成在DSP上。

本实施例通过独立供电设计、双通道容错设计、数据交叉传输等方法，使飞管数据采集计算机具备一定的容错能力。在部分电路失效时，多余度飞管数据不会全部丢失。提高了飞管数据采集计算机的可用性，提高了飞管***数据转发记录的可靠性。

飞管数据采集计算机有通道A、通道B和智能维护单元，通道A内包含第一FPGA、4路1394B总线接收接口、1路1394B总线发送接口、1路数据交叉传输接口和对时接口；通道B内包含第二FPGA、4路1394B总线接收接口、1路1394B总线发送接口、1路FC发送接口、1路数据交叉传输接口和对时接口；智能维护单元完成飞管数据采集计算机在线维护、自主监控等功能。其中：

VMC_A通过1394B_A_1和1394B_A_2与通道A的2路1394接收接口连接，VMC_B通过1394B_B_1和1394B_B_2与通道A的2路1394接收接口连接,防护记录设备通过1394B_1与通道A的1路1394发送接口连接；VMC_C通过1394B_C_1和1394B_C_2与通道B的2路1394接收接口连接，VMC_D通过1394B_D_1和1394B_D_2与通道B的2路1394接收接口连接,防护记录设备通过1394B_2与通道B的1路1394发送接口连接，飞参记录器通过FC总线与通道B的1路FC发送接口连接；通道A与通道B通过Aurora接口连接，实现通道间数据的交叉传输。

飞管数据采集计算机的通道A与通道B之间分别与两余度飞管总线(4路1394B总线数据)连接，且两余度飞管总线的1394B接收接口硬件独立。

飞管数据采集计算机的通道A与通道B之间通过Aurora接口连接，实现通道间飞管数据的交叉传输，交叉传输后每个通道可以获取4余度飞管总线数据(8路1394B总线数据)。

飞管数据采集计算机的第一FPGA和第二FPGA均实现了8路1394B总线数据的组包整合、数据筛选及数据发送功能。

飞管数据采集计算机的通道A与通道B之间设计了通道间对时功能，通过通道间对时保证双通道数据时标一致。

飞管数据采集计算机的4余度飞管数据接收电路即8路1394B总线接口、第一FPGA、第二FPGA的供电独立。

飞管数据采集计算机的采用DSP设计实现了飞管总线采集计算机在线维护和自主监控的功能，提高了数据采集计算机的维护性。

的飞管数据采集计算机双通道对时，是指飞管数据采集计算机上电后，第一FPGA和第二FPGA分别依据本通道时钟进行计时，通道A作为主，通道B作为备，第一FPGA周期性的将通道A时间信息发给通道B的第二FPGA，第二FPGA依据收到的时间对通道B的时间进行校准；若第二FPGA在固定时间内没有收到通道A的第一FPGA发的时标信息，则主备通道互换，第二FPGA停止接收通道A的时间，并将通道B的时间发送给通道A的第一FPGA，第一FPGA收到通道B的第二FPGA发来的时钟信息后，停止向通道B的第二FPGA发送时钟信息，并使用通道B的第二FPGA发来的时钟信息对通道A的时钟进行校准。

的飞管数据采集计算机的8路1394B总线接口、第一FPGA、第二FPGA独立供电，是指采用6个独立的电源转换电路，将输入的4余度28V电源转换成6路5V，分别提供给4路飞管总线数据采集接口和2个FPGA电路。

下面对本实施例做进一步详细说明。

飞管***作为飞机***的控制核心，实现信息集中采集、综合控制与管理以及输出控制，飞管数据采集计算机作为飞管数据与防护记录设备、飞参记录器之间的数据桥梁，实现飞管数据的采集、筛选、组包、转发工作。防护记录设备和飞参记录器接收并记录飞管数据采集计算机转发的飞参数据。

某飞管***为四余度配置，某飞管数据采集计算机为两余度设计，完成飞管数据的采集和转发。飞管数据采集计算机每个通道接收2余度飞管总线数据，飞管数据采集计算机两个通道间通过Aurora接***叉传输本通道受到的飞管数据。并通过对时接口进行通道间对时。飞管数据采集计算机每个通道将4余度飞管数据进行组包、筛选后通过1394B接口和FC接口转发给防护记录设备和飞参记录器。飞管总线采集计算机***架构如图1所示。

通道A内设计了FPGA电路单元、4路1394B总线接收接口、1路1394B总线发送接口、1路数据交叉传输接口和对时接口。

通道B内设计了FPGA电路单元、4路1394B总线接收接口、1路1394B总线发送接口、1路FC发送接口、1路数据交叉传输接口和对时接口。

基于DSP设计了飞管数据采集计算机的智能维护单元，实现了飞管数据采集计算机在线维护、在线升级、自主监控等功能。

为保证4余度1394接口的独立性，防止故障蔓延，将4余度1394接口的物理层以及PHY层独立设计，独立供电。为保证双通道FPGA的独立性，每个通道采用独立的一片FPGA芯片实现，且采用独立供电方式。飞管数据采集计算机供电设计如图2所示。单路电源转换电路如图3所示。

针对飞管数据采集计算机双通道对时需求，设计了对时策略。及飞管数据采集计算机上电后，第一FPGA和第二FPGA分别依据本通道时钟进行计时，通道A作为主，通道B作为备，第一FPGA周期性的将通道A时间信息发给通道B的第二FPGA，第二FPGA依据收到的时间对通道B的时间进行校准；若第二FPGA在固定时间内没有收到通道A的第一FPGA发的时标信息，则主备通道互换，第二FPGA停止接收通道A的时间，并将通道B的时间发送给通道A的第一FPGA，第一FPGA收到通道B的第二FPGA发来的时钟信息后，停止向通道B的第二FPGA发送时钟信息，并使用通道B的第二FPGA发来的时钟信息对通道A的时钟进行校准。双通道FPGA对时策略如图4所示。

综上，本申请针对飞管数据采集计算机，提出一种新型容错结构，通过独立供电设计、双通道容错设计、数据交叉传输等方法，使飞管数据采集计算机实现了双通道设计架构，具备一定的容错能力。在某一通道数据处理电路(FPGA电路)失效时，飞管数据不会全部丢失。降低了飞管数据采集计算机因部分数据数据处理电路(FPGA电路)失效后，飞管数据全部丢失的风险。提高了飞管数据采集计算机的可用性，提高了飞管***数据转发记录的可靠性。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (7)

1.一种容错架构的飞管数据采集计算机，其特征在于，所述飞管数据采集计算机至少包括两个采集通道；所述采集通道包括处理单元、多路总线接收接口、总线发送接口、数据交叉传输接口和对时接口；

各所述总线接口采集飞管计算机的飞管数据，与所述处理单元通信；

所述处理单元用于处理所述飞管数据，将所述飞管数据处理为对飞参记录器以及防护记录设备可接收的数据包；

所述总线发送接口与所述处理单元通信，用于发送所述数据包；

其中，各所述采集通道之间基于各所述数据交叉传输接***叉传输所述数据包；

各所述采集通道之间基于各所述对时接***叉传输时标信息；

各所述采集通道均与防护记录设备通信；至少一个所述采集通道与飞参记录器通信。

2.根据权利要求1所述的容错架构的飞管数据采集计算机，其特征在于，所述飞管数据采集计算机还包括智能维护单元；所述智能维护单元连接各所述采集通道，用于定期采集各所述采集通道的工作状态、初始化各所述采集通道以及在线维护各所述采集通道。

3.根据权利要求2所述的容错架构的飞管数据采集计算机，其特征在于，所述飞管数据采集计算机包括两个所述采集通道；两个所述采集通道为通道A和通道B；

所述通道A内设置有第一FPGA、4路1394B总线接收接口、1路1394B总线发送接口、1路数据交叉传输接口和对时接口；通道B内设置有第二FPGA、4路1394B总线接收接口、1路1394B总线发送接口、1路FC发送接口、1路数据交叉传输接口和对时接口；其中：

VMC_A通过1394B_A_1和1394B_A_2与通道A的2路1394接收接口连接，VMC_B通过1394B_B_1和1394B_B_2与通道A的2路1394接收接口连接,防护记录设备通过1394B_1与通道A的1路1394发送接口连接；VMC_C通过1394B_C_1和1394B_C_2与通道B的2路1394接收接口连接，VMC_D通过1394B_D_1和1394B_D_2与通道B的2路1394接收接口连接,防护记录设备通过1394B_2与通道B的1路1394发送接口连接，飞参记录器通过FC总线与通道B的1路FC发送接口连接；通道A与通道B通过Aurora接口连接，实现通道间数据的交叉传输。

4.根据权利要求3所述的容错架构的飞管数据采集计算机，其特征在于，各所述总线接收接口之间硬件独立；所述数据交叉传输接口为Aurora接口。

5.根据权利要求4所述的容错架构的飞管数据采集计算机，其特征在于，所述处理单元处理所述飞管数据的方式为：对所述飞管数据执行整合、数据筛选以及数据发送。

6.根据权利要求5所述的容错架构的飞管数据采集计算机，其特征在于，各所述采集通道之间供电独立。

7.根据权利要求6所述的容错架构的飞管数据采集计算机，其特征在于，所述维护智能维护单元集成在DSP上。

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