CN115700978A - 开关电源二次侧同步整流控制器及开关电源 - Google Patents

开关电源二次侧同步整流控制器及开关电源 Download PDF

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Abstract

本申请实施例公开了一种开关电源二次侧同步整流控制器及开关电源，所述同步整流控制器包括：退磁检测电路、待机判断电路、与门电路和驱动电路；其中，所述退磁检测电路的输入端连接所述开关电源的同步整流MOS Q2的一端，所述退磁检测电路的一个输出端与与门电路的一个输入端连接，所述退磁检测电路的另一个输出端与所述待机判断电路的输入端连接，所述待机判断电路的输出端与所述与门电路的另一个输入端连接，所述与门电路的输出端连接所述驱动电路的输入端，所述驱动电路的输出端连接所述MOS Q2的栅极。本申请的技术方案具有提升***效率的优点。

Description

开关电源二次侧同步整流控制器及开关电源
技术领域
本申请涉及开关电源技术领域，具体涉及一种开关电源二次侧同步整流控制器及开关电源。
背景技术
随着移动终端充电功率的不断增长，能效越来越得到人们的重视，各国各地区都不断地提升能效标准。同步整流控制器的应用替代传统肖特基二极管整流，大大提升了适配器和充电器的充电效率，因此得到越来越广泛的应用。然而，同步整流控制器的现有技术的确提升了电源***重载时的充电效率，却忽视了同步整流控制器在电源空载或者轻载时自身耗电就拉低了***效率，并且增加了***待机功耗，浪费了很多能量，增加了能耗。
发明内容
为此，为了解决现有技术中的能耗高问题，本申请提出一种开关电源二次侧同步整流控制器。
本申请通过以下技术手段解决上述问题：
本申请提供一种开关电源二次侧同步整流控制器，所述同步整流控制器包括：退磁检测电路、待机判断电路、与门电路和驱动电路；其中，所述退磁检测电路的输入端连接所述开关电源的同步整流MOS Q2的一端，所述退磁检测电路的一个输出端与与门电路的一个输入端连接，所述退磁检测电路的另一个输出端与所述待机判断电路的输入端连接，所述待机判断电路的输出端与所述与门电路的另一个输入端连接，所述与门电路的输出端连接所述驱动电路的输入端，所述驱动电路的输出端连接所述MOS Q2的栅极；
所述退磁检测电路，用于检测所述MOS Q2的漏极和源极间压差VDET，在所述VDET低于设定阈值时，通过两个输出端输出DEMAG信号；
所述待机判断电路，用于积分所述DEMAG信号并与设定阈值比较得到比较结果，依据该比较结果确定输出信号VG-EN是否有效；
所述与门电路，用于依据DEMAG信号和VG-EN输出Vgate信号；
所述驱动电路，用于依据所述Vgate信号判断是否向所述MOS Q2的栅极输出VG信号驱动所述MOS Q2。
可选的，所述退磁检测电路包括：第一比较器、反相器INV、电阻以及参考电压VDET-ref；其中，
第一比较器的正相输入端连接第一电阻R1的一端，第一电阻R1的另一端连接VDET,第一比较器的反相输入端连接参考电压VDET-ref，第二电阻R2的两端分别连接第一比较器的正相输入端与输出端，所述第一比较器的输出端通过反相器INV输出DEMAG信号。
可选的，所述待机判断电路包括：电流源、MOS管、时钟信号CLK、比较器、电容、或门电路、缓冲电路BUF、D触发器、反相器；其中，
第一MOS管的漏极连接电流源Icharge，第一MOS管的栅极连接DEMAG信号，第一MOS管源极连接第二MOS管的漏极以及电容C1的一端，第二MOS管的栅极连接时钟信号CLK，第二MOS管的源极以及电容C1的另一端均接地；
第二比较器和第三比较器的正相输入端均连接第一MOS管源极，第二比较器的反相输入端连接电压VTH，第二比较器的使能端连接
Figure BDA0003285284870000021
第三比较器的反相输入端连接电压VTL，第三比较器的使能端连接VG-EN；
或门电路的两个输入端分别连接第二比较器的输出端和第三比较器的输出端，或门电路的输出端连接缓冲电路BUF的输入端，缓冲电路BUF的输出端连接D触发器的信号输入端，D触发器的时钟端口连接时钟信号CLK，D触发器的输出端输出VG-EN，VG-EN信号经过反相器输出
Figure BDA0003285284870000022
信号。
可选的，所述待机判断电路通过VC1与VTH、VTL的大小关系判断当前周期内开关电源处于重载或轻载状态。
可选的，所述待机判断电路包括：电阻、运算放大器、MOS管、时钟信号CLK、比较器、电容、或门电路、缓冲电路BUF、D触发器、反相器；其中，
第五电阻R5一端接DEMAG信号，另一端接运算放大器的正相输入端，运算放大器反相输入端连接第一MOS管的源极，第一MOS管的漏极连接运算放大器的输出端，运算放大器的正侧电源端连接电压源VCC，反侧电源端接地，第六电阻R6两端分别连接运算放大器反相输入端和参考地，第一电容C1两端分别连接运算放大器的输出端以及反相输入端；
第二电容C2的一端连接运算放大器的正相输入端，第二电容C2的另一端接地，第二MOS管的漏极连接运算放大器的正相输入端，第二MOS管的源极接地，第二MOS管的栅极、第一MOS管的栅极均连接时钟信号CLK；
第二比较器和第三比较器的正相输入端均连接运算放大器的输出端VC1，第二比较器的反相输入端连接电压VTH，第二比较器的使能端连接
Figure BDA0003285284870000031
第三比较器的反相输入端连接电压VTL，第三比较器的使能端连接VG-EN；
或门电路的两个输入端分别连接第二比较器的输出端和第三比较器的输出端，或门电路的输出端连接缓冲电路BUF的输入端，缓冲电路BUF的输出端连接D触发器的信号输入端，D触发器的时钟端口连接时钟信号CLK，D触发器的输出端输出VG-EN，VG-EN信号经过反相器得到
Figure BDA0003285284870000032
信号。
可选的，所述待机判断电路通过VC1与VTH、VTL的大小关系判断当前周期内开关电源处于重载或轻载状态。
可选的，所述待机判断电路包括：电阻、运算放大器、MOS管、比较器、电容、或门电路、缓冲电路BUF、D触发器、反相器；其中，
第五电阻R5一端接DEMAG信号，另一端接运算放大器的反相输入端，运算放大器正相输入端接地，正侧电源端连接电压源VCC，反侧电源端连接电压源-VCC，第一电容C1两端分别连接运算放大器的输出端以及反相输入端；
第一MOS管的漏极连接运算放大器的反相输入端，第一MOS管的源极连接运算放大器的输出端，第一MOS管的栅极连接时钟信号CLK；
第二比较器和第三比较器的反相输入端均连接运算放大器的输出端VC1，第二比较器的正相输入端连接电压-VTH，第二比较器的使能端连接
Figure BDA0003285284870000033
第三比较器的正相输入端连接电压-VTL，第三比较器的使能端连接VG-EN；
或门电路的两个输入端分别连接第二比较器的输出端和第三比较器的输出端，或门电路的输出端连接缓冲电路BUF的输入端，缓冲电路BUF的输出端连接D触发器的信号输入端，D触发器的时钟端口连接时钟信号CLK，D触发器的输出端输出VG-EN，VG-EN信号经过反相器得到
Figure BDA0003285284870000041
信号。
可选的，所述待机判断电路通过VC1与-VTH、-VTL的大小关系判断当前周期内开关电源处于重载或轻载状态。
本申请还提供一种开关电源，所述开关电源包括：上述开关电源二次侧同步整流控制器。
可选的，所述开关电源为：反激变换器拓扑电路、正激变换器拓扑电路、LLC变换器拓扑电路、半桥变换器拓扑电路、全桥变换器拓扑电路或推挽变换器拓扑电路。
本申请所提出的同步整流控制器及其待机模式控制电路利用检测同步整流MOS两端压降产生退磁信号DEMAG，并通过检测固定时间TCLK内DEMAG有效时间ton的长短输出VG_EN，判断是否切换正常工作模式和待机模式。当本申请同步整流控制器从重载进入轻载或者空载时，从正常工作模式切换到待机模式，可以减少同步整流控制器的功耗，达到提升***效率的目的。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的开关电源二次侧同步整流控制器示意框图；
图2是本申请提供的同步整流控制器及其待机模式控制原理图；
图3是本申请同步整流控制器从重载进入轻载或者空载时，正常工作模式切换到待机模式的关键波形示意图；
图4是本申请同步整流控制器从轻载或者空载进入重载时，由待机模式切换到正常工作模式的关键波形示意图；
图5是本申请提出的同步整流控制器的控制流程图；
图6是本申请提出的同步整流控制器及其待机模式另一种控制原理图；
图7是本申请提出的同步整流控制器及其待机模式又一种控制原理图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面将结合附图和具体的实施例对本申请的技术方案进行详细说明。需要指出的是，所描述的实施例子仅仅是本申请一部分实施例，而不是全部的实施例，基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参阅图1，图1是本申请开关电源二次侧同步整流控制器示意框图，其中，该开关电源可以是反激变换器拓扑电路、正激变换器拓扑电路、LLC变换器拓扑电路、半桥变换器拓扑电路、全桥变换器拓扑电路、推挽变换器拓扑电路等拓扑电路中的任意一种，参阅图1，同步整流控制器包括：退磁检测电路、待机判断电路、与门、驱动电路。其中，所述退磁检测电路的输入端连接所述开关电源的同步整流MOS Q2的一端，所述退磁检测电路的一个输出端与与门电路的一个输入端连接，所述退磁检测电路的另一个输出端与所述待机判断电路的输入端连接，所述待机判断电路的输出端与所述与门电路的另一个输入端连接，所述与门电路的输出端连接所述驱动电路的输入端，所述驱动电路的输出端连接所述MOS Q2的栅极。
所述退磁检测电路，用于检测所述MOS Q2的漏极和源极间压差VDET，在所述VDET低于设定阈值时，通过两个输出端输出DEMAG信号。
所述待机判断电路，用于积分所述DEMAG信号并与设定阈值比较得到比较结果，依据该比较结果确定输出信道VG-EN是否有效。
所述与门电路，用于依据DEMAG信号和VG-EN输出Vgate信号。
所述驱动电路，用于依据所述Vgate信号判断是否向所述MOS Q2的栅极输出VG信号驱动所述MOS Q2。
本申请提出的同步整流控制器共有两种工作模式：正常工作模式和待机模式。退磁检测电路通过VDET引脚采样同步整流MOS Q2两端的Vds，当Vds低于设定阈值时给出DEMAG信号。待机判断电路通过积分DEMAG信号与设定阈值比较，判断当前电源***是否处于轻载或空载，以此判断同步整流控制器是否进入待机模式，并给出是否使能驱动输出信号VG_EN。VG_EN和DEMAG通过与门，输出Vgate。驱动电路在Vgate信号基础上，加强驱动能力，输出VG信号驱动同步整流MOS Q2。
图2是本申请提出的第一种同步整流控制器及其待机模式控制原理图，是对图1中同步整流控制器的进一步详细说明。图2中给出了详细的退磁检测电路原理和待机判断电路原理。具体可以包括：退磁检测电路包括：第一比较器、反相器INV、电阻以及参考电压VDET-ref；其中，第一比较器的正相输入端连接第一电阻R1的一端，第一电阻R1的另一端连接VDET,第一比较器的反相输入端连接参考电压VDET-ref，第二电阻R2的两端分别连接第一比较器的正相输入端与输出端，所述第一比较器的输出端通过反相器INV输出DEMAG信号。
待机判断电路包括：电流源、MOS管、时钟信号CLK、比较器、电容、或门电路、缓冲电路BUF、D触发器、反相器；其中第一MOS管的漏极连接电流源Icharge，第一MOS管的栅极连接DEMAG信号，第一MOS管源极连接第二MOS管的漏极以及电容C1的一端，第二MOS管的栅极连接时钟信号CLK，第二MOS管的源极以及电容C1的另一端均接地；第二比较器和第三比较器的正相输入端均连接第一MOS管源极，第二比较器的反相输入端连接电压VTH，第二比较器的使能端连接
Figure BDA0003285284870000061
第三比较器的反相输入端连接电压VTL，第三比较器的使能端连接VG-EN；
或门电路的两个输入端分别连接第二比较器的输出端和第三比较器的输出端，或门电路的输出端连接缓冲电路BUF的输入端，缓冲电路BUF的输出端连接D触发器的信号输入端，D触发器的时钟端口连接时钟信号CLK，D触发器的输出端输出VG-EN，VG-EN信号经过反相器输出
Figure BDA0003285284870000062
信号。
如图2所示的退磁检测电路含有R1、R2、比较器1和参考电压VDET_ref。当采样VDET电压快速下降并低于
Figure BDA0003285284870000063
(例如设置-85mV左右)时，比较器1输出为低电平，经过反相器INV后输出DEMAG高电平，表示检测到退磁开始。当采样VDET电压逐渐上升并高于
Figure BDA0003285284870000071
(设置-5mV左右)时，比较器1输出为高电平，经过反相器INV后输出DEMAG低电平，表示检测到退磁结束。
图2还给出了待机判断电路原理，在退磁过程中，即DEMAG为高电平时，DEMAG信号驱动MOS Q1打开，电流源Icharge给电容C1充电，VC1上升电平为：
Figure BDA0003285284870000072
其中tON为DEMAG为高电平的时长。在DEMAG为低电平，即不在退磁时间内，MOS Q1关闭，VC1保持不变。每个VDET脉冲，都会重复一次上述过程，从而实现VC1在每个DEMAG为高电平期间电压上升积累。通过检测在给定时间TCLK内的VC1电压与设定阈值VTL/VTH的大小关系，可以判断出当前周期内开关电源的重载或轻载状态，进而控制同步整流器进入正常工作模式或待机模式。这里的TCLK和VTL/VTH都可以设置，方便不同的应用中设置不同的待机模式触发阈值。
待机判断电路共有4种情况发生：1、从正常工作模式进入待机模式，即VG_EN由当前周期高电平转为下个CLK周期的低电平；2、保持正常工作模式，即下个CLK周期保持当前VG_EN为高电平；3、从待机模式恢复为正常工作模式，即VG_EN由当前周期低电平转为下个CLK周期的高电平；4、保持待机模式，即下个CLK周期保持当前VG_EN为低电平。
上述第1种情况和第2种情况都发生在当前VG_EN为高电平时，即当前同步整流控制器处于正常工作模式，比较器3使能信号VG_EN为高，输出有效电平，比较器2使能信号
Figure BDA0003285284870000073
为低，输出一直为低电平。当下一个CLK的上升沿到来时，若VC1>VTL，则比较器3输出为高电平，经过或门和BUF延时后，VD信号为高电平，D触发器输出VG_EN保持为高电平，即为待机判断电路第2种情况：同步整流控制器保持正常工作模式。当下一个CLK的上升沿到来时，若VC1≤VTL，则比较器3输出为低电平，比较器2由于使能信号
Figure BDA0003285284870000074
为低，输出一直为低电平，经过或门和BUF延时后，VD信号为低电平，D触发器输出VG_EN由高电平转为低电平，即为待机判断电路第1种情况：同步整流控制器从正常工作模式进入待机模式。
上述第3种情况和第4种情况都发生在当前VG_EN为低电平时，即当前同步整流控制器处于待机模式时，比较器3使能信号VG_EN为低，输出一直为低电平，比较器2使能信号
Figure BDA0003285284870000081
为高，输出有效电平。当下一个CLK的上升沿到来时，若VC1>VTH，则比较器2输出为高电平，经过或门和BUF延时后，VD信号为高电平，D触发器输出VG_EN由低电平转为高电平，即为待机判断电路第3种情况：同步整流控制器从待机模式恢复为正常工作模式。若下一个CLK的上升沿到来时，VC1≤VTH，则比较器2输出为低电平，比较器3由于使能信号VG_EN为低，输出一直为低电平，经过或门和BUF延时后，VD信号为低电平，D触发器输出VG_EN保持为低电平，即为待机判断电路第4种情况：同步整流控制器保持待机模式。
待机判断电路输出信号VG_EN和退磁信号DEMAG一起输入与门(AND)，与门输出Vgate给驱动电路。驱动电路加强驱动能力，输出一个和Vgate同步的信号VG给同步整流MOS Q2栅极，控制同步整流MOS的开关。以上就是本申请实现同步整流控制器及其待机模式控制的基本原理。
图3是本申请同步整流控制器从重载进入轻载或者空载时，由正常工作模式切换到待机模式的关键波形示意图。时间开始时，t＝0，CLK发出脉冲信号，该脉冲信号为高电平时打开MOS Q2，给C1电容放电，VC1很快放电清零，如图3中VC1波形所示。CLK脉冲过后，每当VDET快速下降并满足“VDET＜VDET_ref_L”时，退磁信号DEMAG变为高电平，和VG_EN经过与门输出Vgate为高电平。同时，退磁信号DEMAG高电平驱动MOS Q1打开，给C1电容充电，VC1上升电平为：
Figure BDA0003285284870000082
其中tON为DEMAG为高电平时长。在DEMAG为低电平，即不在退磁时间内时，MOS Q1关闭，VC1保持不变。每个VDET脉冲，都会重复一次上述过程，从而实现VC1在每个DEMAG为高电平期间电压上升积累。直至下一个CLK的上升沿到来时，VC1积累上升也没有超过VTL，D触发器输出VG_EN由高电平转为低电平，并在下个CLK来临之前保持为低电平，实现同步整流控制器从正常工作模式切换到待机模式。
图4是本申请同步整流控制器从轻载或者空载进入重载时，由待机模式切换到正常工作模式的关键波形示意图。时间开始时，t＝0，CLK发出脉冲信号，该脉冲信号为高电平时打开MOS Q2，给C1电容放电，VC1很快放电清零，如图中VC1波形所示。CLK脉冲过后，每当VDET快速下降并满足“VDET＜VDET_ref_L”时，退磁信号DEMAG变为高电平，驱动MOS Q1打开，给C1电容充电，VC1上升电平为：
Figure BDA0003285284870000091
其中tON为DEMAG为高电平时长。在DEMAG为低电平，即不在退磁时间内时，MOS Q1关闭，VC1保持不变。每个VDET脉冲，都会重复一次上述过程，从而实现VC1在每个DEMAG为高电平期间电压上升积累。直至下一个CLK的上升沿到来时，VC1积累上升并满足VC1>VTH，D触发器输出VG_EN由低电平转为高电平，并在下个CLK来临之前保持为高电平，实现同步整流控制器从待机模式切换到正常工作模式。
图5是本申请提出的同步整流控制器的控制流程图。该流程图的具体实施电路和实施原理遵循图1同步整流控制器框图和图2提出的同步整流控制器及其待机模式控制原理。详细控制流程步骤为：
步骤1：开始；
步骤2：上电复位，初始化采样模块，初始化各部分逻辑电路，默认VG为低电平；
步骤3：进入正常工作模式，CLK打出脉冲，VC1清零，VG_EN使能，VG正常输出；
步骤4：VDET检测退磁时间，退磁时间内给C1充电；
步骤5：TCLK计时结束，下一个CLK脉冲上升沿时，判断VC1是否小于VTL。如果是，执行步骤6；如果不是，执行步骤3；
步骤6：进入待机模式，CLK打出脉冲，VC1清零，VG_EN不使能，VG无输出；
步骤7：VDET检测退磁时间，退磁时间内给C1充电；
步骤8：TCLK计时结束，下一个CLK脉冲上升沿时，判断VC1是否大于VTH。如果是，执行步骤3；如果不是，执行步骤6。
图6是本申请提出的同步整流控制器及其待机模式另一控制原理图，退磁检测电路与图2提出的第一种同步整流控制器及其待机模式控制原理图一模一样，区别在于图2中待机判断电路采用DEMAG控制Icharge给电容C1充电，实现
Figure BDA0003285284870000101
即VC1和ton成正比的一次函数关系。如图6所示的所述待机判断电路包括：电阻、运算放大器、MOS管、时钟信号CLK、比较器、电容、或门电路、缓冲电路BUF、D触发器、反相器；其中，第五电阻R5一端接DEMAG信号，另一端接运算放大器的正相输入端，运算放大器反相输入端连接第一MOS管的源极，第一MOS管的漏极连接运算放大器的输出端，运算放大器的正侧电源端连接电压源VCC，反侧电源端接地，第六电阻R6两端分别连接运算放大器反相输入端和参考地，第一电容C1两端分别连接运算放大器的输出端以及反相输入端；第二电容C2的一端连接运算放大器的正相输入端，第二电容C2的另一端接地，第二MOS管的漏极连接运算放大器的正相输入端，第二MOS管的源极接地，第二MOS管的栅极、第一MOS管的栅极均连接时钟信号CLK；第二比较器和第三比较器的正相输入端均连接运算放大器的输出端VC1，第二比较器的反相输入端连接电压VTH，第二比较器的使能端连接
Figure BDA0003285284870000102
第三比较器的反相输入端连接电压VTL，第三比较器的使能端连接VG-EN；或门电路的两个输入端分别连接第二比较器的输出端和第三比较器的输出端，或门电路的输出端连接缓冲电路BUF的输入端，缓冲电路BUF的输出端连接D触发器的信号输入端，D触发器的时钟端口连接时钟信号CLK，D触发器的输出端输出VG-EN，VG-EN信号经过反相器得到
Figure BDA0003285284870000103
信号。
如图6所示，图6中待机判断电路此处替换为运算放大器、R5、C2、Q2、R6、C1、Q1组成的正相积分电路，并取R5*C2＝R6*C1，则有
Figure BDA0003285284870000111
同样实现VC1和ton成正比的一次函数关系，其中VDEMAG为DEMAG高电平时电压值。当取值
Figure BDA0003285284870000112
时，则本申请提出的第二种同步整流控制器及其待机模式控制原理图能够实现第一种同步整流控制器及其待机模式控制原理图一模一样的功能，关键波形参考图3和图4。
图7是本申请提出的同步整流控制器及其待机模式又一控制原理图，退磁检测电路与图2、图6提出的同步整流控制器及其待机模式控制原理图一模一样，如图7所示的待机判断电路包括：电阻、运算放大器、MOS管、比较器、电容、或门电路、缓冲电路BUF、D触发器、反相器；其中，第五电阻R5一端接DEMAG信号，另一端接运算放大器的反相输入端，运算放大器正相输入端接地，正侧电源端连接电压源VCC，反侧电源端连接电压源-VCC，第一电容C1两端分别连接运算放大器的输出端以及反相输入端；第一MOS管的漏极连接运算放大器的反相输入端，第一MOS管的源极连接运算放大器的输出端，第一MOS管的栅极连接时钟信号CLK；第二比较器和第三比较器的反相输入端均连接运算放大器的输出端VC1，第二比较器的正相输入端连接电压-VTH，第二比较器的使能端连接
Figure BDA0003285284870000113
第三比较器的正相输入端连接电压-VTL，第三比较器的使能端连接VG-EN；或门电路的两个输入端分别连接第二比较器的输出端和第三比较器的输出端，或门电路的输出端连接缓冲电路BUF的输入端，缓冲电路BUF的输出端连接D触发器的信号输入端，D触发器的时钟端口连接时钟信号CLK，D触发器的输出端输出VG-EN，VG-EN信号经过反相器得到
Figure BDA0003285284870000114
信号。
参阅图7，区别在于图2中待机判断电路采用DEMAG控制Icharge给电容C1充电，实现
Figure BDA0003285284870000115
即VC1和ton成正比的一次函数关系；图7此处替换为运算放大器、R5、C2、Q2、R6、C1、Q1组成的正相积分电路，并取R5*C2＝R6*C1，则有
Figure BDA0003285284870000116
同样实现VC1和ton成正比的一次函数关系，其中VDEMAG为DEMAG高电平时电压值。而图7该处采用运算放大器、R5、C1、Q1组成的反相积分电路，则有
Figure BDA0003285284870000121
实现VC1和ton成负相关的一次函数关系，其中VDEMAG为DEMAG高电平时电压值。由于反相积分器输出的VC1为负值，需相应调整比较器2和比较器3的输入条件：输入参考值由VTL/VTH改为(-VTL)/(-VTH)，同时将输入参考值设置为比较器正端输入，VC1为负端输入。待机判断电路其他部分与图2、图6保持一致，实现同样的功能。
综上所述，本申请所提出的同步整流控制器及其待机模式控制电路利用检测同步整流MOS两端压降产生退磁信号DEMAG，并通过检测固定时间TCLK内DEMAG有效时间ton的长短输出VG_EN，判断是否切换正常工作模式和待机模式。当本申请同步整流控制器从重载进入轻载或者空载时，从正常工作模式切换到待机模式，可以减少同步整流控制器的功耗，达到提升***效率的目的。
本申请提供了三种具有代表性的同步整流控制器及其待机模式控制电路，仅为优选实施案例，并不用于限制本申请，对于本领域的技术人员来讲，在本申请基础上可以有各种更改和变化。凡在本申请提出的设计原则和精神范围内，进行任何的修改、替换、改进等，均在本申请的保护范围之内。

Claims (5)

1.一种开关电源二次侧同步整流控制器，其特征在于，所述同步整流控制器包括：退磁检测电路、待机判断电路、与门电路和驱动电路；其中，所述退磁检测电路的输入端连接所述开关电源的同步整流MOS Q2的一端，所述退磁检测电路的一个输出端与与门电路的一个输入端连接，所述退磁检测电路的另一个输出端与所述待机判断电路的输入端连接，所述待机判断电路的输出端与所述与门电路的另一个输入端连接，所述与门电路的输出端连接所述驱动电路的输入端，所述驱动电路的输出端连接所述MOS Q2的栅极；
所述退磁检测电路，用于检测所述MOS Q2的漏极和源极间压差VDET，在所述VDET低于设定阈值时，通过两个输出端输出DEMAG信号；
所述待机判断电路，用于积分所述DEMAG信号并与设定阈值比较得到比较结果，依据该比较结果确定输出信号VG-EN是否有效；
所述与门电路，用于依据所述DEMAG信号和VG-EN输出Vgate信号；
所述驱动电路，用于依据所述Vgate信号判断是否向所述MOS Q2的栅极输出VG信号驱动所述MOS Q2；
所述待机判断电路包括：电阻、运算放大器、MOS管、时钟信号CLK、比较器、电容、或门电路、缓冲电路BUF、D触发器、反相器；其中，
第五电阻R5一端接所述DEMAG信号，另一端接所述运算放大器的正相输入端，所述运算放大器反相输入端连接第一MOS管的源极，所述第一MOS管的漏极连接运算放大器的输出端，所述运算放大器的正侧电源端连接电压源VCC，反侧电源端接地，第六电阻R6两端分别连接所述运算放大器反相输入端和参考地，第一电容C1两端分别连接所述运算放大器的输出端以及反相输入端；
第二电容C2的一端连接所述运算放大器的正相输入端，第二电容C2的另一端接地，第二MOS管的漏极连接所述运算放大器的正相输入端，所述第二MOS管的源极接地，所述第二MOS管的栅极、所述第一MOS管的栅极均连接时钟信号CLK；
第二比较器和第三比较器的正相输入端均连接运算放大器的输出端VC1，所述第二比较器的反相输入端连接电压VTH，所述第二比较器的使能端连接
Figure FDA0003285284860000011
所述第三比较器的反相输入端连接电压VTL，所述第三比较器的使能端连接VG-EN；
所述或门电路的两个输入端分别连接所述第二比较器的输出端和所述第三比较器的输出端，所述或门电路的输出端连接缓冲电路BUF的输入端，所述缓冲电路BUF的输出端连接所述D触发器的信号输入端，所述D触发器的时钟端口连接所述时钟信号CLK，所述D触发器的输出端输出VG-EN，VG-EN信号经过反相器得到
Figure FDA0003285284860000021
信号。
2.根据权利要求1所述的开关电源二次侧同步整流控制器，其特征在于，所述退磁检测电路包括：第一比较器、反相器INV、电阻以及参考电压VDET-ref；其中，
所述第一比较器的正相输入端连接第一电阻R1的一端，所述第一电阻R1的另一端连接所述VDET,所述第一比较器的反相输入端连接参考电压VDET-ref，第二电阻R2的两端分别连接所述第一比较器的正相输入端与输出端，所述第一比较器的输出端通过反相器INV输出DEMAG信号。
3.根据权利要求1所述的开关电源二次侧同步整流控制器，其特征在于，
所述待机判断电路通过VC1与VTH、VTL的大小关系判断当前周期内开关电源处于重载或轻载状态。
4.一种开关电源，其特征在于，所述开关电源包括：如权利要求1-3任意一项所述的开关电源二次侧同步整流控制器。
5.根据权利要求4所述的开关电源，其特征在于，所述开关电源为：反激变换器拓扑电路、正激变换器拓扑电路、LLC变换器拓扑电路、半桥变换器拓扑电路、全桥变换器拓扑电路或推挽变换器拓扑电路。
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