CN115643747A - 半导体结构的制作方法及半导体结构 - Google Patents
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Abstract
本公开提供一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括：提供基底，基底具有相对设置的第一表面和第二表面，第二表面上设置有晶体管；在基底内形成释放孔，释放孔延伸至晶体管内，且释放孔的孔底位于晶体管的沟道区内，释放孔的顶表面与第一表面齐平；在释放孔内形成导电结构，导电结构延伸至释放孔外，并覆盖基底上方的第一表面。本公开通过在基底中形成与晶体管的沟道区相连通的导电结构，将晶体管中的空穴传递至基底外，避免基底与晶体管之间产生浮栅效应，提高了半导体结构的性能。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
动态随机存取存储器(DRAM，Dynamic Random Access Memory)体积小、集成度高、功耗低，同时速度比所有只读存储器(ROM，Read Only Memory) 快，随着集成度提高，电容的特征尺寸和极板面积持续下降，所以必须使用更薄或/和更高介电常数的介电材料以提高电容密度。随着半导体行业的发展，DRAM等器件关键尺寸不断减小。
但随着器件关键尺寸的不断减小，在晶体管与基底之间会产生浮栅效应。出现这种问题的原因在于，在晶体管处于关态时，电容结构内部分电荷会通过电容接触结构和电容垫移动至晶体管内，使得晶体管内的空穴增加，以增加晶体管内的电压，使得晶体管与基底之间形成电压差，进而产生浮栅效应，浮栅效应会影响半导体结构的性能。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体结构的制作方法及半导体结构。
本公开的第一方面提供一种半导体结构的制作方法，其包括：
提供基底，所述基底具有相对设置的第一表面和第二表面，所述第二表面上设置有晶体管；
在所述基底内形成释放孔，所述释放孔延伸至所述晶体管内，且所述释放孔的孔底位于所述晶体管的沟道区内，所述释放孔的顶表面与所述第一表面齐平；
在所述释放孔内形成导电结构，所述导电结构延伸至所述释放孔外，并覆盖所述基底上方的第一表面。
根据本公开的一些实施例，所述提供基底的步骤中，包括：
提供初始基底，所述初始基底具有相对设置的第一初始表面和第二表面；
沿所述第一初始表面指向所述第二表面的垂直方向，去除部分厚度所述初始基底，被保留下来的所述初始基底的表面形成第一表面，被保留下来的所述初始基底形成所述基底。
根据本公开的一些实施例，所述沿所述第一初始表面去除部分所述初始基底的步骤中，包括：
通过化学机械研磨工艺平坦化所述第一初始表面，去除部分厚度的所述初始基底。
根据本公开的一些实施例，在所述基底内形成释放孔的步骤，包括：
在所述第一表面上形成掩膜层；
在所述掩膜层上形成光刻胶层，图形化所述光刻胶层，以在所述光刻胶层内形成掩膜图案，所述掩膜图案包括多个第一开口以及用于分隔各所述第一开口的凸起，所述第一开口在所述晶体管的投影位于所述晶体管的源极内；
去除暴露在所述第一开口内的所述掩膜层、所述基底、所述晶体管的源极和所述晶体管的部分沟道区，以形成释放孔。
根据本公开的一些实施例，在去除暴露在所述第一开口内的所述掩膜层、所述基底、所述晶体管的源极和所述晶体管的部分沟道区，以形成释放孔的步骤，包括：
在所述第一开口的侧壁上形成氧化层，所述氧化层延伸至所述第一开口外，并覆盖在所述掩膜层的顶面上，位于所述第一开口内的所述氧化层围成第二开口；
去除暴露在所述第二开口的所述掩膜层、所述基底、所述晶体管的源极和所述晶体管的部分沟道区，以形成所述释放孔。
根据本公开的一些实施例，在所述第一表面形成掩膜层的步骤之前，所述制作方法包括：
在所述第一表面形成第一介质层。
根据本公开的一些实施例，在所述第一表面形成掩膜层的步骤，包括：
在所述第一介质层上形成依次层叠设置的第一掩膜层和第二掩膜层，所述第一掩膜层和所述第二掩膜层的材质不同。
根据本公开的一些实施例，在所述释放孔内形成导电结构的步骤，包括：
在所述释放孔内形成第二初始介质层，所述第二初始介质层延伸至所述释放孔外，并覆盖在所述第一介质层上；
去除位于所述第一介质层上的所述第二初始介质层和位于所述释放孔的孔底上的所述第二初始介质层，被保留下来的所述第二初始介质层构成第二介质层，所述第二介质层在所述释放孔内围成中间孔；
在所述中间孔内形成导电结构，所述导电结构延伸至所述中间孔外，并覆盖在所述第一介质层上。
本公开的第二方面提供一种半导体结构，所述半导体结构包括：
基底，所述基底具有相对设置的第一表面和第二表面，所述第二表面上设置有多个晶体管，多个所述晶体管呈阵列排布；
导电结构，所述导电结构包括导电本体以及设在所述导电本体上的多个导电凸起，所述导电本体设在所述第一表面上，多个所述导电凸起与多个所述晶体管一一对应设置，且所述导电凸起背离所述导电本体的一端穿过所述基底和所述晶体管的源极后，与所述晶体管的沟道区连通。
根据本公开的一些实施例，所述导电本体的材料和所述导电凸起的材料均包括铜、铝或者钨中的一种。
根据本公开的一些实施例，所述基底内设置有多条沿所述晶体管行方向排布的位线结构，所述位线结构的顶面位于所述第二表面，且所述晶体管的源极与所述位线结构连接。
根据本公开的一些实施例，所述基底上形成有多条沿所述晶体管列方向排布的字线，所述字线用于连接多个所述晶体管的沟道区。
根据本公开的一些实施例，所述晶体管的漏极上连接有电容接触结构，所述电容接触结构上连接有电容结构。
根据本公开的一些实施例，所述电容接触结构包括粘合连接的第一接触结构和第二接触结构，所述第一接触结构背离所述第二接触结构的一端与所述晶体管的漏极连接，所述第二接触结构背离所述第一接触结构的一端与所述电容结构连接。
根据本公开的一些实施例，所述第一接触结构具有相对设置的第一面和第二面，所述第二接触结构具有相对设置的第三面和第四面，其中所述第二面与所述晶体管的漏极连接，所述第一面与所述第三面连接，所述第四面与所述电容结构连接，其中，所述第一面在所述基底上的投影面积大于所述第三面在所述基底上的投影面积。
本公开实施例所提供的半导体结构的制作方法及半导体结构中，通过在基底内形成导电结构，导电结构的一端与晶体管连接，当晶体管内存在多余的空穴时，可以利用导电结构将空穴传递至基底外，避免基底与晶体管之间产生浮栅效应，提高了半导体结构的性能。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的一种半导体结构的制作方法的流程图。
图2是本公开一个示例性实施例示出的半导体结构的制作方法中形成基底和晶体管的示意图。
图3是本公开一个示例性实施例示出的半导体结构的制作方法中形成第一开口的示意图。
图4是本公开一个示例性实施例示出的半导体结构的制作方法中形成初始氧化层的示意图。
图5是本公开一个示例性实施例示出的半导体结构的制作方法中形成氧化层和第二开口的示意图。
图6是本公开一个示例性实施例示出的半导体结构的制作方法中形成释放孔的示意图。
图7是本公开一个示例性实施例示出的半导体结构的制作方法中形成第二初始介质层的示意图。
图8是本公开一个示例性实施例示出的半导体结构的制作方法中形成第二介质层和中间孔的示意图。
图9是本公开一个示例性实施例示出的半导体结构的制作方法中形成导电结构的示意图、以及半导体结构的示意图。
附图标记：
10、基底； 11、初始基底；
20、晶体管； 21、源极；
22、沟道区； 23、漏极；
30、隔离结构； 31、气隙层；
40、字线； 50、位线结构；
60、第一介质层； 70、掩膜层；
71、第一掩膜层； 72、第二掩膜层；
80、光刻胶层； 81、第一开口；
82、凸起； 83、第二开口；
90、释放孔； 100、氧化层；
110、初始氧化层； 130、第二介质层；
131、第二初始介质层； 140、中间孔；
150、导电结构； 151、导电本体；
152、导电凸起； 160、电容接触结构；
161、第一接触结构； 162、第二接触结构；
1611、第一段； 1612、第二段；
1621、第三段； 1622、第四段；
170、电容结构； 171、上电极；
172、介质层； 173、下电极；
180、电容垫。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
相关技术中的晶体管与基底之间会产生浮栅效应，浮栅效应会影响半导体结构的性能，经发明人研究发现，出现这种问题的原因在于，在晶体管处于关态时，电容结构内部分电荷会通过电容接触结构和连接垫移动至晶体管内，使得晶体管内的空穴增加，以增加晶体管内的电压，进而使得晶体管与基底之间形成电压差，以产生浮栅效应。
针对上述的技术问题，本公开实施例提供的半导体结构的制作方法及半导体结构中，通过在基底内形成导电结构，导电结构的一端与晶体管连接，当晶体管内存在多余的空穴时，可以利用导电结构将空穴传递至基底外，避免基底与晶体管之间产生浮栅效应，提高了半导体结构的性能。
本公开示例性的实施例中提供一种半导体结构的制作方法，如图1所示，图1示出了根据本公开一示例性的实施例提供的半导体结构的制作方法的流程图，图2-图9为半导体结构的制作方法的各个阶段的示意图，下面结合图2-图9对半导体结构的制作方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S100：提供基底，基底具有相对设置的第一表面和第二表面，第二表面上设置有晶体管。
示例性地，如图2和图9所示，基底10作为动态随机存储器的支撑部件，用于支撑设在其上的其他部件，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
沿垂直于基底10的方向，也就是图中所示的Y方向，基底10具有相对设置的第一表面101和第二表面102，其中，第一表面101可以理解为基底 10的上表面，第二表面102可以理解为基底10的下表面。
示例性地，如图2所示提供初始基底11，初始基底11具有相对设置的第一初始表面111和第二表面102；
沿第一初始表面111指向第二表面102的垂直方向，去除部分厚度初始基底11，被保留下来的初始基底11的表面形成第一表面101，被保留下来的初始基底11形成基底10。
也就是说，可以利用化学机械研磨工艺对第一初始表面111进行平坦化处理，去除部分厚度的初始基底11，被保留下来的初始基底11构成基底10，被平坦后的第一初始表面111构成第一表面101。
在本实施例中，第二表面102上还设置有晶体管20，比如，可以通过沉积工艺在第二表面上形成隔离结构30，然后图形化隔离结构30，以在隔离结构30内形成多个沟槽，多个沟槽沿第一方向，即，图2中所示的X 方向间隔设置，之后，再在每个沟槽内形成位线结构50，然后在位线结构 50上形成多个呈阵列排布的有源柱。
形成有源柱之后，再在隔离结构30上形成沿第一方向延伸的字线40，该字线40的部分包裹住各个有源柱的沟道区22，每个有源柱以及包裹在该有源柱上的字线40构成一个晶体管20。
其中在隔离结构30内还形成有气隙层31。
步骤S200：在基底内形成释放孔，释放孔延伸至晶体管内，且释放孔的孔底位于晶体管的沟道区内，释放孔的顶表面与第一表面齐平。
示例性地，如图3所示，在第一表面101上形成掩膜层70，可以利用沉积工艺在第一表面101上形成掩膜层70。
需要说明的是，在本实施例中，掩膜层70可以是单一膜层，也可以是叠层结构，当掩膜层70包括叠层结构时，该掩膜层可以包括层叠设置的第一掩膜层71和第二掩膜层72，第一掩膜层71设置在第一介质层60 上，第一介质层60可以包括氧化硅层，其中，第一掩膜层71的材质和第二掩膜层72的材质不同，比如，第一掩膜层71的材质可以包括非晶碳，第二掩膜层72的材质可以包括氮氧化硅。
待形成掩膜层70之后，可以通过涂覆的方式在掩膜层70上形成光刻胶层80，然后利用曝光、显影或者刻蚀的方式图形化光刻胶层，以在光刻胶层80内形成掩膜图案，其中，掩膜图案包括多个第一开口81以及用于分隔各第一开口81的凸起82，第一开口81的个数与晶体管20的个数一一对应，第一开口81在晶体管20的投影位于晶体管20的源极21内。
如图5所示，在第一开口81的侧壁上形成氧化层100，氧化层100 延伸至第一开口81外，并覆盖在掩膜层70的顶面上，位于第一开口81 内的氧化层100围成第二开口83,其中，氧化层100可以是氧化硅层。
例如，如图4所示，可以先利用原子层沉积工艺在第一开口81的侧壁和底壁上形成初始氧化层110，该初始氧化层110延伸至第一开口81 外，并覆盖在掩膜层70的顶面上。
然后，利用刻蚀气体或者刻蚀液去除位于第二开口83的底壁上的初始氧化层110，被保留下来的初始氧化层110构成氧化层100，即，形成的氧化层100覆盖在凸起82的顶面和侧壁上，其中，位于第一开口81内的氧化层100围成第二开口83。
本实施例通过氧化层100的设置，可以缩小第一开口81的直径，进而缩小释放孔90的直径，降低释放孔90对晶体管20过度损坏，保证了晶体管20的性能。
最后，利用刻蚀液或者刻蚀气体，去除暴露在第二开口83内的掩膜层70、基底10、晶体管20的源极21和晶体管20的部分沟道区22，以形成释放孔90，如图6所示。
需要说明的是，在本实施例中，释放孔90的一部分位于晶体管20内，另一部分位于基底10内；此外，在一些实施例中，在形成释放孔90之后，需要利用干法或湿法刻蚀去除光刻胶层80、掩膜层70和氧化层100。
本实施例中，掩膜层70为叠层结构，在图形转移的过程中，可以先以覆盖有氧化层100的凸起82所形成的掩膜图案作为掩膜版，刻蚀第二掩膜层72，形成具有图案的第二掩膜层72，再以具有图案的第二掩膜层 72作为掩膜版，继续刻蚀第一掩膜层71、基底10和晶体管20，以形成释放孔90。
本实施例通过多次图形转移工艺，可以保证最终转移到基底10和晶体管20上的图形的准确性，提高了释放孔90的精度。
在一些实施例中，在提供基底10的步骤之后，在第一表面101上形成掩膜层70的步骤之前，半导体结构的制作方法还包括，在第一表面101形成第一介质层60，即第一介质层60设置在第一表面101与掩膜层70之间。
本实施例通过在第一表面101设置第一介质层60，利用第一介质层60 对基底10进行防护，可以降低在形成释放孔90时，对基底10进行侧向刻蚀，以提高半导体结构的性能。
步骤S300：在释放孔内形成导电结构，导电结构延伸至释放孔外，并覆盖基底上方的第一表面。
示例性地，如图7所示，首先，利用原子层沉积工艺在释放孔90内形成第二初始介质层131，第二初始介质层131延伸至释放孔90外，并覆盖在第一介质层60上。
然后，利用刻蚀液或者刻蚀气体，去除位于除位于第一介质层60上的第二初始介质层131和位于释放孔90的孔底上的第二初始介质层131，被保留下来的第二初始介质层131构成第二介质层130，第二介质层130在释放孔90内围成中间孔140，如图8所示。
如图9所示，利用沉积工艺在中间孔内形成导电结构150，导电结构150延伸至中间孔140外，并覆盖在第一介质层60上，其中，导电结构 150的材质可以包括铜、铝或者钨等导电材质。
需要说明的是，在本实施例中，沉积工艺可以包括原子层沉积工艺、物理气相沉积工艺或者化学气相沉积工艺。
本公开实施例提供的半导体结构的制作方法及半导体结构中，通过在基底内形成导电结构，导电结构的一端与晶体管连接，当晶体管内存在多余的空穴时，可以利用导电结构将空穴传递至基底外，避免基底与晶体管之间产生浮栅效应，提高了半导体结构的性能。
如图9所示，本公开实施例还提供了一种半导体结构，包括：
基底10，基底10具有相对设置的第一表面101和第二表面102，第二表面102上设置有多个晶体管20，多个晶体管20呈阵列排布。
导电结构150，导电结构150包括导电本体151以及设在导电本体151 上的多个导电凸起152，导电本体151设在第一表面101上，多个导电凸起152与多个晶体管20一一对应设置，且导电凸起152背离导电本体151 的一端穿过基底10和晶体管20的源极21后，与晶体管20的沟道区22 连通。
其中，导电本体151的材料和导电凸起152的材料均为金属材料，比如，导电本体151和导电凸起152的材料可以包括铜、铝或者钨中一种。
本公开实施例提供的半导体结构中，通过在基底内形成导电结构，导电结构的一端与晶体管的沟道区连接，当晶体管内存在多余的空穴时，可以利用导电结构将空穴传递至基底外，避免基底与晶体管之间产生浮栅效应，提高了半导体结构的性能。
在一些实施例中，半导体结构还包括第一介质层60，第一介质层60设置在第一表面101与导电本体151之间，且导电凸起152背离导电本体151 的一端贯穿第一介质层60后与晶体管20的沟道区22连通，其中，第一介质层60的材质可以包括氧化硅。
本实施例中，通过第一介质层60设置，可以避免导电本体151与设置的基底10内的其他器件电连接，保证了半导体结构的正常使用。
在一些实施例中，半导体结构还包括第二介质层130，第二介质层130 设置在导电凸起152的表面上，其中，第二介质层130的材质可以包括氮化硅。
本实施例通过第二介质层130的设置，可以避免导电凸起152与晶体管 20的漏极23或者是设置在基底10内其他器件发生电连接，保证了半导体结构的性能。
在一些实施例中，基底10内设置有多条沿晶体管20行方向排布的位线结构50，位线结构50的顶面位于第二表面102，且晶体管20的源极21与位线结构50连接。
需要说明的是，本实施例中，晶体管20的行方向可以为图中所示的X方向。
多条位线结构50可以沿晶体管20行方向间隔设置的，且位线结构50可以沿晶体管20列方向延伸，即，位线结构50可以向垂直于X方向延伸。
在一些实施例中，基底10上形成有多条沿晶体管20列方向排布的字线 40，字线40用于连接多个晶体管20的沟道区22。
其中，在字线40上形成有层叠设置的第三介质层和隔离层，第三介质层与字线40相抵接，其中第三介质层包括氧化硅层，隔离层包括氮化硅层。
在一些实施例中，晶体管20的漏极23上连接有电容接触结构160，电容接触结构160上连接有电容结构170，其中，电容结构170包括上电极171、介质层172和下电极173，下电极173上可以连接有电容垫180。
需要说明是，在电容结构170和电容接触结构160还设置有多层依次交替设置的支撑层和第三介质层。
示例性地，电容接触结构160包括粘合连接的第一接触结构161和第二接触结构162，第一接触结构161背离第二接触结构162的一端与晶体管20 的漏极23连接，第二接触结构162背离第一接触结构161的一端与电容结构 170连接。
本实施例通过电容接触结构实现电容结构与晶体管的漏极之间的连接，实际应用过程中，当需要将数据写入电容结构时，通过给字线上施加电压，该电压会打开晶体管的沟道区，使得晶体管的源极与漏极连通，此时，字线上的数据会通过源极传递至漏极处，进而通过电容接触结构传递至电容结构处，进行数据的存储。
在本实施例中，第一接触结构161可以为规则的形状，比如，矩形或者是圆柱形，也可以是不规则的形状。
示例性地，第一接触结构161包括第一段1611以及与第一段1611连接的第二段1612，第一段1611背离第二段1612的一端与漏极23连接，第二段1612背离第一段1611的一端与第二接触结构162连接。
以垂直于基底10的平面为纵截面，第一段1611的纵截面形状为矩形，第二段1612的纵截面形状为上小下大的梯形，这样可以增大第一接触结构 161的面积，以降低第一接触结构161的电阻，提高信号传递的灵敏度。
第二接触结构162包括第三段1621以及与第三段1621连接的第四段 1622，第三段1621背离第四段1622的一端与第一接触结构161连接，第四段1622背离第三段1621的一端与电容结构170的一端连接。
以垂直于基底10的平面为纵截面，第三段1621的纵截面形状为上大下小的梯形，第四段1622的纵截面形状为矩形，这样可以增大第二接触结构 162与第一接触结构161的接触面积，以降低接触的电阻，提高信号传递的灵敏度。
在一些实施例中，第一接触结构161具有相对设置的第一面和第二面，即，第一面构成第一段1611的一端，第二段构成第二段1612背离第一段1611 的一端。第二接触结构162具有相对设置的第三面和第四面，即，第三面构成第三段1621的一端，第四面构成第四段1622背离第三段1621的一端。其中第二面与晶体管20的漏极23连接，第一面与第三面连接，第四面与电容结构170连接，其中，第一面在基底10上的投影面积大于第三面在基底10上的投影面积，有利于实现第一接触结构161和第二接触结构162的对准。
本公开实施例提供的半导体结构中，通过在基底内形成导电结构，导电结构的一端与晶体管的沟道区连接，当晶体管内存在多余的空穴时，可以利用导电结构将空穴传递至基底外，避免基底与晶体管之间产生浮栅效应，提高了半导体结构的性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (15)
1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：
提供基底，所述基底具有相对设置的第一表面和第二表面，所述第二表面上设置有晶体管；
在所述基底内形成释放孔，所述释放孔延伸至所述晶体管内，且所述释放孔的孔底位于所述晶体管的沟道区内，所述释放孔的顶表面与所述第一表面齐平；
在所述释放孔内形成导电结构，所述导电结构延伸至所述释放孔外，并覆盖所述基底上方的第一表面。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述提供基底的步骤中，包括：
提供初始基底，所述初始基底具有相对设置的第一初始表面和第二表面；
沿所述第一初始表面指向所述第二表面的垂直方向，去除部分厚度所述初始基底，被保留下来的所述初始基底的表面形成第一表面，被保留下来的所述初始基底形成所述基底。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述沿所述第一初始表面去除部分所述初始基底的步骤中，包括：
通过化学机械研磨工艺平坦化所述第一初始表面，去除部分厚度的所述初始基底。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述基底内形成释放孔的步骤，包括：
在所述第一表面上形成掩膜层；
在所述掩膜层上形成光刻胶层，图形化所述光刻胶层，以在所述光刻胶层内形成掩膜图案，所述掩膜图案包括多个第一开口以及用于分隔各所述第一开口的凸起，所述第一开口在所述晶体管的投影位于所述晶体管的源极内；
去除暴露在所述第一开口内的所述掩膜层、所述基底、所述晶体管的源极和所述晶体管的部分沟道区，以形成释放孔。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，在去除暴露在所述第一开口内的所述掩膜层、所述基底、所述晶体管的源极和所述晶体管的部分沟道区，以形成释放孔的步骤，包括：
在所述第一开口的侧壁上形成氧化层，所述氧化层延伸至所述第一开口外，并覆盖在所述掩膜层的顶面上，位于所述第一开口内的所述氧化层围成第二开口；
去除暴露在所述第二开口的所述掩膜层、所述基底、所述晶体管的源极和所述晶体管的部分沟道区，以形成所述释放孔。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，在所述第一表面形成掩膜层的步骤之前，所述制作方法包括：
在所述第一表面形成第一介质层。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，在所述第一表面形成掩膜层的步骤，包括：
在所述第一介质层上形成依次层叠设置的第一掩膜层和第二掩膜层，所述第一掩膜层和所述第二掩膜层的材质不同。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，在所述释放孔内形成导电结构的步骤，包括：
在所述释放孔内形成第二初始介质层，所述第二初始介质层延伸至所述释放孔外，并覆盖在所述第一介质层上；
去除位于所述第一介质层上的所述第二初始介质层和位于所述释放孔的孔底上的所述第二初始介质层，被保留下来的所述第二初始介质层构成第二介质层，所述第二介质层在所述释放孔内围成中间孔；
在所述中间孔内形成导电结构，所述导电结构延伸至所述中间孔外，并覆盖在所述第一介质层上。
9.一种半导体结构，其特征在于，所述半导体结构包括：
基底，所述基底具有相对设置的第一表面和第二表面，所述第二表面上设置有多个晶体管，多个所述晶体管呈阵列排布；
导电结构，所述导电结构包括导电本体以及设在所述导电本体上的多个导电凸起，所述导电本体设在所述第一表面上，多个所述导电凸起与多个所述晶体管一一对应设置，且所述导电凸起背离所述导电本体的一端穿过所述基底和所述晶体管的源极后，与所述晶体管的沟道区连通。
10.根据权利要求9所述的半导体结构，其特征在于，所述导电本体的材料和所述导电凸起的材料均包括铜、铝或者钨中的一种。
11.根据权利要求9所述的半导体结构，其特征在于，所述基底内设置有多条沿所述晶体管行方向排布的位线结构，所述位线结构的顶面位于所述第二表面，且所述晶体管的源极与所述位线结构连接。
12.根据权利要求9所述的半导体结构，其特征在于，所述基底上形成有多条沿所述晶体管列方向排布的字线，所述字线用于连接多个所述晶体管的沟道区。
13.根据权利要求9-12任一项所述的半导体结构，其特征在于，所述晶体管的漏极上连接有电容接触结构，所述电容接触结构上连接有电容结构。
14.根据权利要求13所述的半导体结构，其特征在于，所述电容接触结构包括粘合连接的第一接触结构和第二接触结构，所述第一接触结构背离所述第二接触结构的一端与所述晶体管的漏极连接，所述第二接触结构背离所述第一接触结构的一端与所述电容结构连接。
15.根据权利要求14所述的半导体结构，其特征在于，所述第一接触结构具有相对设置的第一面和第二面，所述第二接触结构具有相对设置的第三面和第四面，其中所述第二面与所述晶体管的漏极连接，所述第一面与所述第三面连接，所述第四面与所述电容结构连接，其中，所述第一面在所述基底上的投影面积大于所述第三面在所述基底上的投影面积。
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