CN115640838B - 一种基于延拓神经网络的可重构逻辑门实现方法及处理器 - Google Patents

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Abstract

本发明提供了一种基于延拓神经网络的可重构逻辑门实现方法，包括：（1）建立神经元模型；（2）根据模板参数和***偏置参数建立延拓神经网络的状态方程，并获得输出方程；（3）设定模板参数及稳定状态电压方程，并带入状态方程，获得***状态变量的表达式；（4）当逻辑门输出信号为高低电平时，确定输出条件；（5）根据输入信号组合以及逻辑门输出高低电平状态，确定逻辑门实现逻辑输出时的参数取值；（6）利用运算放大器、电阻和电容构成可重构逻辑门电路。本发明基于PNN神经网络布局的逻辑门结构能够实现动态可编辑、可转置、可重构的逻辑门电路，并可适用于超大规模集成电路的实现。

Description

一种基于延拓神经网络的可重构逻辑门实现方法及处理器
技术领域
本发明创造属于可重构集成数字电路领域，尤其是涉及一种基于延拓神经网络的可重构逻辑门实现方法及处理器。
背景技术
数字电路或数字集成电路是由许多的逻辑门组成的复杂电路。与模拟电路相比，它主要进行数字信号的处理，因此抗干扰能力较强。逻辑门是数字集成电路上的基本组件。简单的逻辑门可由晶体管组成。这些晶体管的组合可以使代表两种信号的高低电平在通过它们之后产生高电平或者低电平的信号。高、低电平可以分别代表逻辑上的“真”与“假”，从而实现逻辑运算。
传统的逻辑门电路构建技术中，门电路的构建与实现是预先设定好的，是不可动态互换的，这个‘门’作为开关使用缺乏其灵动性与拓展性。由此生成的逻辑门电路在当下计算机技术中存在难以解决的问题，比如，实际用户不可将其运算/计算资源和计算机自身配置相协作并做出有效控制，做出的芯片无法执行更智能化的技术逻辑部署与数据结构挖掘、分析、处理、脱敏等特定功能。因此，构造动态可重构的逻辑门电路和芯片将是下一代人工智能云计算架构下的芯片设计重要的发展方向之一。
现有的可重构动态逻辑门大都基于传统的可编程逻辑门阵列(FPGA)技术，FPGA技术是对集成电路芯片上的静态的连线进行重新连接来实现不同的功能，其单个的逻辑门并不是可重构的。因此，虽然FPGA在某种意义上对于传统逻辑门构建有所改变，但是现有的实现可重构的动态逻辑门的方法不能很好地满足逻辑运算速度以及逻辑结果多样性的要求，不适应于超大规模集成电路(VLSI)的实现。
发明内容
有鉴于此，本发明创造旨在提出一种基于延拓神经网络（Prolongment neuralnetwork，PNN）的可重构逻辑门实现方法，以实现动态可编辑、可转置、可重构的逻辑门电路，并可适应于超大规模集成电路的实现。
为达到上述目的，本发明创造的技术方案是这样实现的：一种基于延拓神经网络的可重构逻辑门实现方法，包括：
（1）建立神经元模型；
其中，，是神经元输入信号，是神经元的突触权值，是输入信号的线性组合器的输出，为偏置，为激活函数，是神经元输出信号，偏置的作用是对模型中的线性组合器的输出作仿射变换；
（2）根据模板参数和***偏置参数建立延拓神经网络的状态方程，并获得输出方程；
状态方程：
输出方程：
其中，是第一输出信号，是***状态变量，为第二输出信号，是第一输入信号，是第二输入信号，为模板参数，和为***偏置参数，为激活函数，也是逻辑门输出信号；也是神经元的状态变量，是神经元的状态变量，神经元和神经元之间存在确定关系，从而实现神经元的状态延拓；
（3）设定模板参数，稳定状态电压方程，将带入状态方程，获得***状态变量；
（4）当逻辑门输出信号为高电平时，，***状态变量；将和，带入***状态变量获得逻辑门输出为高电平的条件；
当逻辑门输出信号为低电平时，，***状态变量；将和，带入***状态变量获得逻辑门输出为低电平的条件；
（5）根据不同输入信号组合以及逻辑门输出高低电平状态条件，确定逻辑门实现逻辑输出时的参数取值；
实现OR门时其参数取值范围：；
实现AND门时其参数取值范围：；
实现NAND门时其参数取值范围：；
实现NOR门时其参数取值范围：；
（6）根据上述步骤（1）-（5），利用运算放大器、电阻和电容构成所述基于延拓神经网络的可重构逻辑门电路。
进一步的，上述步骤（1）中还包括获得一种半监督学习过程模型样本用于神经网络正则化，并由此获取一种可微流形PNN神经单元组；具体步骤为：
S1、输入空间用表示，并假定是静态的，待到变量取值时会成动态；其提供两个输入数据集，第一数据集为，第二数据集为，两者都服从一个固定分布；
S2、对于第一数据集中的每一个输入向量 X，第二数据集提供类标；类标来自输入空间，并同条件分布一致；
S3、机器学习对于两个数据集产生一个输出：来自输入空间，并由第二数据集给出一个类标的带类标数据，服从联合分布，根据这个定义，是边缘分布，通过联合分布在预期响应上积分所得到；无类标数据由输入数据空间中直接获得，服从固定分布；
S4、获取经验函数中的半监督学习样本用于神经网络正则化：
安全训练样本=，其中为带类标的样本，为无类标的样本。
本发明还提供一种高速逻辑门阵列并行智能处理器，其包括采用所述的基于延拓神经网络的可重构逻辑门实现方法构建的高速逻辑门阵列。
该处理器是一种采用集CPU、GPU、NPU、DPU为一体的高逻辑门架构下的超快量子（云）计算可编辑处理器模型算法结构的一种低功耗，高性能的器件。总器件部署主频是7.1GHz，热设计功耗68W，其中CPU部分采用7.1GHz，18核24线程，热设计功耗41W，GPU和目前市场上NVIDIA RTX3090Ti相当。
相对于现有技术，本发明创造所述的一种基于延拓神经网络的可重构逻辑门实现方法及高速逻辑门阵列并行智能处理器具有以下优势：
（1）本发明所述的基于延拓神经网络的逻辑门输出能够通过改变模板参数信号，动态编辑、重构实现不同的逻辑功能，具有高可用性；
（2）本发明的可重构逻辑门电路实现方法结构简单、***稳定性高且适用于超大规模集成电路的实现；
（3）本器件采用虚拟神经网络技术算法和超快量子计算逻辑门阵列并行处理模式。相比目前FPGA和CPLD类型的可编程ASIC器件具备更高效，运算能力和算力能力更有效、更便捷，更快速敏捷开发器件性能的“用户”定制的总集成算法部署等方式和能力；
（4）本发明是全方位定制的基于全可视化三维立体环绕场景可编辑逻辑门阵列并行处理器系列产品，可应用于包括仿真生物材料（类脑图）智能机器人，智能化城市部署，智能汽车（防疲劳驾驶和自动车距识别等），医用外科手术机器人，航天领域的3D光感环境中央体系管理（地面指挥部监控飞行器，比如火箭和航天器入轨角度和姿态调控数据分析等实时数字化动态可视化虚拟即时环境效果）场景以及其它高智能化领域等。
附图说明
构成本发明创造的一部分的附图用来提供对本发明创造的进一步理解，本发明创造的示意性实施例及其说明用于解释本发明创造，并不构成对本发明创造的不当限定。
图1为本发明创造实施例所述的一种基于延拓神经网络的可重构逻辑门实现方法。
图2为本发明创造实施例所述的一种半监督学习过程模型对神经网络正则化处理示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明创造中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明创造。
本发明所涉及的基于延拓神经网络的可重构逻辑门技术是基于逻辑微电子数字电路中双极型数字逻辑与经典逻辑理想输入输出状态处理架构以及逻辑门动态行为参数，如上升时间、下降时间、传播延迟和功耗延迟，是一种即时动态“可编辑、可转置、可重构”的处理器高效逻辑门控***。其中，延拓神经网络的结构模型采用双叠加神经元衍射与映射同步结构确定，具体为偏正广义抵近激活函数网络布局。
参考图1，一种基于延拓神经网络的可重构逻辑门实现方法，包括：
（1）建立神经元模型；
其中，，是神经元输入信号，是神经元的突触权值，是输入信号的线性组合器的输出，为偏置，为激活函数，是神经元输出信号，偏置的作用是对模型中的线性组合器的输出作仿射变换；
（2）根据模板参数和***偏置参数建立延拓神经网络的状态方程，并获得输出方程；
状态方程：
输出方程：
其中，是第一输出信号，是***状态变量，为第二输出信号，是第一输入信号，是第二输入信号，为模板参数，和为***偏置参数，为激活函数，也是逻辑门输出信号；
同时，也是神经元的状态变量，是神经元的状态变量，神经元和神经元之间存在确定关系，例如，，即神经元和神经元间隔2个神经元，从而实现神经元的状态延拓。
（3）设定模板参数，稳定状态电压方程，将带入状态方程，获得***状态变量；
（4）当逻辑门输出信号为高电平时，，***状态变量；将和，带入***状态变量获得逻辑门输出为高电平的条件；
当逻辑门输出信号为低电平时，，***状态变量；将和，带入***状态变量获得逻辑门输出为低电平的条件；
（5）根据不同输入信号组合以及逻辑门输出高低电平状态条件，确定逻辑门实现逻辑输出时的参数取值；
实现OR门时其参数取值范围：；
实现AND门时其参数取值范围：；
实现NAND门时其参数取值范围：；
实现NOR门时其参数取值范围：；
（6）根据上述步骤（1）-（5），利用运算放大器、电阻和电容构成所述基于延拓神经网络的可重构逻辑门电路。
参考图2，还包括获得一种半监督学习过程模型样本用于神经网络正则化，并由此获取一种可微流形PNN神经单元组；具体步骤为：
S1、输入空间用表示，并假定是静态的，待到变量取值时会成动态；其提供两个输入数据集，第一数据集为，第二数据集为，两者都服从一个固定分布；
S2、对于第一数据集中的每一个输入向量 X，第二数据集提供类标；类标来自输入空间，并同条件分布一致；
S3、机器学习对于两个数据集产生一个输出：来自输入空间，并由第二数据集给出一个类标的带类标数据，服从联合分布，根据这个定义，是边缘分布，通过联合分布在预期响应上积分所得到；无类标数据由输入数据空间中直接获得，服从固定分布；
S4、获取经验函数中的半监督学习样本用于神经网络正则化：
安全训练样本=，其中为带类标的样本，为无类标的样本。
本发明基于PNN（Prolongment neural network）神经网络布局的逻辑门结构的是一种高效智能化的实时、可高速并行处理信号的流形光滑结构MIMO模拟电路，能够实现超大规模集成电路的实现。
本发明还提供一种高速逻辑门阵列并行智能处理器，其包括采用所述的基于延拓神经网络的可重构逻辑门实现方法构建的高速逻辑门阵列。
该处理器是一种采用集CPU、GPU、NPU、DPU为一体的高逻辑门架构下的超快量子（云）计算可编辑处理器模型算法结构的一种低功耗，高性能的器件。总器件部署主频是7.1GHz，热设计功耗68W，其中CPU部分采用7.1GHz，18核24线程，热设计功耗41W，GPU和目前市场上NVIDIA RTX3090Ti相当。
以上实施例仅表达了本发明的一种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形、替换及改进，这些都应涵盖在本发明的保护范围之内。因此，本发明专利的保护范围应以权利要求为准。

Claims (3)

1.一种基于延拓神经网络的可重构逻辑门实现方法，其特征在于，包括步骤：
（1）建立神经元模型：
;
其中，，xj是神经元输入信号，wkj是神经元k的突触权值，uk是输入信号的线性组合器的输出，bk为偏置，为激活函数，yk是神经元输出信号，偏置bk的作用是对模型中的线性组合器的输出uk作仿射变换；
（2）根据模板参数和***偏置参数建立延拓神经网络的状态方程，并获得输出方程；
状态方程：;
输出方程：;
其中，vk是第一输出信号，vx是***状态变量，为第二输出信号，v1是第一输入信号，v2是第二输入信号，a、b1、b2为模板参数，W和Z为***偏置参数, 为激活函数，也是逻辑门输出信号，vk是神经元k的状态变量，vx是神经元x的状态变量，神经元k神经元x间存在确定关系；
（3）设定模板参数a=2状态电压方程，将带入状态方程，获得***状态变量；
（4）当逻辑门输出信号为高电平时，=1，***状态变量vx>1；
将=1和a=2，带入***状态变量vx获得逻辑门输出为高电平的条件；
当逻辑门输出信号为低电平时，=-1，***状态变量vx<-1；
将=-1和a=2，带入***状态变量vx获得逻辑门输出为低电平的条件；
（5）根据不同输入信号组合(v1,v2)以及逻辑门输出高低电平状态条件，确定逻辑门实现逻辑输出时的参数取值；
实现OR门时其参数取值范围：；;
实现AND门时其参数取值范围：；;
实现NAND 门时其参数取值范围：；;
实现NOR门时其参数取值范围：；;
（6）根据所述步骤（1）-（5），利用运算放大器、电阻和电容构成所述基于延拓神经网络的可重构逻辑门电路。
2.根据权利要求1所述的一种基于延拓神经网络的可重构逻辑门实现方法，其特征在于：所述步骤（1）中还包括获得一种半监督学习过程模型样本用于神经网络正则化，具体步骤为：
S1、输入空间用表示，并假定是静态的，待到变量取值时会成动态；其提供两个输入数据集，第一数据集为,第二数据集为，两者都服从一个固定分布；
S2、对于第一数据集中的每一个输入向量X，第二数据集提供类标di；类标di来自输入空间，并同条件分布一致；
S3、机器学习对于两个数据集产生一个输出：，来自输入空间，并由第二数据集给出一个类标的带类标数据，服从联合分布，根据这个定义，是边缘分布，通过联合分布在预期响应上积分所得到；无类标数据由输入数据空间中直接获得，服从固定分布；
S4、获取经验函数中的半监督学习样本用于神经网络正则化：
安全训练样本=（，），其中为带类标的样本，为无类标的样本。
3.一种高速逻辑门阵列并行智能处理器，其特征在于：包括采用所述权利要求1-2任一项所述的基于延拓神经网络的可重构逻辑门实现方法构建的高速逻辑门阵列。
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