CN115621253A - 显示面板、阵列基板和测试方法 - Google Patents

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CN115621253A CN202211194166.2A CN202211194166A CN115621253A CN 115621253 A CN115621253 A CN 115621253A CN 202211194166 A CN202211194166 A CN 202211194166A CN 115621253 A CN115621253 A CN 115621253A
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Abstract

本申请提供了一种显示面板、阵列基板和测试方法。阵列基板包括衬底、薄膜晶体管、导电层、第一测试电极、第二测试电极、第三测试电极和第四测试电极；衬底具有显示区和非显示区；薄膜晶体管设置于衬底的一侧；薄膜晶体管包括栅极、半导体层以及源极和漏极；第一测试电极用于与外部测试电路连接且与栅极电连接；第二测试电极用于与外部测试电路连接且与源极电连接；第三测试电极用于与外部测试电路连接且与漏极电连接；通过在薄膜晶体管的一侧设置导电层，在外部测试电路对薄膜晶体管进行测试的过程中，导电层与外部测试电路连接，使导电层与薄膜晶体管之间可以形成作用于薄膜晶体管的测试电场，从而可以用于评估静电场对薄膜晶体管的影响。

Description

显示面板、阵列基板和测试方法
技术领域
本申请涉及显示技术领域，特别是涉及一种显示面板、阵列基板和测试方法。
背景技术
目前现有TFT(Thin Film Transistor，薄膜晶体管)测试TEG(Test ElementGroup，测试元件组)为3个扎针pad(焊盘)，给源极、漏极和栅极分别施加电压测试TFT基础特性，由于光、电、热对TFT的影响较大，在TFT的稳定性测试里有光稳定性和热稳定性的测试方法，却没有电稳定性的测试方法。
发明内容
本申请主要解决的技术问题是提供一种显示面板、阵列基板和测试方法，解决现有技术中缺乏TFT的电稳定性测试的问题。
为了解决上述技术问题，本申请提供的第一个技术方案为：提供一种阵列基板，包括：
衬底，具有显示区和非显示区；
薄膜晶体管，设置于衬底的一侧；薄膜晶体管包括栅极、半导体层以及源极和漏极；
第一测试电极，用于与外部测试电路连接，且与栅极电连接；
第二测试电极，用于与外部测试电路连接，且与源极电连接；
第三测试电极，用于与外部测试电路连接，且与漏极电连接；
其中，还包括与薄膜晶体管绝缘设置的导电层，导电层设置于薄膜晶体管的一侧，其中，在外部测试电路对所述薄膜晶体管进行测试的过程中，所述导电层用于与外部测试电路连接，且与薄膜晶体管形成作用于薄膜晶体管的测试电场。
其中，还包括第四测试电极，第四测试电极设置于衬底的非显示区；导电层与第四测试电极电连接，第四测试电极用于与外部测试电路连接。
其中，第一测试电极、第二测试电极、第三测试电极和第四个测试电极同层设置。
其中，导电层设置于源极和漏极远离栅极的一侧，或设置于栅极远离源极和漏极的一侧。
其中，薄膜晶体管为顶栅结构或底栅结构。
其中，薄膜晶体管包括依次设置于衬底一侧的栅极、半导体层以及源极和漏极；导电层设置于源极和漏极远离栅极的一侧。
其中，半导体层包括与栅极对应设置的沟道层；导电层对应沟道层设置。
其中，导电层与沟道层在垂直于衬底的方向上至少部分重叠。
为了解决上述技术问题，本申请提供的第二个技术方案为：提供一种显示面板，其中，显示面板包括上述的阵列基板。
为了解决上述技术问题，本申请提供的第三个技术方案为：提供一种测试方法，用于测试上述的阵列基板上薄膜晶体管的性能，其中，测试方法包括：
施加多个第一电压于第一测试电极，保持薄膜晶体管的源极与漏极之间的电压不变，获取对应的漏极电流，根据多个第一电压与对应的多个漏极电流获取第一特性曲线；
施加第二电压于第四测试电极，根据多个第一电压与对应的多个漏极电流获取第二特性曲线；
将第一特性曲线与第二特性曲线进行比较。
本申请的有益效果：区别于现有技术，本申请提供了一种显示面板、阵列基板和测试方法，阵列基板包括衬底、薄膜晶体管、导电层、第一测试电极、第二测试电极、第三测试电极和第四测试电极；衬底具有显示区和非显示区；薄膜晶体管设置于衬底一侧；薄膜晶体管包括栅极、半导体层以及源极和漏极；第一测试电极用于与外部测试电路连接，且与栅极电连接；第二测试电极用于与外部测试电路连接，且与源极电连接；第三测试电极用于与外部测试电路连接，且与漏极电连接；其中，阵列基板还包括与薄膜晶体管绝缘设置的导电层，导电层设置于薄膜晶体管的一侧，其中，在外部测试电路对所述薄膜晶体管进行测试的过程中，所述导电层用于与外部测试电路连接，且与薄膜晶体管形成作用于薄膜晶体管的测试电场。通过在薄膜晶体管的一侧设置导电层，在外部测试电路对薄膜晶体管进行测试的过程中，导电层与外部测试电路连接，使导电层与薄膜晶体管之间可以形成作用于薄膜晶体管的测试电场，从而可以用于评估静电场对薄膜晶体管的影响。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出任何创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请提供的显示面板一实施例的结构示意图；
图2是本申请提供的阵列基板第一实施例的结构示意图；
图3是本申请提供的第一测试电极、第二测试电极、第三测试电极和第四测试电极一实施例的结构简图；
图4是本申请提供的阵列基板第二实施例的结构示意图；
图5是本申请提供的阵列基板第三实施例的结构示意图；
图6是本申请提供的测试方法一实施方式的流程示意图；
图7为本申请提供的第一特性曲线与第二特性曲线一实施方式的示意图。
附图标号说明：
阵列基板-100、衬底-1、显示区-11、非显示区-12、薄膜晶体管-2、栅极-21、第一绝缘层-22、半导体层-23、沟道层-231、源极连接区域-232、漏极连接区域-233、源极-24、漏极-25、导电层-3、第一测试电极-4、第二测试电极-5、第三测试电极-6、第四测试电极-7、第二绝缘层-8、第一基板-200、第二基板-300、液晶层-400、显示面板-500、第一特性曲线-A、第一阈值区间-a、第二特性曲线-B、第二阈值区间-b。
具体实施方式
下面结合说明书附图，对本申请实施例的方案进行详细说明。
以下描述中，为了说明而不是为了限定，提出了诸如特定***结构、接口、技术之类的具体细节，以便透彻理解本申请。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
请参阅图1，图1是本申请提供的显示面板一实施例的结构示意图。
本申请提供一种显示面板500，显示面板500包括相对设置的第一基板200和第二基板300，第一基板200和第二基板300中的一个为阵列基板100，另一个为彩膜基板或封装基板。当第一基板200和第二基板300中的一个为封装基板时，显示面板500为LED(Light-Emitting Diode Light，发光二极管)面板；当第一基板200和第二基板300中的一个为彩膜基板时，显示面板500可以为液晶面板。
在本实施例中，第一基板200为阵列基板100，第二基板300为彩膜基板。第一基板200和第二基板300夹持位于第一基板200和第二基板300的间隔空间中的液晶层400。液晶层400在显示面板500中起到一种类似光阀的作用，可以控制透射光的明暗，从而取得信息显示的效果。
第二基板300包括滤光层(图未示)和黑矩阵层(图未示)，还可以包括其他功能层，此处不作限制。
请参阅图2和图3，图2是本申请提供的阵列基板第一实施例的结构示意图，图3是本申请提供的第一测试电极、第二测试电极、第三测试电极和第四测试电极一实施例的结构简图。
本申请提供一种阵列基板100，阵列基板100包括衬底1、薄膜晶体管2和导电层3。衬底1具有显示区11与非显示区12。薄膜晶体管2设置于衬底1的一侧且位于衬底1的一侧。导电层3对应薄膜晶体管2设置，且设置于薄膜晶体管2的一侧，其中，薄膜晶体管2用于与外部测试电路连接，以使得外部测试电路在对薄膜晶体管2进行测试的过程中，可以与薄膜晶体管2之间形成作用于薄膜晶体管2的测试电场，从而可以评估静电场对薄膜晶体管2特性的影响。在本实施例中，导电层3设置于薄膜晶体管2远离衬底1的一侧。
衬底1可以为蓝宝石、石英、硅和碳化硅中的一种或多种，此处不作过多限制。衬底1可以是柔性膜材，也可以是硬性膜材。在本实施例中，衬底1为硬性膜材，具体地，衬底1为透明玻璃。在其他实施例中，衬底1也可以为其他材料。
薄膜晶体管2包括栅极21、第一绝缘层22、半导体层23、源极24和漏极25。半导体层23设置于栅极21靠近源极24和漏极25的一侧，且位于源极24和漏极25靠近栅极21的一侧。半导体层23包括沟道层231、源极连接区域232和漏极连接区域233。源极连接区域232和漏极连接区域233分别位于沟道层231沿沟道层231的延伸方向上的两侧，且源极连接区域232对应源极24设置，漏极连接区域233对应漏极25设置。具体地，源极连接区域232与源极24在垂直于衬底1的方向上至少部分重叠设，漏极连接区域233与漏极25在垂直于衬底1的方向上至少部分重叠。沟道层231对应栅极21设置。源极24与漏极25之间的区域对应沟道层231设置。源极24和漏极25设置于半导体层23远离栅极21的一侧。第一绝缘层22设置于半导体层23与栅极21之间。在本实施例中，薄膜晶体管2为底栅结构，栅极21、第一绝缘层22和半导体层23依次层叠设置于衬底1上，源极24和漏极25设置于半导体层23远离衬底1的一侧。在本实施例中，上述薄膜晶体管2作为测试薄膜晶体管使用，位于衬底1的非显示区12。
在其他实施例中，薄膜晶体管2可以为顶栅结构，半导体层23、第一绝缘层22和栅极21依次层叠设置于衬底1上，源极24和漏极25设置于半导体层23靠近衬底1的一侧。薄膜晶体管2也可以为其他结构，此处不作限制。
导电层3设置于薄膜晶体管2的一侧。第二绝缘层8环绕导电层3设置，使得导电层3与薄膜晶体管2可以绝缘设置。第二绝缘层8可以是单层结构也可以是多层结构，此处不作过多限制。导电层3可以设置于漏极25和源极24远离栅极21的一侧，或设置于栅极21远离漏极25和源极24的一侧。导电层3可以对应沟道层231设置，也可以仅对应源极24、漏极25或栅极21设置，只需保证导电层3通电后能与薄膜晶体管2之间形成电场即可。导电层3仅对应源极24、漏极25或栅极21设置时，在垂直于衬底1的方向上，导电层3至少部分与源极24重叠，或者至少部分与漏极25重叠设置，又或者至少部分与栅极21重叠设置。优选地，导电层3对应沟道层231设置，具体地，导电层3与沟道层231在垂直于衬底1的方向上至少部分重叠，使得导电层3通电后与薄膜晶体管2之间形成作用于薄膜晶体管2的测试电场，从而可以评估静电场对薄膜晶体管2特性的影响。在本实施例中，导电层3在衬底1上的正投影完全覆盖沟道层231在衬底1上的正投影，且导电层3设置于源极24和漏极25远离衬底1的一侧，即导电层3设置于源极24和漏极25远离栅极21的一侧。
在其他实施例中，导电层3在衬底1上的正投影可以完全位于沟道层231在衬底1上的正投影内，即导电层3在平行于衬底1的平面上的横截面积小于或等于沟道层231在平行于衬底1的平面上的横截面积。导电层3在衬底1上的正投影与沟道层231在衬底1上的正投影也可以部分重叠。
阵列基板100还包括第一测试电极4、第二测试电极5、第三测试电极6和第四测试电极7。在本实施例中，第一测试电极4、第二测试电极5、第三测试电极6和第四测试电极7彼此之间绝缘设置且同层设置。第一测试电极4、第二测试电极5、第三测试电极6和第四测试电极7通过同一金属层图案化形成。第一测试电极4、第二测试电极5、第三测试电极6和第四测试电极7均用于与外部测试电路电连接。在其他实施例中，第一测试电极4、第二测试电极5、第三测试电极6和第四测试电极7之间可以均不同层设置，也可以部分同层设置。需要说明的是，第一测试电极4、第二测试电极5和第三测试电极6在阵列基板100中可以有其他用途，而第四测试电极7仅用于在测试薄膜晶体管2的特性时与外部测试电路连接。
第一测试电极4与栅极21电连接，第二测试电极5与源极24电连接，第三测试电极6与漏极25电连接，第四测试电极7与导电层3电连接。导电层3只与第四测试电极7电连接，第四测试电极7只与外部测试电路连接，用于将外部测试电路施加的电压传导至导电层3，从而使导电层3与薄膜晶体管2之间形成作用于薄膜晶体管2的测试电场，从而可以评估静电场对薄膜晶体管2特性的影响。第一测试电极4、第二测试电极5、第三测试电极6和第四测试电极7均设置于衬底1的非显示区12，便于与外部测试电路电连接。
请参阅图4，图4是本申请提供的阵列基板第二实施例的结构示意图。
本申请提供的阵列基板100第二实施例与本申请提供的阵列基板100第一实施相比，结构基本相同，不同之处在于；导电层3设置于栅极21靠近衬底1的一侧，即导电层3设置于栅极21远离漏极25和源极24的一侧。
在本实施例中，导电层3、第二绝缘层8、栅极21、第一绝缘层22和半导体层23依次层叠设置于衬底1的一侧，源极24和漏极25设置于半导体层23远离栅极21的一侧。栅极21在衬底1上的正投影完全覆盖导电层3在衬底1上的正投影，导电层3在衬底1上的正投影完全覆盖沟道层231在衬底1上的正投影。第二绝缘层8设置于衬底1的一侧，且覆盖导电层3。在其他实施例中，第二绝缘层8可以设置于导电层3靠近衬底1的一侧和远离衬底1的一侧，且覆盖导电层3，此处不作限制，根据实际需求进行设计。栅极21通电后产生的静电场会屏蔽部分导电层3通电后产生的电场，为了更好的测试电场对薄膜晶体管2特性的影响，可以增加对第四测试电极7施加的电压，从而使导电层3产生更强的静电场。与本申请提供的阵列基板100第一实施例相比，本实施例的导电层3设置于薄膜晶体管2靠近衬底1的一侧，便于制备第一测试电极4、第二测试电极5和第三测试电极6，制备工艺更简单，也更利于薄膜晶体管2与其余部件的连接。
请参阅图5，图5是本申请提供的阵列基板第三实施例的结构示意图。
本申请提供的阵列基板100第三实施例与本申请提供的阵列基板100第二实施相比，结构基本相同，不同之处在于：薄膜晶体管2为顶栅结构，栅极21设置于源极24和漏极25远离衬底1的一侧，导电层3设置于栅极21靠近衬底1的一侧。
在本实施例中，薄膜晶体管2为顶栅结构，导电层3、第二绝缘层8、半导体层23、第一绝缘层22和栅极21依次层叠设置于衬底1的一侧，源极24和漏极25设置于半导体层23与第二绝缘层8之间。导电层3在衬底1上的正投影完全覆盖沟道层231在衬底1上的正投影。与本申请提供的阵列基板100第二实施例相比，本实施例的导电层3同样设置于薄膜晶体管2靠近衬底1的一侧，可以为测试电场对薄膜晶体管2特性的影响提供静电场。
在其他实施例中，薄膜晶体管2为顶栅结构时，导电层3可以设置于薄膜晶体管2远离衬底1的一侧。
本申请提供一种阵列基板100，阵列基板100包括衬底1、薄膜晶体管2、导电层3、第一测试电极4、第二测试电极5、第三测试电极6和第四测试电极7；衬底1具有显示区11和非显示区12；薄膜晶体管2设置于衬底1一侧；薄膜晶体管2包括栅极21、半导体层23以及源极24和漏极25；第一测试电极4用于与外部测试电路连接，且与栅极21电连接；第二测试电极5用于与外部测试电路连接，且与源极24电连接；第三测试电极6用于与外部测试电路连接，且与漏极25电连接；其中，阵列基板100还包括与薄膜晶体管2绝缘设置的导电层3，导电层3设置于薄膜晶体管2的一侧，其中，导电层3用于与外部测试电路连接，以使得外部测试电路在对薄膜晶体管2进行测试的过程中，与薄膜晶体管2之间形成作用于薄膜晶体管2的测试电场。通过在薄膜晶体管2的一侧设置与外部测试电路连接的导电层3，以使得外部测试电路在对薄膜晶体管2进行测试的过程中，导电层3可以与薄膜晶体管2之间形成作用于薄膜晶体管2的测试电场，从而可以用于评估静电场对薄膜晶体管2的影响。
本申请提供一种测试方法，用于测试上述的阵列基板100上薄膜晶体管2的特性。
请参阅图6和图7，图6是本申请提供的测试方法一实施方式的流程示意图，图7是本申请提供的第一特性曲线与第二特性曲线一实施方式的示意图。
测试方法具体步骤如下所示：
S1：施加多个第一电压于第一测试电极，保持薄膜晶体管的源极与漏极之间的电压不变，获取对应的漏极电流，根据多个第一电压与对应的多个漏极电流获取第一特性曲线。
具体地，施加第一电压于第一测试电极4，施加第三电压于第二测试电极5，施加第四电压于第三测试电极6，获取对应的漏极电流。保持薄膜晶体管2的源极24与漏极25之间的电压不变，即保持第三电压与第四电压的差值不变，或保持第三电压的数值与第四电压的数值均不变。在本实施方式中，保持第三电压的数值与第四电压的数值均不变，施加多个第一电压于第一测试电极4，获取多个对应的漏极电流，根据多个第一电压与多个第一电压对应的多个漏极电流，在一坐标系内绘制第一特性曲线A，其中，坐标系的X轴为第一电压，第一电压的单位为V(伏特)，Y轴为漏极电流，漏极电流的单位为mA(毫安)。
在一实施方式中，第一电压为-20V～20V，第三电压为零，第四电压为-5.1V，根据多个第一电压和对应的漏极电流获取第一特性曲线A。
在另一实施方式中，第一电压为-20V～20V，第三电压为零，第四电压为-0.1V，根据多个第一电压和对应的漏极电流获取第一特性曲线A。
在其他实施方式中，第一电压、第二电压和第三电压可以为其他值，只需保证可以从获取的第一特性曲线A中确定第一特性曲线A的阈值区间即可。阈值区间是薄膜晶体管从关态到开态的一个过渡区，即电流从低的关态电流以指数形式升高到开态电流的区域。
S2：施加第二电压于第四测试电极，根据多个第一电压与对应的多个漏极电流获取第二特性曲线。
具体地，施加第二电压于第四测试电极7，使得与第四测试电极7连接的导电层3通电后与薄膜晶体管2之间形成作用于薄膜晶体管2的测试电场，从而可以评估静电场对薄膜晶体管2特性的影响。后续步骤与步骤S1相同，此处不再赘述，请参照步骤S1，根据多个第一电压与多个第一电压对应的多个漏极电流，在同一坐标系内绘制第二特性曲线B。
施加多个第二电压于第四测试电极7，重复上述步骤，从而获取多个第二特性曲线B。第二电压为0～15V，在其他实施方式中，第二电压也可以为其他值，此处不作限制，根据实际需求进行设计。
需要说明的是，获取第一特性曲线A和获取第二特性曲线B的先后顺序可以调换。
S3：将第一特性曲线与第二特性曲线进行比较。
具体的，观察第一特性曲线A，确定第一特性曲线A的第一阈值区间a。观察第二特性曲线B，确定第二特性曲线B的第二阈值区间b。既在第一阈值区间a又在第二阈值区间b内，漏极电流相同时，获取第二特性曲线B中第一电压与第一特性曲线A中第二电压的差值，并将该差值与预设电压差值进行比较；和/或，既在第一阈值区间a又在第二阈值区间b内，第一电压相同时，获取第二特性曲线B中漏极电流与第一特性曲线A中漏极电流的差值，并将该差值与预设电流差值进行比较。在保证显示面板500的亮度变化值小于预设亮度差值时，第二特性曲线B中第一电压与第一特性曲线A中第二电压的差值小于预设电压差值，和/或，第二特性曲线B中第一电压与第一特性曲线A中第二电压的差值小于预设电流差值，则表示该阵列基板100中薄膜晶体管2的电稳定性较好。
在一具体实施方式中，施加第一电压于第一测试电极4，施加第三电压于第二测试电极5，施加第四电压于第三测试电极6，第一电压为-20V～20V，第三电压为零，第四电压为-5.1V，根据多个第一电压和对应的漏极25电流在坐标系中绘制第一特性曲线A。
进一步地，施加第一电压于第一测试电极4，施加第二电压于第四测试电极7，施加第三电压于第二测试电极5，施加第四电压于第三测试电极6，第一电压为-20V～20V，第三电压为零，第四电压为-5.1V，根据多个第一电压和对应的漏极25电流在同一坐标系中绘制第二特性曲线B。施加多个第二电压，重复上述步骤，从而同一坐标系中获取多个第二特性曲线B，其中，第二电压为0～15V。
更进一步地，根据第一特性曲线A确定第一特性曲线A的第一阈值区间a，根据第二特性曲线B确定第二特性曲线B的第二阈值区间b。既在第一阈值区间a又在第二阈值区间b内，漏极电流相同时，获取第二特性曲线B中第一电压与第一特性曲线A中第二电压的差值，并将该差值与预设电压差值进行比较，其中预设电压差值为0.2V，在保证显示面板500的亮度变化值小于5％的情况下，既在第一阈值区间a又在第二阈值区间b内，漏极电流相同时，第二特性曲线B中第一电压与第一特性曲线A中第二电压的差值小于0.2V，则阵列基板100中薄膜晶体管2的电稳定性较好。在其他实施方式中，预设亮度差值、预设电压差值可以为其他值，根据实际需求进行选择，此处不作过多限制。
本申请提供一种测试方法，用于测试上述的阵列基板100上薄膜晶体管2的性能，其中，测试方法包括：施加多个第一电压于第一测试电极4，保持薄膜晶体管2的源极24与漏极25之间的电压不变，获取对应的漏极电流，根据多个第一电压与对应的多个漏极电流获取第一特性曲线A；施加第二电压于第四测试电极7，根据多个第一电压与对应的多个漏极电流获取第二特性曲线B；将第一特性曲线A与第二特性曲线B进行比较。通过施加第二电压于第四测试电极7，使得与第四测试电极7连接的导电层3通电后与薄膜晶体管2之间形成作用于薄膜晶体管2的测试电场。将未施加第二电压于第四测试电极7获取的第一特性曲线A与施加第二电压于第四测试电极7获取的第二特性曲线B进行比较，可以判断测试电场对薄膜晶体管2产生的影响，可以提升阵列基板100的出货良率。
以上仅为本申请的实施方式，并非因此限制本申请的专利保护范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种阵列基板，包括：
衬底，具有显示区和非显示区；
薄膜晶体管，设置于所述衬底的一侧；所述薄膜晶体管包括栅极、半导体层以及源极和漏极；
第一测试电极，用于与外部测试电路连接，且与所述栅极电连接；
第二测试电极，用于与所述外部测试电路连接，且与所述源极电连接；
第三测试电极，用于与所述外部测试电路连接，且与所述漏极电连接；
其特征在于，还包括与所述薄膜晶体管绝缘设置的导电层，所述导电层设置于所述薄膜晶体管的一侧，其中，在所述外部测试电路对所述薄膜晶体管进行测试的过程中，所述导电层用于与所述外部测试电路连接，且与所述薄膜晶体管形成作用于所述薄膜晶体管的测试电场。
2.根据权利要求1所述的阵列基板，其特征在于，还包括第四测试电极，所述第四测试电极设置于所述衬底的所述非显示区；所述导电层与所述第四测试电极电连接，所述第四测试电极用于与所述外部测试电路连接。
3.根据权利要求2所述的阵列基板，其特征在于，所述第一测试电极、所述第二测试电极、所述第三测试电极和所述第四个测试电极同层设置。
4.根据权利要求1所述的阵列基板，其特征在于，所述导电层设置于所述源极和所述漏极远离所述栅极的一侧，或设置于所述栅极远离所述源极和所述漏极的一侧。
5.根据权利要求4所述的阵列基板，其特征在于，所述薄膜晶体管为顶栅结构或底栅结构。
6.根据权利要求4所述的阵列基板，其特征在于，所述薄膜晶体管包括依次设置于所述衬底一侧的所述栅极、所述半导体层以及所述源极和所述漏极；所述导电层设置于所述源极和所述漏极远离所述栅极的一侧。
7.根据权利要求1所述的阵列基板，其特征在于，所述半导体层包括与所述栅极对应设置的沟道层；所述导电层对应所述沟道层设置。
8.根据权利要求7所述的阵列基板，其特征在于，所述导电层与所述沟道层在垂直于所述衬底的方向上至少部分重叠。
9.一种显示面板，其特征在于，所述显示面板包括权利要求1至8中任一项所述的阵列基板。
10.一种测试方法，用于测试如权利要求1至8中任一项所述的阵列基板上薄膜晶体管的性能，其特征在于，所述测试方法包括：
施加多个第一电压于所述第一测试电极，保持所述薄膜晶体管的源极与漏极之间的电压不变，获取对应的漏极电流，根据多个所述第一电压与对应的多个所述漏极电流获取第一特性曲线；
施加第二电压于第四测试电极，根据多个所述第一电压与对应的多个所述漏极电流获取第二特性曲线；
将所述第一特性曲线与所述第二特性曲线进行比较。
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