CN115598890B - 阵列基板及显示面板 - Google Patents

Abstract

本申请提供一种阵列基板及显示面板，包括：基板；多个像素电极，设置于基板上；以及公共电极，设置于基板上，与多个像素电极在阵列基板的厚度方向上层叠设置，与多个像素电极重叠且电性绝缘，且与每个像素电极共同构成一个存储电容的部分；其中，至少一个像素电极包括像素电极凹凸结构，像素电极凹凸结构包括像素电极凹结构和像素电极凸结构；和/或，公共电极包括与至少一个像素电极重叠的公共电极凹凸结构，公共电极凹凸结构包括公共电极凹结构和公共电极凸结构。本申请通过至少一个像素电极包括像素电极凹凸结构，和/或，公共电极包括与至少一个像素电极重叠的公共电极凹凸结构，以增加至少一个存储电容的电容值，降低串扰风险。

Description

阵列基板及显示面板

技术领域

本申请涉及显示技术领域，尤其涉及一种阵列基板及显示面板。

背景技术

随着5G通信技术的快速发展，虚拟现实(Virtual Reality，VR)技术正处于快速发展阶段。目前，虚拟现实技术对显示屏幕的像素密度要求非常高，需要显示屏幕的单个像素的像素面积极小，然而，对于液晶显示屏幕，像素面积较小会导致显示时出现串扰风险。

因此，如何改善液晶显示屏幕的像素面积较小导致的串扰风险是需要解决的技术问题。

发明内容

本申请的目的在于提供一种阵列基板及显示面板，以增大阵列基板的存储电容的电容值，且降低显示面板显示时的串扰风险。

为实现上述目的，技术方案如下：

一种阵列基板，所述阵列基板包括：

基板；

多个像素电极，设置于所述基板上；以及

公共电极，设置于所述基板上，与多个所述像素电极在所述阵列基板的厚度方向上层叠设置，与多个所述像素电极重叠且电性绝缘，且与每个所述像素电极共同构成一个存储电容的部分；

其中，至少一个所述像素电极包括像素电极凹凸结构，所述像素电极凹凸结构包括像素电极凹结构和像素电极凸结构；和/或，

所述公共电极包括与至少一个所述像素电极重叠的公共电极凹凸结构，所述公共电极凹凸结构包括公共电极凹结构和公共电极凸结构。

在一些实施例的阵列基板中，至少一个所述像素电极包括像素电极凹凸结构，所述像素电极凹结构与像素电极凸结构相邻设置；

所述公共电极包括与至少一个所述像素电极重叠的公共电极凹凸结构，所述公共电极凹结构与公共电极凸结构相邻设置，所述公共电极凹结构与所述像素电极凹结构重叠，所述公共电极凸结构与所述像素电极凸结构重叠。

在一些实施例的阵列基板中，所述阵列基板还包括：

第一平坦化层，设置于所述基板上，多个所述像素电极和所述公共电极位于所述第一平坦化层远离所述基板的一侧，所述第一平坦化层远离所述基板的表面上具有平坦化层凹凸结构，所述平坦化层凹凸结构包括平坦化层凹结构和平坦化层凸结构，所述平坦化层凹结构与所述像素电极凹结构重叠，所述平坦化层凸结构与所述像素电极凸结构重叠。

在一些实施例的阵列基板中，在所述阵列基板的厚度方向上，所述公共电极位于所述第一平坦化层与多个所述像素电极之间，且所述平坦化层凸结构与所述公共电极凸结构接触；或，

在所述阵列基板的厚度方向上，多个所述像素电极位于所述第一平坦化层与所述公共电极之间，且所述平坦化层凸结构与像素电极凸结构接触。

在一些实施例的阵列基板中，所述第一平坦化层在所述平坦化层凸结构所在位置处的厚度大于所述第一平坦化层在所述平坦化层凹结构所在位置处的厚度。

在一些实施例的阵列基板中，所述第一平坦化层的材料包括有机材料，所述第一平坦化层的厚度大于或等于0.5微米且小于或等于3微米。

在一些实施例的阵列基板中，所述阵列基板还包括：

钝化层，设置于所述公共电极与多个所述像素电极之间，与所述公共电极和多个所述像素电极均接触，所述钝化层包括钝化层凹凸结构，所述钝化层凹凸结构包括钝化层凹结构和钝化层凸结构，所述钝化层凹结构与所述公共电极凹结构和像素电极凹结构均重叠，所述钝化层凸结构与所述公共电极凸结构和所述像素电极凸结构均接触。

在一些实施例的阵列基板中，所述阵列基板还包括：

第二平坦化层，设置于所述基板上，且位于多个所述像素电极和所述公共电极远离所述基板的一侧。

在一些实施例的阵列基板中，所述阵列基板还包括：

驱动电路层，设置于所述基板上，多个所述像素电极和所述公共电极设置于所述驱动电路层远离所述基板的一侧，所述驱动电路层包括多个薄膜晶体管，一个所述像素电极与至少一个所述薄膜晶体管电性连接。

一种显示面板，所述显示面板包括上述一些实施例的阵列基板。

有益效果：本申请提供一种阵列基板和显示面板，通过至少一个像素电极包括像素电极凹凸结构，像素电极凹凸结构包括像素电极凹结构和像素电极凸结构，和/或，公共电极包括与至少一个像素电极重叠的公共电极凹凸结构，公共电极凹凸结构包括公共电极凹结构和公共电极凸结构，以增大至少一个像素电极与公共电极之间的正对面积，进而增加至少一个存储电容的电容值，改善显示面板的存储电容较小时存在的串扰风险。

附图说明

图1为本申请一实施例显示面板的截面示意图；

图2为1所示像素电极与第一平坦化层的平面示意图；

图3为本申请另一实施例显示面板的截面示意图；

图4为本申请一实施例显示装置的截面示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参阅图1和图2，图1为本申请一实施例显示面板的截面示意图，图2为图1所示像素电极与第一平坦化层的平面示意图。

在本实施例中，显示面板100为液晶显示面板。显示面板100具有显示区域和位于显示区域***的非显示区域。显示面板100包括阵列基板101和彩膜基板102，阵列基板101与彩膜基板102相对设置，阵列基板101与彩膜基板102之间设置有液晶层(未示意出)。

在本实施例中，阵列基板101包括基板10、驱动电路层20、第一平坦化层30、公共电极40、钝化层50、多个像素电极60以及第二平坦化层70。

在本实施例中，基板10为玻璃基板。驱动电路层20设置于基板10上。驱动电路层20包括遮光层201、缓冲层202以及多个薄膜晶体管T。

其中，遮光层201起到遮光作用，且位于显示区域。遮光层201设置于基板10的表面上。遮光层201的材料包括金属，但不限于此，遮光层的材料也可以包括黑色有机材料。

缓冲层202覆盖遮光层201和基板10，且位于显示区域和***区域。缓冲层202的材料包括但不限于氮化硅、氧化硅或者氮氧化硅。

多个薄膜晶体管T设置于缓冲层202远离基板10的表面上，且位于显示区域。多个薄膜晶体管T为顶栅薄膜晶体管，但不限于此，多个薄膜晶体管T也可以为底栅薄膜晶体管。多个薄膜晶体管T为低温多晶硅薄膜晶体管、金属氧化物晶体管或者非晶硅晶体管。

每个薄膜晶体管T包括有源层203、栅极绝缘层204、栅极205、层间绝缘层206以及源漏电极207。

有源层203设置于缓冲层202上，且与遮光层201重叠。有源层203具有一个沟道区和两个重掺杂区，两个重掺杂区位于一个沟道区的相对两侧。有源层203的沟道区与遮光层201重叠，以使遮光层201对向有源层203的沟道区入射的光起到遮挡作用。

需要说明的是，有源层203的沟道区没有经过离子掺杂处理，有源层203的重掺杂区经过离子掺杂处理，离子掺杂处理采用的离子包括但不限于磷离子。

另外，有源层203为低温多晶硅有源层时，有源层203还具有两个轻掺杂区，一个重掺杂区与沟道区之间设置有一个轻掺杂区。有源层203的重掺杂区的离子掺杂浓度大于有源层203的轻掺杂区的离子掺杂浓度。

栅极绝缘层204覆盖有源层203和缓冲层202，且位于显示区域和非显示区域。栅极绝缘层204的材料包括但不限于氮化硅、氧化硅或者氮氧化硅。

栅极205设置于栅极绝缘层204上，且与有源层203的沟道区重叠。栅极205的材料包括但不限于钼、铝、钛、铜或者银。

层间绝缘层206覆盖栅极205和栅极绝缘层204，且位于显示区域和非显示区域。层间绝缘层206的材料包括但不限于氮化硅、氧化硅或者氮氧化硅。

源漏电极207设置于层间绝缘层206上，且位于显示区域。源漏电极207包括源极2071和漏极2072，源极2071通过贯穿层间绝缘层206和栅极绝缘层204的第一接触孔与有源层203的一个重掺杂区接触，漏极2072通过贯穿层间绝缘层206和栅极绝缘层204的第二接触孔与有源层203的另一个重掺杂区接触。

驱动电路层20还包括位于非显示区域的传输电极2073，传输电极2073与源漏电极207同层设置，传输电极2073的材料与源漏电极207的材料相同。传输电极2073与源漏电极207是同一个金属层经过图案化处理后得到。

在本实施例中，第一平坦化层30设置于基板10上，且位于显示区域和非显示区域。第一平坦化层30覆盖驱动电路层20的源漏电极207、传输电极2073以及层间绝缘层206。

第一平坦化层30的材料包括有机材料，有机材料包括但不限于聚酰亚胺、聚丙烯酸酯或者有机硅。具体地，第一平坦化层30的制备材料包括有机光阻。

第一平坦化层30的厚度大于或等于0.5微米且小于或等于3微米。例如，第一平坦化层30的厚度为1微米、1.5微米、1.8微米、2.0微米、2.4微米、2.8微米或者3微米。

第一平坦化层30远离基板10的表面上具有平坦化层凹凸结构303，平坦化层凹凸结构303包括平坦化层凹结构302和平坦化层凸结构301，平坦化层凹结构302与平坦化层凸结构301相邻设置。

平坦化层凸结构301在平行于显示面板100的厚度方向上的截面的形状为矩形、梯形、半圆形、半椭圆形或者其他形状。平坦化层凹结构302在平行于显示面板100的厚度方向上的截面的形状为矩形、倒梯形或者其他形状。

具体地，在本实施例中，平坦化层凸结构301在平行于显示面板100的厚度方向上的截面的形状为矩形。平坦化层凹结构302在平行于显示面板100的厚度方向上的截面的形状为矩形。

可以理解的是，在其他实施例中，平坦化层凸结构301在平行于显示面板100的厚度方向上的截面的形状也可以为梯形，且平坦化层凹结构302在平行于显示面板100的厚度方向上的截面的形状可以为倒梯形，以降低后续形成在平坦化层凸结构301上厚度较薄的膜层出现断裂的风险。

第一平坦化层30在平坦化层凸结构301所在位置处的厚度大于第一平坦化层30在平坦化层凹结构302所在位置处的厚度。

具体地，第一平坦化层30在平坦化层凸结构301所在位置处的厚度大于或等于1.5微米且小于或等于3微米，例如第一平坦化层30在平坦化层凸结构301所在位置处的厚度为1.8微米、2微米、2.2微米、2.4微米、2.6微米或者3微米。第一平坦化层30在平坦化层凹结构302所在位置处的厚度大于0微米且小于或等于2微米，例如第一平坦化层30在平坦化层凹结构302所在位置处的厚度为0.5微米、0.8微米、1.0微米、1.2微米、1.5微米、1.8微米或者2微米。

需要说明的是，第一平坦化层30的制备材料为有机光阻时，采用半色调掩模板对第一平坦化层30进行曝光，对曝光的第一平坦化层30进行显影处理后，第一平坦化层30的部分薄化以形成平坦化层凹结构302，第一平坦化层30未薄化的部分为平坦化层凸结构301。

平坦化层凹结构302的凹陷深度H1大于0微米且小于或等于1微米，以进一步地降低后续形成于平坦化层凹结构302中的膜层断裂的风险。例如，平坦化层凹结构302的凹陷深度H1为0.1微米、0.3微米、0.5微米、0.7微米、0.9微米或者1微米。

在本实施例中，公共电极40在显示面板100显示时载入公共电压。公共电极40位于显示区域和非显示区域。在阵列基板101的厚度方向上，公共电极40位于第一平坦化层30远离基板10的一侧，且公共电极40与第一平坦化层30远离基板10的表面接触。

另外，公共电极40通过位于非显示区域且贯穿第一平坦化层30的第三接触孔与传输电极2073电性连接，以通过传输电极2073将公共电压信号传输至公共电极40。而且，公共电极40对应漏极2072设置有开口，开口在公共电极40的厚度方向上贯穿公共电极40。

公共电极40为块状透明电极。公共电极40的材料包括透明导电材料，透明导电材料包括氧化铟锡或者氧化铟锌。

公共电极40包括公共电极凹凸结构403，公共电极凹凸结构403包括公共电极凹结构402和公共电极凸结构401，公共电极凹结构402与公共电极凸结构401相邻设置。公共电极凸结构401与平坦化层凸结构301接触，且覆盖平坦化层凸结构301。公共电极凹结构402与平坦化层凹结构302重叠。

需要说明的是，公共电极40形成于第一平坦化层30远离基板10的表面上后，在平坦化层凸结构301上形成公共电极凸结构401，且在平坦化层凹结构302中形成平坦化层凹结构302，公共电极40在公共电极凹结构402和公共电极凸结构401所在位置处的厚度相同或趋于相同。

在本实施例中，多个像素电极60在显示面板100显示时载入数据电压，每个像素电极60与至少一个薄膜晶体管T电性连接。

在本实施例中，多个像素电极60的材料包括透明导电材料，透明导电材料包括但不限于氧化铟锡或氧化铟锌。每个像素电极60包括像素电极主体部604和分布于像素电极主体部604中的狭缝605，像素电极主体部604为透明导电部分，狭缝605在像素电极60的厚度方向上贯穿像素电极60。

可以理解的是，在其他实施例中，每个像素电极60也可以是整块且无狭缝的透明导电部分。

在本实施例中，在阵列基板101的厚度方向上，多个像素电极60位于第一平坦化层30远离基板10的一侧，多个像素电极60位于同一层且彼此之间电性绝缘。

公共电极40与多个像素电极60在阵列基板101的厚度方向上层叠设置，钝化层50设置于公共电极40与多个像素电极60之间，钝化层50与公共电极40和多个像素电极60均接触，以使公共电极40与多个像素电极60之间电性绝缘。公共电极40与多个像素电极60之间重叠，每个像素电极60、公共电极40与每个像素电极60重叠的部分以及钝化层50共同构成存储电容。

需要说明的是，每个像素电极60通过贯穿钝化层50和第一平坦化层30的第四接触孔与一个薄膜晶体管T的漏极连接，一个薄膜晶体管T的源极与数据线连接。处于关闭状态的薄膜晶体管T时有漏电流，在数据线传输的数据电压变化时，变化的数据电压会通过漏电流给存储电容充电，存储电容的电容值越小，则由于漏电流使得存储电容充电改变的电压越大，串扰的风险越大。

还需要说明的是，公共电极40载入的公共电压与像素电极60载入的数据电压形成的电场的水平分量作用于液晶层中的液晶，液晶在电场的水平分量作用下偏转，以控制显示面板100的透光率，进而使显示面板实现显示。

具体地，在本实施例中，公共电极40位于第一平坦化层30与多个像素电极60之间，公共电极40的公共电极凹凸结构403与至少一个像素电极60重叠。

本实施例显示面板100的阵列基板101的公共电极40的公共电极凹凸结构403与至少一个像素电极60重叠，在显示面板的单个像素的面积不变的情况下，使得公共电极40与至少一个像素电极60之间的正对面积增大，进而增大公共电极40与至少一个像素电极60组成的存储电容的电容值，以改善存储电容的电容值较小存在的串扰风险。

在本实施例中，至少一个像素电极60包括像素电极凹凸结构603，像素电极凹凸结构603包括像素电极凹结构602和像素电极凸结构601，像素电极凹结构602与像素电极凸结构601相邻设置，像素电极60在像素电极凹结构602和像素电极凸结构601所在位置的厚度相同或趋于相同。

公共电极凹结构402与像素电极凹结构602重叠，公共电极凸结构401与像素电极凸结构601重叠，平坦化层凹结构302与像素电极凹结构602重叠，平坦化层凸结构301与像素电极凸结构601重叠。

在显示面板的单个像素的面积不变的情况下，通过至少一个像素电极60包括像素电极凹凸结构603，公共电极凹结构402与像素电极凹结构602重叠，公共电极凸结构401与像素电极凸结构601重叠，以进一步地使公共电极40与至少一个像素电极60之间的正对面积增大，进而增大公共电极40与至少一个像素电极60组成的存储电容的电容值，进一步地改善存储电容的电容值较小存在的串扰风险。

可以理解的是，在其他实施例中，也可以多个像素电极60位于第一平坦化层30与公共电极40之间，多个像素电极60与第一平坦化层30远离基板10的表面接触，平坦化层凸结构301与像素电极凸结构601接触，平坦化层凹结构302与像素电极凹结构602重叠，公共电极凸结构401与像素电极凸结构601重叠，公共电极凹结构402与像素电极凹结构602重叠。

在本实施例中，如图1和图2所示，像素电极凸结构601位于像素电极主体部604的一部分位置，像素电极凸结构601不与狭缝605重叠，以避免像素电极凸结构601与狭缝605重叠而影响像素电极60与公共电极40之间形成的电场的水平分量，进而影响显示面板对光的透过率。与此同时，像素电极凹结构602除了与狭缝605重叠，还与像素电极主体部604的另一部分重叠，像素电极主体部604的另一部分为像素电极主体部604除像素电极凸结构601之外的部分。

在本实施例中，钝化层50包括钝化层凹凸结构503，钝化层凹凸结构503包括钝化层凹结构502和钝化层凸结构501，钝化层凹结构502与公共电极凹结构402和像素电极凹结构602均重叠，钝化层凸结构501与公共电极凸结构401和像素电极凸结构601均接触。

钝化层50为无机绝缘层。钝化层50的厚度大于或等于800埃且小于或等于1500埃。

需要说明的是，钝化层50形成于公共电极40和第一平坦化层30上后，在公共电极凸结构401上形成钝化层凸结构501，在公共电极凹结构402和平坦化层凹结构302中形成钝化层凹结构502，且钝化层50在钝化层凹结构502和钝化层凸结构501所在位置处的厚度相同或趋于相同。

在本实施例中，第二平坦化层70起到平坦化阵列基板101的作用。第二平坦化层70设置于基板10上，且位于多个像素电极60和公共电极40远离基板10的一侧。

具体地，第二平坦化层70覆盖多个像素电极60和钝化层50，第二平坦化层70远离基板10的表面为平坦的表面。

第二平坦化层70为有机层。第二平坦化层70的材料与第一平坦化层30的材料相同。具体地，第二平坦化层70的制备材料为有机光阻。

第二平坦化层70的厚度大于或等于0.5微米且小于或等于3微米。第二平坦化层70在平坦化层凸结构301所在位置的厚度小于第二平坦化层70在平坦化层凹结构302所在位置的厚度。

请参阅图3，其为本申请另一实施例显示面板的截面示意图。图3所示显示面板与图1所示显示面板基本相似，相同之处不再赘述，不同之处包括，第一平坦化层30远离基板10的表面是平坦的，公共电极40设置于平坦的第一平坦化层30远离基板10的表面上，公共电极40也是平坦的或趋于平坦的；钝化层50包括与至少一个像素电极60重叠的钝化层凹凸结构503，钝化层凹凸结构503包括钝化层凹结构502和钝化层凸结构501，钝化层凸结构501与至少一个像素电极60的像素电极主体部604的一部分接触，钝化层凹结构502与至少一个像素电极60的狭缝和至少一个像素电极60的像素电极主体部604的另一部分重叠，像素电极主体部604的另一部分为像素电极60不与钝化层凸结构501接触的部分。

另外，在本实施例中，至少一个像素电极60包括像素电极凹凸结构603，像素电极凹凸结构603包括像素电极凹结构602和像素电极凸结构601，像素电极凹结构602与像素电极凸结构601相邻设置，像素电极凸结构601与钝化层凸结构501接触且为像素电极主体部604的一部分，像素电极凹结构602与钝化层凹结构502重叠。

在本实施例中，钝化层50在钝化层凸结构501所在位置的厚度大于钝化层50在钝化层凹结构502所在位置的厚度。

具体地，钝化层50在钝化层凸结构501所在位置的厚度大于或等于800埃且小于或等于1500埃，例如，钝化层50在钝化层凸结构501所在位置的厚度为800埃、1000埃、1200埃、1300埃或者1500埃。

钝化层50在钝化层凹结构502所在位置的厚度大于或等于200埃且小于或等于1200埃，例如，钝化层50在钝化层凹结构502所在位置的厚度为200埃、400埃、600埃、800埃、1000埃或者1200埃。

需要说明的是，本实施例通过黄光工艺和蚀刻工艺对钝化层50的部分进行薄化，以形成钝化层凹结构502，钝化层50未薄化的部分为钝化层凸结构501，像素电极60形成于钝化层凸结构501上的部分对应形成像素电极凸结构601，像素电极60形成于钝化层凹结构502中的部分对应形成像素电极凹结构602。

本实施例显示面板的像素电极包括像素电极凹凸结构，像素电极凹凸结构使得像素电极的面积增大，进而增大像素电极与公共电极之间的正对面积，使得存储电容的电容值增大，降低显示面板显示时串扰的风险。

可以理解的是，在其他实施例中，也可以像素电极60设置于平坦的第一平坦化层30远离基板10的表面上，像素电极60也是平坦的或趋于平坦的；钝化层50覆盖像素电极60和第一平坦化层30，钝化层50包括与至少一个像素电极60重叠的钝化层凹凸结构503，钝化层凹凸结构503包括钝化层凹结构502和钝化层凸结构501；公共电极40设置于钝化层50远离基板10的表面上，此时，公共电极凹凸结构403包括公共电极凹结构402和公共电极凸结构401，公共电极凸结构401与钝化层凸结构501接触，公共电极凹结构402与钝化层凹结构502重叠。

请参阅图4，其为本申请一实施例显示装置的截面示意图。显示装置300应用于虚拟现实显示屏幕。显示装置300为液晶显示装置，显示装置300包括上述任意一个实施例的显示面板100和背光模组200，显示面板100位于背光模组200的出光侧。

以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (8)

1.一种阵列基板，其特征在于，所述阵列基板包括：

基板；

第一平坦化层，设置于所述基板上，所述第一平坦化层远离所述基板的表面上具有平坦化层凹凸结构，所述平坦化层凹凸结构包括平坦化层凹结构和平坦化层凸结构；

多个像素电极，设置于所述基板上且位于所述第一平坦化层远离所述基板的一侧，所述像素电极包括像素电极主体部和分布于所述像素电极主体部中的狭缝，至少一个所述像素电极包括像素电极凹凸结构，所述像素电极凹凸结构包括相邻设置的像素电极凹结构和像素电极凸结构，所述像素电极凸结构位于所述像素电极主体部的一部分位置，所述像素电极凸结构不与所述狭缝重叠，所述像素电极凹结构除了与所述狭缝重叠且还与所述像素电极主体部的另一部分重叠，所述像素电极主体部的另一部分为所述像素电极主体部除所述像素电极凸结构之外的部分，所述平坦化层凹结构与所述像素电极凹结构重叠，所述平坦化层凸结构与所述像素电极凸结构重叠；以及

公共电极，设置于所述基板上且位于所述第一平坦化层远离所述基板的一侧，与多个所述像素电极在所述阵列基板的厚度方向上层叠设置，并与多个所述像素电极重叠且电性绝缘，且与每个所述像素电极共同构成一个存储电容的部分，所述公共电极包括与至少一个所述像素电极重叠的公共电极凹凸结构，所述公共电极凹凸结构相邻设置的包括公共电极凹结构和公共电极凸结构，所述公共电极凹结构与所述像素电极凹结构重叠，所述公共电极凸结构与所述像素电极凸结构重叠。

2.根据权利要求1所述的阵列基板，其特征在于，在所述阵列基板的厚度方向上，所述公共电极位于所述第一平坦化层与多个所述像素电极之间，且所述平坦化层凸结构与所述公共电极凸结构接触；或，

在所述阵列基板的厚度方向上，多个所述像素电极位于所述第一平坦化层与所述公共电极之间，且所述平坦化层凸结构与像素电极凸结构接触。

3.根据权利要求1所述的阵列基板，其特征在于，所述第一平坦化层在所述平坦化层凸结构所在位置处的厚度大于所述第一平坦化层在所述平坦化层凹结构所在位置处的厚度。

4.根据权利要求1所述的阵列基板，其特征在于，所述第一平坦化层的材料包括有机材料，所述第一平坦化层的厚度大于或等于0.5微米且小于或等于3微米。

5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：

钝化层，设置于所述公共电极与多个所述像素电极之间，与所述公共电极和多个所述像素电极均接触，所述钝化层包括钝化层凹凸结构，所述钝化层凹凸结构包括钝化层凹结构和钝化层凸结构，所述钝化层凹结构与所述公共电极凹结构和像素电极凹结构均重叠，所述钝化层凸结构与所述公共电极凸结构和所述像素电极凸结构均接触。

6.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：

第二平坦化层，设置于所述基板上，且位于多个所述像素电极和所述公共电极远离所述基板的一侧。

7.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：

驱动电路层，设置于所述基板上，多个所述像素电极和所述公共电极设置于所述驱动电路层远离所述基板的一侧，所述驱动电路层包括多个薄膜晶体管，一个所述像素电极与至少一个所述薄膜晶体管电性连接。

8.一种显示面板，其特征在于，所述显示面板包括权利要求1-7任一项所述阵列基板。