CN115548190A - 一种倒装发光二极管芯片及其制备方法 - Google Patents
一种倒装发光二极管芯片及其制备方法 Download PDFInfo
- Publication number
- CN115548190A CN115548190A CN202211325779.5A CN202211325779A CN115548190A CN 115548190 A CN115548190 A CN 115548190A CN 202211325779 A CN202211325779 A CN 202211325779A CN 115548190 A CN115548190 A CN 115548190A
- Authority
- CN
- China
- Prior art keywords
- type semiconductor
- layer
- type
- light emitting
- emitting diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 136
- 239000002184 metal Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000010409 thin film Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 21
- 230000000903 blocking effect Effects 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 13
- 238000001704 evaporation Methods 0.000 claims description 12
- 238000009616 inductively coupled plasma Methods 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 12
- 238000003466 welding Methods 0.000 claims description 12
- 238000003892 spreading Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000000206 photolithography Methods 0.000 claims description 9
- 230000008020 evaporation Effects 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 8
- 238000005566 electron beam evaporation Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 4
- 238000005240 physical vapour deposition Methods 0.000 claims description 4
- 238000007788 roughening Methods 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 4
- 230000001788 irregular Effects 0.000 description 4
- 230000001154 acute effect Effects 0.000 description 2
- 238000000313 electron-beam-induced deposition Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000307 polymer substrate Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
- H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Led Devices (AREA)
Abstract
本发明提供一种倒装发光二极管芯片及其制备方法，芯片包括衬底，外延层，设置在衬底上表面，N型半导体导电台阶设置在N型半导体上，N型半导体导电台阶上设有若干个凹槽，用于增加N型半导体导电台阶的表面积，第一薄膜层设置在P型半导体上，第一薄膜层的上表面设置有P型焊盘，第二薄膜层设置在N型半导体上，第二薄膜层的上表面设置有N型焊盘。本发明通过在N型半导体导电台阶上设置若干个凹槽，能够增加N型半导体导电台阶的表面积，从而在不减少发光区面积的情况下，增加N型导电金属层与N型半导体的接触面积，降低倒装发光二极管的工作电压，以提升倒装发光二极管的发光效率。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种倒装发光二极管芯片及其制备方法。
背景技术
发光二极管(Light-Emitting Diode-LED)是一种能将电转化为光的半导体电子元件。这种电子元件早在1962年出现，早期只能发出低光度的红光，之后发展出其他单色光的版本，时至今日能发出的光已遍及可见光、红外线及紫外线，光度也提高到相当的光度。而用途也由初时作为指示灯、显示板等；随着技术的不断进步，发光二极管已被广泛地应用于显示器、电视机采光装饰和照明。
如何提升发光二极管芯片的发光效率，降低工作电压，减少功耗，是人们一直追求的目标，增加N型导电金属与N型半导体导电台阶的接触面积是降低工作电压最直接的办法。
现有技术当中，想要增加N型导电金属与N型半导体导电台阶的接触面积，必须减少P型半导体的面积，从而引起发光区面积的减少，亮度降低，得不偿失。
发明内容
基于此，本发明的目的是提供一种倒装发光二极管芯片及其制备方法，以至少解决上述现有技术当中的不足。
本发明一方面提供以下技术方案，一种倒装发光二极管芯片，包括：
衬底；
外延层，设置在所述衬底上表面，所述外延层包括依次设于所述衬底上表面的N型半导体、有源发光层以及P型半导体，所述有源发光层与所述P型半导体层设置在所述N型半导体上表面的一侧；
N型半导体导电台阶，设置在所述N型半导体上，所述N型半导体导电台阶上设有若干个凹槽，用于增加所述N型半导体导电台阶的表面积；
第一薄膜层，设置在所述P型半导体上，所述第一薄膜层的上表面设置有P型焊盘；
第二薄膜层，设置在所述N型半导体上表面远离所述有源发光层的一侧，所述第二薄膜层的上表面设置有N型焊盘。
与现有技术相比，本发明的有益效果是：对倒装发光二极管芯片上的N型半导体导电台阶进行粗糙化处理，以得到若干个凹槽，进而能够增加N型半导体导电台阶的表面积，从而在不减少发光区面积的情况下，增加N型导电金属与N型半导体的接触面积，降低倒装发光二极管的工作电压，以提升倒装发光二极管的发光效率。
进一步的，所述衬底上设置有隔离槽，用于将若干组所述外延层分隔开。
进一步的，所述第一薄膜层包括依次设置在所述P型半导体上的电流阻挡层、电流扩展层、P型导电金属层以及第一布拉格反射层。
进一步的，所述第二薄膜层包括依次设置在所述N型半导体上的N型导电金属层以及第二布拉格反射层。
另一方面，本发明提供一种倒装发光二极管芯片的制备方法，所述制备方法包括以下步骤：
步骤一：提供一衬底；
步骤二：在所述衬底上生长外延层，所述外延层包括N型半导体、有源发光层以及P型半导体，其中所述有源发光层以及所述P型半导体设置在所述N型半导体上表面的一侧；
步骤三：利用光刻和电感耦合等离子体刻蚀工艺在所述外延层上刻蚀形成隔离槽，经所述隔离槽将所述外延层分隔开，以使所述外延层形成若干个独立的发光区域；
步骤四：利用光刻以及电感耦合等离子体刻蚀工艺在所述N型半导体上刻蚀出N型半导体导电台阶，所述N型半导体导电台阶刻蚀在所述N型半导体上表面远离所述有源发光层的一侧；
步骤五：继续利用光刻以及电感耦合等离子体刻蚀工艺对所述N型半导体导电台阶进行粗糙化处理，以得到若干个凹槽，若干个所述凹槽均匀刻蚀在所述N型半导体导电台阶上；
步骤六：在所述P型半导体上沉积电流阻挡层；
步骤七：在所述电流阻挡层上沉积电流扩展层；
步骤八：在所述电流扩展层上蒸镀形成P型导电金属层，在所述N型半导体上蒸镀形成N型导电金属层；
步骤九：在所述P型导电金属层以及所述N型导电金属层上分别沉积第一布拉格反射层及第二布拉格反射层；
步骤十：在所述第一布拉格反射层和第二布拉格反射层上分别蒸镀形成P型焊盘以及N型焊盘，且所述N型焊盘、所述P型焊盘分别与所述N型导电金属层、P型导电金属层相对应。
进一步的，所述步骤六中，沉积所述电流阻挡层采用物理气相沉积、化学气相沉积、光刻以及湿法腐蚀工艺中的一种制备而成。
进一步的，所述步骤七中，沉积所述电流扩展层采用磁控溅射、光刻以及湿法腐蚀工艺中的一种制备而成。
进一步的，所述步骤八与所述步骤十中，蒸镀形成的所述P型导电金属层、所述N型导电金属层、所述N型焊盘以及所述P型焊盘均采用Lift-Off及电子束蒸镀工艺制备而成。
进一步的，所述步骤九中，沉积形成的所述第一布拉格反射层和第二布拉格反射层采用电子束蒸镀、光刻以及电感耦合等离子体刻蚀工艺制备而成。
进一步的，所述步骤五中，所述凹槽的深度为0.1-2um，相邻两所述凹槽的中心间距为2-10um，所述凹槽的侧壁与底部的夹角为20-80°。
附图说明
图1为本发明第一实施例中倒装发光二极管芯片的结构示意图；
图2为本发明第二实施例中倒装发光二极管芯片的制备流程图。
主要元件符号说明：
| 衬底 | 10 | 外延层 | 20 |
| N型半导体 | 21 | 有源发光层 | 22 |
| P型半导体 | 23 | N型半导体导电台阶 | 210 |
| 凹槽 | 211 | 第一薄膜层 | 30 |
| 电流阻挡层 | 31 | 电流扩展层 | 32 |
| P型导电金属层 | 33 | 第一布拉格反射层 | 34 |
| P型焊盘 | 300 | 第二薄膜层 | 40 |
| N型导电金属层 | 41 | 第二布拉格反射层 | 42 |
| N型焊盘 | 400 | 隔离槽 | 50 |
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例一
请参阅图1，所示为本发明第一实施例中的倒装发光二极管芯片，包括衬底10、外延层20、N型半导体导电台阶210、第一薄膜层30以及第二薄膜层40。
所述外延层20设置在所述衬底10的上表面，所述外延层20包括依次设于所述衬底10上表面的N型半导体21、有源发光层22以及P型半导体23，所述有源发光层22与所述P型半导体23设置在所述N型半导体21上表面的一侧，所述N型半导体导电台阶210设置在所述N型半导体21上，所述N型半导体导电台阶上设有若干个凹槽211，用于增加所述N型半导体导电台阶210的表面积，所述第一薄膜层30设置在所述P型半导体23上，所述第一薄膜层30的上表面设置有P型焊盘300，所述第二薄膜层40设置在所述N型半导体21上表面远离所述有源发光层22的一侧，所述第二薄膜层40的上表面设置有N型焊盘400。
可以理解的是，通过在衬底10上依次设置N型半导体21、有源发光层22以及P型半导体23，在N型半导体21上设置N型半导体导电台阶210，在P型半导体23上设置第一薄膜层30，并且在第一薄膜层30的上表面设置P型焊盘300，在N型半导体21上设置第二薄膜层40，第二薄膜层40的上表面设置有N型焊盘400，通过上述结构组成倒装发光二极管芯片，并且在N型半导体导电台阶210的表面进行粗糙化处理，从而在N型半导体导电台阶210上形成若干个凹槽211，进而达到增加N型半导体导电台阶210的表面积，从而在不减少发光区面积的情况下，增加导电金属与N型半导体的接触面积，降低倒装发光二极管的工作电压，提升倒装发光二极管的发光效率，并且无需减少P型半导体23的面积，也就不会引起倒装发光二极管的发光区的面积减少的情况，进而使得该倒装发光二极管进一步提升其发光效率。
值得说明的是，在本实施例中，N型半导体导电台阶210上的粗糙化图形，也就是在N型半导体导电台阶210上的凹槽211的正向投影为圆形、方形、多边形以及不规则图形中的一种，凹槽211的横截面的形状为三角形、梯形、方形以及不规则图形中的一种，通过上述凹槽211形状的设置，均能够增加N型半导体导电台阶210的表面，由于N型半导体导电台阶210上的粗糙化图形，也就是凹槽211的形状可以为不规则图形，并且起到的效果大致相同，因此在N型半导体导电台阶210上刻蚀出凹槽211时，则会较为的简单，无需特定形状，但是需要将在N型半导体导电台阶210上的凹槽211的形状加工至相同，使得凹槽211的形状能够均匀统一，在倒装发光二极管发光时更为的均匀，提升其发光效果。
需要解释的是，N型半导体导电台阶210上的粗糙化图形，也就是N型半导体导电台阶210上的若干个凹槽211，每个凹槽211的深度为0.1-2um，每个凹槽211的正向投影面积为1-20um2，N型半导体导电台阶210上的相邻两个凹槽211的中心间距为2-10um，相邻两个凹槽211的最短间距为1-8um，每个凹槽211的侧壁与底部的夹角为锐角，角度范围为20°-80°，通过上述凹槽211的结构设置，使其能够有效的增大N型半导体导电台阶210的表面积，进而使得该倒装发光二极管在减少发光区面积的情况下，能够有效的提升倒装发光二极管的发光效率。每个凹槽211的半径以及相邻两个凹槽211中心间距对电压降低的影响，如表1所示，
表1
综上，N型半导体导电台阶210上若干个凹槽211，若干个凹槽211的半径大小以及相邻凹槽211的中心间距的大小，降低倒装发光二极管的工作电压有一定的影响，因此可根据实际需要刻蚀凹槽211的半径大小以及相邻凹槽211的距离。
如图1所示，在本实施例中，所述衬底10上设置有隔离槽50，其用于将所述外延层20分隔开，可以理解的是，通过隔离槽50将外延层20分隔开，以使外延层20形成若干个独立的发光区域。
请参阅图1，在本实施例中，所述第一薄膜层30包括依次设置在所述P型半导体23上的电流阻挡层31、电流扩展层32、P型导电金属层33以及第一布拉格反射层34，在具体实施时，将P型焊盘300设置在第一布拉格反射层34上，第一布拉格反射层34能够使得该倒装发光二极管在发光时增加光通量。
请参阅图1，在本实施例中，所述第二薄膜层40包括依次设置在所述N型半导体21上的N型导电金属层41以及第二布拉格反射层42，在具体实施时，N型焊盘400设置在第二布拉格反射层42上，并且与N型导电金属层41相对应。
实施例二
请参阅图2，所示为本发明第二实施例提供的一种倒装发光二极管芯片的制备方法，所述制备方法包括以下步骤：
步骤一：提供一衬底10；
需要解释的是，衬底10为蓝宝石衬底、石英衬底、玻璃衬底、聚合物衬底以及陶瓷衬底中的一种，在本实施例中，衬底10优选蓝宝石衬底。
步骤二：在所述衬底10上生长外延层20，所述外延层20包括N型半导体21、有源发光层22以及P型半导体23，其中所述有源发光层22以及所述P型半导体23设置在所述N型半导体21上表面的一侧；
在具体实施时，首先在衬底10上生长N型半导体21，然后在N型半导体21上表面的一侧生长有源发光层22，接着在有源发光层22上生长P型半导体23，从而在衬底10上形成外延层20。
步骤三：利用光刻和电感耦合等离子体刻蚀工艺在所述外延层20上刻蚀形成隔离槽211，经所述隔离槽211将所述外延层20分隔开，以使所述外延层20形成若干个独立的发光区域；
需要解释的是，隔离槽50将外延层20分隔开之后，使得外延层20能够形成若干个独立的发光区域，进而使得外延层20上具有若干个能够独立的发光的二极管。
步骤四：利用光刻以及电感耦合等离子体刻蚀工艺在所述N型半导体21上刻蚀出N型半导体导电台阶210，所述N型半导体导电台阶210刻蚀在所述N型半导体21上表面远离所述有源发光层22的一侧；
在具体实施时，在N型半导体21上刻蚀出N型半导体导电台阶210时，往刻蚀机内通入氦气，氦气由于其具有良好的热传导性，能将芯片上的温度均匀化，从而使得N型半导体21上刻蚀出的N型半导体导电台阶210更加的均匀，进而提升N型半导体导电台阶210的导电性能。
步骤五：继续利用光刻以及电感耦合等离子体刻蚀工艺对所述N型半导体导电台阶210进行粗糙化处理，以得到若干个凹槽211，若干个所述凹槽211均匀刻蚀在所述N型半导体导电台阶210上；
需要解释的是，在N型半导体导电台阶210的表面进行刻蚀，以使N型半导体导电台阶210的表面形成粗糙化的图形，也就是若干个凹槽211，若干个凹槽211的形状均匀统一，但若干个凹槽211的投影形状可以为三角形、梯形、方形以及不规则图形中的一种，由于对凹槽211的形状并没有特殊的要求，因此在刻蚀形成凹槽211的过程中，降低凹槽211的刻蚀难度，以此降低生产升本，由于在N型半导体导电台阶210的表面可出若干个凹槽211，能够有效的增加N型半导体导电台阶210的表面积，从而在不减少发光区面积的情况下，增加导电金属与N型半导体导电台阶210的表面积，降低倒装发光二极管的工作电压，提升倒装发光二极管的发光效率。
值得说明的是，在本实施例中，N型半导体导电台阶210表面的粗糙化图形，也就是若干个凹槽211正向投影为圆形，其直径为2um，截面为梯形，深度为0.5um，相邻的两个凹槽211的中心间距为3um，凹槽211侧壁与底部所夹锐角为60°，以使若干个凹槽211能够有效的增大N型半导体导电台阶210的表面积，从而在不减少发光区面积的前提下，增加导电金属与N型半导体21的接触面积，以提升该倒装发光二极管的发光效率。
步骤六：在所述P型半导体23上沉积电流阻挡层31；
在具体实施时，沉积电流阻挡层31时，采用物理气相沉积、化学气相沉积、光刻以及湿法腐蚀工艺中的一种，以使N型半导体导电台阶210上可选多种工艺中的一种沉积形成电流阻挡层31，在本实施例中，优选物理气相沉积工艺。
步骤七：在所述电流阻挡层31上沉积电流扩展层32；
在具体实施时，在沉积电流扩展层32的过程中，采用磁控溅射、光刻以及湿法腐蚀工艺中的一种，以使电流阻挡层31上可选多种工艺中的一种沉积形成电流阻挡层31，在本实施例中，优选磁控溅射。
步骤八：在所述电流扩展层32上蒸镀形成N型导电金属层41，在所述P型半导体23上蒸镀形成P型导电金属层33；
在具体实施时，在电流扩展层32上蒸镀形成的N型导电金属层41采用Lift-Off及电子束蒸镀工艺中的一种制备而成，在P型半导体23上蒸镀形成的P型导电金属层33同样是采用Lift-Off及电子束蒸镀工艺中的一种制备而成。
步骤九：在所述P型导电金属层33与所述N型导电金属层41上分别沉积出第一布拉格反射层34及第二布拉格反射层42；
在具体实施时，沉积形成的所述第一布拉格反射层34与第二布拉格反射层42均采用电子束蒸镀、光刻以及电感耦合等离子体刻蚀工艺制备而成，需要解释的是，第一布拉格反射层34与第二布拉格反射层42在制备的时候是同时沉积的。
步骤十：在所述第一布拉格反射层34和第二布拉格反射层42上蒸镀形成P型焊盘300以及N型焊盘400，且所述N型焊盘400、所述P型焊盘300分别与所述N型导电金属层41、P型导电金属层33相对应；
在具体实施时，蒸镀形成的所述N型焊盘400以及所述P型焊盘300均采用Lift-Off及电子束蒸镀工艺制备而成。
综上，本发明上述实施例当中的倒装发光二极管芯片及其制备方法，通过在N型半导体导电台阶210上进行纳米图形粗糙化处理，也就是在N型半导体导电台阶210上刻蚀出若干个凹槽211，以达到增加N型半导体导电台阶210的表面积的目的，从而在不减少发光区面积的情况下，增加N型导电金属层41与N型半导体21的接触面积，进而能够有效的降低倒装发光二极管的工作电压，提升倒装发光二极管的发光效率。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种倒装发光二极管芯片，其特征在于，包括：
衬底；
外延层，设置在所述衬底上表面，所述外延层包括依次设于所述衬底上表面的N型半导体、有源发光层以及P型半导体，所述有源发光层与所述P型半导体层设置在所述N型半导体上表面的一侧；
N型半导体导电台阶，设置在所述N型半导体上，所述N型半导体导电台阶上设有若干个凹槽，用于增加所述N型半导体导电台阶的表面积；
第一薄膜层，设置在所述P型半导体上，所述第一薄膜层的上表面设置有P型焊盘；
第二薄膜层，设置在所述N型半导体上表面远离所述有源发光层的一侧，所述第二薄膜层的上表面设置有N型焊盘。
2.根据权利要求1所述的倒装发光二极管芯片，其特征在于，所述衬底上设置有隔离槽，用于将若干组所述外延层分隔开。
3.根据权利要求1所述的倒装发光二极管芯片，其特征在于，所述第一薄膜层包括依次设置在所述P型半导体上的电流阻挡层、电流扩展层、P型导电金属层以及第一布拉格反射层。
4.根据权利要求1所述的倒装发光二极管芯片，其特征在于，所述第二薄膜层包括依次设置在所述N型半导体上的N型导电金属层以及第二布拉格反射层。
5.一种倒装发光二极管芯片的制备方法，其特征在于，所述制备方法包括以下步骤：
步骤一：提供一衬底；
步骤二：在所述衬底上生长外延层，所述外延层包括N型半导体、有源发光层以及P型半导体，其中所述有源发光层以及所述P型半导体设置在所述N型半导体上表面的一侧；
步骤三：利用光刻和电感耦合等离子体刻蚀工艺在所述外延层上刻蚀形成隔离槽，经所述隔离槽将所述外延层分隔开，以使所述外延层形成若干个独立的发光区域；
步骤四：利用光刻以及电感耦合等离子体刻蚀工艺在所述N型半导体上刻蚀出N型半导体导电台阶，所述N型半导体导电台阶刻蚀在所述N型半导体上表面远离所述有源发光层的一侧；
步骤五：继续利用光刻以及电感耦合等离子体刻蚀工艺对所述N型半导体导电台阶进行粗糙化处理，以得到若干个凹槽，若干个所述凹槽均匀刻蚀在所述N型半导体导电台阶上；
步骤六：在所述P型半导体上沉积电流阻挡层；
步骤七：在所述电流阻挡层上沉积电流扩展层；
步骤八：在所述电流扩展层上蒸镀形成P型导电金属层，在所述N型半导体上蒸镀形成N型导电金属层；
步骤九：在所述P型导电金属层以及所述N型导电金属层上分别沉积第一布拉格反射层及第二布拉格反射层；
步骤十：在所述第一布拉格反射层和第二布拉格反射层上分别蒸镀形成P型焊盘以及N型焊盘，且所述N型焊盘、所述P型焊盘分别与所述N型导电金属层、P型导电金属层相对应。
6.根据权利要求5所述的倒装发光二极管芯片的制备方法，其特征在于，所述步骤六中，沉积所述电流阻挡层采用物理气相沉积、化学气相沉积、光刻以及湿法腐蚀工艺中的一种制备而成。
7.根据权利要求5所述的倒装发光二极管芯片的制备方法，其特征在于，所述步骤七中，沉积所述电流扩展层采用磁控溅射、光刻以及湿法腐蚀工艺中的一种制备而成。
8.根据权利要求5所述的倒装发光二极管芯片的制备方法，其特征在于，所述步骤八与所述步骤十中，蒸镀形成的所述P型导电金属层、所述N型导电金属层、所述N型焊盘以及所述P型焊盘均采用Lift-Off及电子束蒸镀工艺制备而成。
9.根据权利要求5所述的倒装发光二极管芯片的制备方法，其特征在于，所述步骤九中，沉积形成的所述第一布拉格反射层和第二布拉格反射层采用电子束蒸镀、光刻以及电感耦合等离子体刻蚀工艺制备而成。
10.根据权利要求5所述的倒装发光二极管芯片的制备方法，其特征在于，所述步骤五中，所述凹槽的深度为0.1-2um，相邻两所述凹槽的中心间距为2-10um，所述凹槽的侧壁与底部的夹角为20-80°。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211325779.5A CN115548190A (zh) | 2022-10-27 | 2022-10-27 | 一种倒装发光二极管芯片及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211325779.5A CN115548190A (zh) | 2022-10-27 | 2022-10-27 | 一种倒装发光二极管芯片及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115548190A true CN115548190A (zh) | 2022-12-30 |
Family
ID=84719085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211325779.5A Pending CN115548190A (zh) | 2022-10-27 | 2022-10-27 | 一种倒装发光二极管芯片及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115548190A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116613259A (zh) * | 2023-07-20 | 2023-08-18 | 江西兆驰半导体有限公司 | 一种倒装led芯片及制备方法 |
-
2022
- 2022-10-27 CN CN202211325779.5A patent/CN115548190A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116613259A (zh) * | 2023-07-20 | 2023-08-18 | 江西兆驰半导体有限公司 | 一种倒装led芯片及制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11742458B2 (en) | Textured optoelectronic devices and associated methods of manufacture | |
| US8334542B2 (en) | Light emitting diode and manufacturing method thereof | |
| US20190115511A1 (en) | Light Emitting Diode and Fabrication Method Thereof | |
| JP6161955B2 (ja) | パターン化界面を有する発光素子及びその製造方法 | |
| CN100563037C (zh) | 一种发光二极管芯片及其制造方法 | |
| CN101515624B (zh) | 发光二极管芯片的制造方法 | |
| CN102254809B (zh) | 一种图形化蓝宝石衬底的干法刻蚀方法 | |
| CN110233191B (zh) | 一种led芯片及其制作方法 | |
| CN115548190A (zh) | 一种倒装发光二极管芯片及其制备方法 | |
| WO2017185849A1 (zh) | 发光元件及其制备方法 | |
| US20130207143A1 (en) | Patterned substrate of light emitting semiconductor device and manufacturing method thereof | |
| CN114709307A (zh) | 一种倒装发光二极管芯片及其制备方法 | |
| KR20110130204A (ko) | 반도체 발광소자 및 그 제조방법 | |
| CN101908594A (zh) | 一种反极性AlGaInP红光LED芯片电流扩展的制作方法 | |
| CN106876547B (zh) | 薄膜型发光二极管及其制作方法 | |
| CN102651438A (zh) | 衬底、该衬底的制备方法及具有该衬底的芯片 | |
| TWI462331B (zh) | 發光二極體晶片及其製造方法 | |
| TWI479686B (zh) | 發光二極體 | |
| WO2020192308A1 (zh) | 一种复合衬底及其制备方法和利用其制备发光元件的方法 | |
| TWI514621B (zh) | 發光二極體結構 | |
| CN109461753B (zh) | 一种大注入倒装微米led芯片及其制备方法 | |
| KR20120084841A (ko) | 발광 다이오드 소자 및 그의 제조 방법 | |
| CN103855257A (zh) | 蓝宝石图形衬底及其制备方法和发光二极管的制造方法 | |
| CN103855254B (zh) | 一种发光二极管的制造方法 | |
| KR100632205B1 (ko) | 광가이드부를 갖는 발광 다이오드 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |