CN115508852A

CN115508852A - ToF***

Info

Publication number: CN115508852A
Application number: CN202210630120.4A
Authority: CN
Inventors: K·巴克比; N·达顿
Original assignee: STMicroelectronics Research and Development Ltd
Current assignee: STMicroelectronics Research and Development Ltd
Priority date: 2021-06-07
Filing date: 2022-06-06
Publication date: 2022-12-23
Also published as: US11977186B2; US20220390576A1

Abstract

本发明的实施例涉及ToF***。在一个实施例中，一种方法包括：将多个模拟计数器的相应计数值重置为初始计数值，多个模拟计数器中的每个模拟计数器对应于飞行时间(ToF)直方图的直方图箱；在重置相应计数值之后，从时间数字转换器(TDC)接收多个数字地址；在积分周期期间，对于每个接收的数字地址，基于接收的数字地址选择一个模拟计数器，并且将所选择的一个模拟计数器的相应计数值朝向第二计数值改变离散量，其中每个模拟计数器在积分周期结束时具有最终计数值；以及在积分周期之后，基于对应模拟计数器的最终计数值，确定ToF直方图的每个直方图箱的相关最终箱计数。

Description

ToF***

技术领域

本公开总体上涉及电子***和方法，并且在特定实施例中涉及飞行时间(ToF)***。

背景技术

用于确定到物体的距离(或范围)的设备是已知的。一种用于确定到物体距离的方法称为飞行时间(ToF)。该方法包括朝向物体发送光信号并且测量信号传播到物体和返回所花费的时间。信号为进行该传播所花费的时间可以通过测量从光源出来的信号与从物体反射并且由光传感器检测到的信号之间的时间差来计算。知道这个时间差和光速就可以确定到物体的距离。

单光子雪崩二极管(SPAD)可以用作反射光的检测器。通常，SPAD阵列作为传感器提供，以检测反射光脉冲。光子可以通过光电效应在SPAD中生成载流子。光生载流子可以在SPAD阵列中的SPAD中的一个或多个SPAD中触发雪崩电流。雪崩电流可以发信号通知事件，即，已经检测到光的光子。

时间数字转换器(TDC)可以用于计算光的发射时间与反射光的到达时间之间的时间差以获取到物体的距离。

检测器(例如，SPAD阵列)被配置为在短时间段内生成很多快速读数。因此，通常生成检测到的事件(例如，接收的光子)的直方图，其中检测到的事件的到达时间在直方图箱(bin)中被量化，直方图箱可以被后处理以标识检测器的视场(FoV)内多个目标的位置/距离。

直接ToF(DTOF)图像传感器使用ToF技术来确定朝向目标的距离以提供例如3D深度图。DTOF图像传感器通常包括图像捕获机制、(一个或多个)数据转换器和定时生成电路。

发明内容

根据一个实施例，一种方法包括：将多个模拟计数器的相应计数值重置为初始计数值，多个模拟计数器中的每个模拟计数器对应于飞行时间(ToF)直方图的直方图箱(_箱)；在重置多个模拟计数器的相应计数值之后，从时间数字转换器(TDC)接收多个数字地址，TDC具有耦合到单光子雪崩二极管(SPAD)的输入；在积分周期期间，针对多个数字地址中的每个接收的数字地址，基于接收的数字地址选择多个模拟计数器中的一个模拟计数器，并且将所选择的一个模拟计数器的相应计数值朝向第二计数值改变离散量，第二计数值不同于初始计数值，其中每个模拟计数器在积分周期结束时具有最终计数值；以及在积分周期之后，基于对应模拟计数器的最终计数值确定ToF直方图的每个直方图箱的相关最终箱计数。

根据一个实施例，一种飞行时间(ToF)***包括：多个单光子雪崩二极管(SPAD)，SPAD被配置为生成SPAD事件；耦合到多个SPAD的多个时间数字转换器(TDC)，其中多个TDC中的每个TDC被配置为基于由多个SPAD中的相关SPAD生成的SPAD事件生成数字地址；多个直方图生成电路，多个直方图生成电路中的每个直方图生成电路耦合到多个TDC中的相应TDC，其中每个直方图生成电路包括：具有多个输出和被配置为从相应TDC接收数字地址的输入的寻址逻辑电路，以及多个模拟计数器，其中多个模拟计数器中的每个模拟计数器包括耦合到寻址逻辑电路的多个输出中的相应输出的输入，其中每个模拟计数器包括相关存储电容器；以及耦合到多个模拟计数器的模数转换器(ADC)，其中：每个直方图生成电路被配置为将每个模拟计数器的相关存储电容器的电压重置为第一电压，寻址逻辑电路被配置为在积分周期期间在多个模拟计数器的重置之后，针对每个接收的数字地址，基于接收的数字地址选择多个模拟计数器中的一个模拟计数器，并且使所选择的一个模拟计数器的输入生效(assert)，其中所选择的一个模拟计数器被配置为当所选择的一个模拟计数器的输入被生效时，将所选择的一个模拟计数器的相关存储电容器的电压朝向第二电压改变离散电压，其中每个模拟计数器的相关存储电容器被配置为在积分周期结束时具有最终电压，并且ADC被配置为将每个模拟计数器的相关存储电容器的最终电压转换为对应数字计数，其中每个数字计数与ToF直方图的直方图箱相关联，并且其中ToF直方图的每个直方图箱的相关最终箱计数基于相关数字计数。

根据一个实施例，一种飞行时间(ToF)***包括：单光子雪崩二极管(SPAD)阵列，SPAD阵列包括像素阵列，像素阵列的每个像素包括SPAD和SPAD前端电路；耦合到SPAD阵列的相应SPAD的多个时间数字转换器(TDC)，其中多个TDC中的每个TDC被配置为基于由相应SPAD生成的SPAD事件生成数字地址，其中数字地址中的每个数字地址包括m位，m为大于或等于1的正整数；多个直方图生成电路，多个直方图生成电路中的每个直方图生成电路包括：具有n个输出和被配置为从相应TDC接收数字地址的输入的寻址逻辑电路，n个模拟计数器，n等于2^m，其中n个模拟计数器中的每个模拟计数器包括耦合到寻址逻辑电路的n个输出中的相应输出的输入，其中每个模拟计数器包括相关存储电容器，n个第一逻辑门，n个第一逻辑门中的每个第一逻辑门具有分别耦合到寻址逻辑电路的n个输出的第一输入，以及具有耦合到n个第一逻辑门中的每个第一逻辑门的第二输入的输出的脉冲控制电路；以及耦合到n个模拟计数器的模数转换器(ADC)。

附图说明

为更完整地理解本发明及其优点，现在结合附图参考以下描述，在附图中：

图1示出了根据本发明的实施例的飞行时间(ToF)成像***；

图2和图3示出了根据本发明的实施例的将图1的TDC和图1的对应直方图生成电路耦合到图1的SPAD阵列的可能实现的示意图；

图4示出了根据本发明的实施例的图示基于图1的ToF成像***的ToF测量来生成ToF直方图的过程的图；

图5示出了根据本发明的实施例的图示直方图生成电路的ToF***的一部分的示意图；

图6和图7示出了根据本发明的实施例的用于生成和读取ToF直方图的实施例方法的流程图；

图8示出了根据本发明的实施例的在图7的方法的执行期间递减模拟计数器的时序图；

图9和图10示出了根据本发明的实施例的图示图5的模数转换器(ADC)的ToF***的部分的示意图；

图11示出了根据本发明的实施例的图9的ADC的一部分的示意图；

图12示出了根据本发明的实施例的图5的模拟计数器的示意图；

图13示出了根据本发明的实施例的在图7的方法的执行期间与图12的模拟计数器相关联的波形的时序图；

图14示出了根据本发明的实施例的图5的模拟计数器的示意图；

图15和图16示出了根据本发明的实施例的图示ToF***的一部分的图；

图17示出了根据本发明的实施例的图示图16的ToF***的一部分(未按比例)的可能实现的布局的俯视图；

图18和图19示出了根据本发明的实施例的低压数字信号(LVDS)锁存器；

图20A和图20B分别示出了根据本发明的实施例的作为SPAD阵列的部分的像素和对应时序图；

图21示出了根据本发明的实施例的图示ToF***的一部分的图；

图22示出了根据本发明的实施例的图示图21的ToF***的一部分的可能实现的布局的透视图的图；

图23A示出了根据本发明的实施例的像素；

图23B示出了根据本发明的实施例的图示由图23A的像素接收的差分信号的时序图；

图24A示出了根据本发明的实施例的像素；

图24B示出了根据本发明的实施例的对于图24A的像素的不同操作模式的图24A的开关的状态；以及

图25示出了根据本发明的实施例的图24A的自参考控制电路。

除非另有说明，否则不同附图中的对应的数字和符号通常指代对应的部分。绘制这些图是为了清楚地说明优选实施例的有关方面，并且这些图不一定按比例绘制。

具体实施方式

下面详细讨论公开的实施例的制作和使用。然而，应当理解，本发明提供了很多适用的发明性概念，这些概念可以体现在各种各样的具体上下文中。所讨论的具体实施例仅用于说明制造和使用本发明的具体方式，并不限制本发明的范围。

下面的描述说明了各种具体细节以提供对根据本说明书的若干示例实施例的深入理解。这些实施例可以在没有这些具体细节中的一个或多个的情况下获取，或者可以通过其他方法、组件、材料等获取。在其他情况下，已知的结构、材料或操作未详细示出或描述，以免混淆实施例的不同方面。在本说明书中对“实施例”的引用表示与该实施例相关地描述的特定配置、结构或特征被包括在至少一个实施例中。因此，可能出现在本说明书的不同位置处的诸如“在一个实施例中”等短语不一定完全指代同一实施例。此外，特定形成方式、结构或特征可以在一个或多个实施例中以任何适当的方式进行组合。

将在具体上下文中描述本发明的实施例，包括使用基于电荷转移放大器(chargetransfer amplifier，CTA)的模拟计数器的ToF直方图生成电路的ToF***、以及包括多个SPAD传感器像素的SPAD阵列。本发明的实施例可以与其他类型的模拟计数器、其他类型的ToF传感器、和/或其他类型的ToF像素设计一起使用。一些实施例可以在其他类型的应用中实施，诸如可以受益于基于CTA的模拟计数器和/或SPAD传感器像素的应用。

在本发明的实施例中，多个模拟积分器用于基于来自一个或多个SPAD的相关SPAD事件，来确定和存储直方图箱计数。基于来自TDC的输出的数字寻址(例如，使用解码器)用于选择要递增的模拟积分器(直方图箱)。(例如，共享的)模数转换器(ADC)用于从与一个或多个SPAD相关联的模拟积分器中的每个读取箱计数。在一些实施例中，作为模拟计数器进行操作的模拟积分器在像素中实施。在一些实施例中，模拟计数器用电荷转移放大器(CTA)来实施。

通过使用数字寻址，一些实施例有利地能够使用模拟计数器来实现直方图生成速度，该直方图生成速度类似于在依赖于SRAM或并行化计数器的实现中实现的直方图生成速度。在一些实施例中，与依赖于SRAM或并行化计数器的实现相比，模拟计数器的使用可以有利地实现更低功率的操作和/或更小的面积。

在一些实施例中，(例如，共享的)ADC使用与模拟积分器协作而生成的自参考斜坡来确定模拟积分器的箱计数。在一些实施例中，使用自参考ADC可以有利地提高线性度，实现更大的计数范围(例如，通过允许更小的步长ΔV)，降低噪声，并且实现直方图箱之间的良好匹配，例如，当与不使用自参考ADC的实现相比时。

在一些实施例中，低压数字信号(LVDS)锁存器用于ToF***的时钟分配。在一些实施例中，使用LVDS锁存器进行时钟分配有利地允许时钟传播具有低功耗和/或像素内的零静态电流。

在一些实施例中，TDC可以用一个或多个LVDS锁存器来实现。在一些实施例中，LVDS锁存器可以同时作为TDC和作为用于多个模拟计数器的数字寻址的解码器和/或作为自参考ADC的比较器进行操作。在一些实施例中，将LVDS锁存器重新用于接收时钟信号、执行TDC操作、数字寻址操作和/或自参考ADC的比较器操作可以有利地实现低功率和小型实现直方图生成和读出电路。在一些实施例中，直方图生成电路的部分或全部可以在像素内实现。

一些实施例的附加优点包括使用LVDS锁存器和基于CTA的模拟计数器，来实现具有较小面积和低功率ToF像素的ToF***。一些实施例可以在使用诸如大于1兆像素的大ToF传感器阵列(例如，SPAD阵列)的ToF***中实现小面积和低功率像素设计。

使用ToF技术的光学测距设备依赖于检测来自其视场(FoV)中的物体(目标)的返回信号来确定这些物体距测距设备的范围。图1示出了根据本发明的实施例的ToF***(例如，DTOF***)100。ToF***100包括照明源106、SPAD阵列104、多个TDC 102、多个直方图生成电路118、处理器110和定时生成电路108。路由电路112将SPAD阵列104的SPAD耦合到TDC102(例如，经由金属迹线和/或(一个或多个)逻辑电路)。

在正常操作期间，照明源106朝向物体116发射光脉冲122，例如，在由定时生成器电路108控制的时间。反射光脉冲124由SPAD阵列104感测并且由路由电路112路由到TDC102。TDC 102生成光脉冲122的发射与反射光脉冲124的接收之间的时间的数字表示。直方图生成电路118基于TDC 102的输出生成ToF直方图。然后处理器110例如以已知方式处理ToF直方图，例如，以确定到物体116的距离和/或生成3D深度图。

ToF直方图可以被理解为具有与从光脉冲(例如，122)的发射开始的不同时间相对应的箱的直方图。通常，较低箱(例如，十进制箱1和2、或等效的二进制箱00和01)对应于较短时间(和因此较近目标)，而较高箱(例如，十进制箱9和10、或等效的二进制箱1001和1010)对应于较长时间(和因此较远目标)。在一些实施例中，具有多个箱(例如，4、8、64、128或更多个箱)的ToF直方图允许DTOF操作，例如，其中使用脉冲化光源(例如，106)并且到(一个或多个)目标的距离直接基于ToF直方图的(一个或多个)峰值来计算。

照明源106可以以本领域已知的任何方式实现。例如，照明源106可以实现为垂直腔面发射激光器(VCSEL)。其他实现也是可能的。

处理器110可以实现为通用数字信号处理器(DSP)、包括例如耦合到存储器的组合电路的处理器或控制器。例如，在一些实施例中，处理器110被配置为执行存储在存储器中的指令。处理器110也可以实现为定制的专用集成电路(ASIC)。其他实现也是可能的。

在一些实施例中，定时生成电路108生成例如，周期性信号CLK_触发(CLK_trigger)以触发照明源106发射光脉冲122。在一些实施例中，定时生成电路108还提供指示光脉冲122到TDC 102的发射时间的信号CLK_采样(CLK_sample)，例如，以用作参考信号。在一些实施例中，信号CLK_采样可以包括多个异相时钟信号。例如，在一些实施例中，m个时钟信号(诸如m个异相差分时钟信号)可以被提供给TDC 102，其中TDC 102被配置为生成m位数字地址。在一些实施例中，信号CLK_采样可以携带与时间戳相关联的数据。定时生成电路108可以以本领域已知的任何方式来实现。

TDC 102生成指示参考时间(例如，由信号CLK_采样给出)与事件时间(例如，SPAD的激活时间)之间的时间的输出。在一些实施例中，TDC 102可以以本领域已知的任何方式来实现。例如，TDC 102可以使用多个触发器来实现，多个触发器基于一个或多个参考时钟更新它们的状态，并且TDC 102基于在多个触发器接收到SPAD事件时触发器的状态，来确定SPAD事件与参考之间的时间。在一些实施例中，由TDC使用多个异相时钟来更新TDC的触发器的状态。其他实现也是可能的。

SPAD阵列104可以包括例如布置成行和列的多个像素，其中每个像素包括一个或多个SPAD(例如，202、302、2002，分别如图2、图3和图20所示)和SPAD前端电路(例如，2004、2404，分别如图20和图24所示)。其他实现也是可能的。

如稍后将更详细描述的，在一些实施例中，TDC和直方图生成电路可以在SPAD阵列的像素内部实现。在一些实施例中，TDC可以是直方图生成电路的一部分。

在一些实施例中，SPAD阵列104的每个SPAD耦合到对应TDC102。在一些实施例中，多个SPAD经由例如或(OR)树共享同一TDC102。例如，图2和图3示出了根据本发明的实施例的TDC 102和对应直方图生成电路118到SPAD阵列104的耦合的可能实现的示意图。

如图2所示，在一些实施例中，SPAD阵列104的每个像素包括单个SPAD 202，并且每个TDC 102可以经由一个或多个缓冲器204(其中缓冲器204是路由电路112的一部分)耦合到单个SPAD 202。在一些实施例中，作为一个或多个缓冲器204的替代或补充，可以使用一个或多个反相器。

如图3所示，在一些实施例中，SPAD阵列104的每个像素包括多个SPAD 202，并且每个TDC 102可以经由OR树304耦合到多个SPAD 302(其中OR树304是路由电路112的一部分)。不同数目的SPAD可以用于SPAD阵列104的每个像素，诸如2、4、6、10、16等。

直方图生成电路118被配置为基于对应TDC 102的输出来生成ToF直方图。例如，图4示出了根据本发明的实施例的图示基于ToF***100的ToF测量来生成ToF直方图的过程的图。

在正常操作期间，对于每个发射的光脉冲122，TDC 102测量发射的光脉冲122(例如，基于信号CLK_采样)和接收的反射光脉冲124(例如，基于TDC输入信号In₁₀₂)之间的时间Δt，并且向直方图生成电路118发送指示时间Δt的数字代码Out₁₀₂。直方图生成电路118接收数字代码Out₁₀₂并且递增与数字代码Out₁₀₂相关联的直方图箱。如稍后将更详细描述的，直方图箱和直方图箱的递增可以用模拟计数器来实现。

在一些实施例中，数字代码Out₁₀₂可以是例如7位字。在一些实施例中，数字代码Out₁₀₂可以用少于7位(诸如6位、4位或更少)来实现，或用多于7位(诸如8位或更多)来实现。数字代码Out₁₀₂也可以称为数字地址Out₁₀₂。

在一些实施例中，数字代码Out₁₀₂使用二进制编码，使得数字代码Out₁₀₂对应于直方图箱的二进制地址。例如，当数字代码Out₁₀₂为10时，箱2递增，当数字代码Out₁₀₂为101时，箱5递增，等等。其他实现也是可能的。

直方图生成可以在片上执行(例如，在与图像传感器(诸如SPAD阵列)所位于的相同的集成电路中)，或在片外执行(例如，在集成电路外部的、包括图像传感器的电路中)。片外直方图生成可以有利地允许使用快速、强大的处理器来生成ToF直方图。片上直方图生成可以有利地避免从图像传感器的每个像素(例如，SPAD或一组SPAD)输出事件信号(例如，SPAD事件)或原始TDC数据，这可以有利地降低输出数据速率并且降低功耗。例如，在一些实施例中，直方图生成的片上实现可以实现与正在生成的数据量成比例的数据压缩率。例如，在一些实施例中，直方图生成的片上实现可以实现Num_TDC_Timestamps·TDC_bit_depth与num_bins·2^{bit_depth_per_bin}的数据压缩比，其中Num_TDC_Timestamps表示TDC 102的时间戳的数目，TDC_bit_depth表示TDC 102的位深，bit_depth_per__箱表示由直方图生成电路118生成的直方图的每个箱的位深，num__箱s表示由直方图生成电路118生成的直方图的箱的数目。例如，与用于内部片上直方图的、在积分时间之后以较低频率传输的直方图的(256×8＝)2048b相比，1024个光子触发8b TDC时间戳(用于外部处理)和具有256个箱(每个箱8b)的8b TDC加直方图可以导致用于外部处理的以非常高的频率传输的(1024×8＝)8192b(在积分时间期间在照明源106触发时)，因此在本示例中得到的压缩比为4。压缩比可以高于4。例如，在一些实施例中，与输出原始TDC数据相比，直方图生成的片上实现可以实现大约256倍或更大的数据压缩(从直方图生成电路118输出的数据)。

在一些实施例中，SPAD阵列104、路由电路112、TDC 102和直方图生成电路118可以在同一集成电路(IC)中实现。在一些实施例中，同一IC还包括照明源106和定时生成电路108、和/或处理器110的部分或全部。在一些实施例中，TDC 102和直方图生成电路118被设置为与SPAD阵列104相邻。在一些实施例中，ToF***可以包括设置在SPAD阵列内部的TDC102和直方图生成电路118。例如，在一些实施例中，SPAD阵列的每个像素具有对应TDC 102和直方图生成电路118。其他实现也是可能的。

图5示出了根据本发明的实施例的图示直方图生成电路518的ToF***500的一部分的示意图。ToF***100可以实现为ToF***500。每个直方图生成电路118可以实现为直方图生成电路518。

在正常操作期间，响应于TDC输入信号In₁₀₂的激活(例如，信号In₁₀₂脉冲化)，TDC102向寻址逻辑电路504发送数字代码Out₁₀₂，并且输入信号In₅₀₂也被激活。响应于接收到数字代码Out₁₀₂，寻址逻辑电路504激活其n个输出中与数字代码Out₁₀₂相对应的一个输出，其中数字代码Out₁₀₂具有log₂n位。例如，在n等于128的实施例中，数字代码Out₁₀₂具有log₂128＝7位，并且数字代码Out₁₀₂的可能代码中的每个激活唯一的输出Out₅₀₄。例如，在一些实施例中，当数字代码Out₁₀₂等于0时，仅输出Out_{504_0}被激活，当数字代码Out₁₀₂等于1时，仅输出Out_{504_1}被激活，等等。

响应于输入In₅₀₂的激活，脉冲控制电路502激活输出Out₅₀₂。因此，当输出Out₅₀₂被激活时，与(AND)门506在其第一输入中都接收到1，但AND门506中只有一个(对应于与数字代码Out₁₀₂相对应的输出Out₅₀₄的AND门506)在其第二输入中接收到1。结果，n个模拟计数器508中只有一个被递增。

在一些实施例中，模拟计数器508被配置为在每次输入In₅₀₈被激活时将内部电压改变(例如，递增或递减)量化(例如，固定离散)量(例如，ΔV)。因此，在一些实施例中，n个模拟计数器508中的每个用作(n个直方图箱中的)相应直方图箱的存储器件，例如，其中值存储在模拟计数器508的电压中(例如，在电容器中)。

存储在模拟计数器508中的计数可以通过使用模数转换器(ADC)来读取。例如，一些实施例可以使用单个共享ADC 510来从n个模拟计数器508中的每个中读取(例如，顺序地)电压(例如，相应电容器的电压)，其中所读取电压指示相应直方图箱的计数。通过共享单个ADC来测量来自n个模拟计数器508中的每个的电压中的每个，一些实施例有利地减少或最小化不同直方图箱之间的测量差异(例如，减少与差异像素的偏移和固定模式噪声相关联的误差)，与使用多个ADC相比，这可以有利地产生相同(或大致相同)大小的直方图箱。

寻址逻辑电路504可以实现为常规的n取1解码器(1-of-ndecoder)，其中单个“热”输出基于数字代码Out₁₀₂被激活，而解码器的其余输出保持停用。例如，在数字代码Out₁₀₂是7位字的实施例中，寻址逻辑电路504可以实现为具有分别耦合到128个AND门506的128个输出的128取1解码器。其他实现也是可能的。

脉冲控制电路502被配置为与寻址逻辑电路504同步地激活输出Out₅₀₂。例如，在一些实施例中，脉冲控制电路502可以包括延迟电路，该延迟电路在输入In₅₀₂被激活之后的延迟时间激活输出Out₅₀₂，使得在寻址逻辑电路504激活与数字代码Out₁₀₂相对应的输出Out₅₀₄的同时或之后不久，输出Out₅₀₂被激活。

在一些实施例中，脉冲控制电路502可以用反相器链(例如，链式连接的4个反相器)来实现。在一些实施例中，反相器链的一个或多个反相器可以具有负载输入(例如，通过电容器)。在一些实施例中，多个反相器链可以链式连接以实现期望延迟。诸如使用其他电路来生成延迟的其他实现也可以用于实现脉冲控制电路502。

在一些实施例中，输入In₅₀₂可以基于输入In₁₀₂来生成。例如，在一些实施例中，In₅₀₂可以与In₁₀₂相同。在一些实施例中，输入In₅₀₂可以基于数字输出Out₁₀₂来生成。例如，在一些实施例中，In₅₀₂可以响应于数字输出Out₁₀₂被更新而被激活。在一些实施例中，输入In₅₀₂可以基于用于触发寻址逻辑电路504基于代码Out₁₀₂来更新其输出Out₅₀₄的寻址逻辑电路触发器来生成。其他实现也是可能的。

图6示出了根据本发明的实施例的用于生成和读取ToF直方图的实施例方法600的流程图。ToF***100和500可以实现方法600。

在步骤602期间，重置模拟计数器(例如，506)。例如，在每次模拟计数器的相应输入(例如，In₅₀₈)被激活时模拟计数器被递减的一些实施例中，重置模拟计数器包括将用于存储每个模拟计数器的计数的内部电压设置为满量程值。在每次模拟计数器的相应输入(例如，In₅₀₈)被激活时模拟计数器被递增的一些实施例中，重置模拟计数器包括将用于存储每个模拟计数器的计数的内部电压设置为最小值(例如，0V)。在一些实施例中，所有n个模拟计数器(例如，508)被同时(并行)重置。在一些实施例中，重置模拟计数器可能需要100ns。也可以使用其他持续时间，诸如低于100ns(例如，90ns、50ns或更低)或高于100ns(例如，200ns或更高)。

在一些实施例中，控制器(例如，520)用于向模拟计数器提供信号以引起模拟计数器的重置。在一些实施例中，控制器520可以使用逻辑电路来实现，并且可以包括例如状态机。

在步骤604期间，在称为积分的过程中，基于从TDC(例如，102)接收的数字代码(例如，Out₁₀₂)序列来递增ToF直方图(例如，118)的直方图箱。例如，在一些实施例中，针对每个接收的数字代码Out₁₀₂激活n个输入In₅₀₈中的单个输入In₅₀₈。每次输入In₅₀₈被激活时，对应模拟计数器508将其内部电压改变(例如，递增或递减)量化值(例如，ΔV)。在一些实施例中，积分过程可以持续固定时间量，诸如100ns。也可以使用更长的积分时间，诸如200ns、1ms或更长，或者更短的积分时间，诸如90ns、50ns或更短。在一些实施例中，对于所有n个模拟计数器(例如，508)，积分阶段同时发生。

在询问(interrogation)过程完成之后，在步骤606期间，每个模拟计数器的内部电压例如由(例如，共享的)ADC(例如，510)来测量(例如，顺序地)，或者与每个内部电压相关联的计数被确定。在步骤608期间，基于所测量的电压或所测量的计数来确定与每个模拟计数器相关联的直方图箱计数。在每个模拟计数器(例如，506)在其相应输入(例如，In₅₀₆)被激活时递增的一些实施例中，由ADC测量的电压与模拟计数器的计数直接相关。在每个模拟计数器(例如，506)在其相应输入(例如，In₅₀₆)被激活时递减的一些实施例中，由ADC测量的电压与满量程减去模拟计数器的计数相关。例如，如果输入In₅₀₆需要100次激活才能从满量程内部电压变为最小内部电压，并且由ADC测量的电压对应于60次(剩余)激活，则存储在模拟计数器中的计数为100-60＝40(因为从100到60需要40次激活)。

在一些实施例中，(例如，共享的)自参考ADC用于测量每个模拟计数器的最终计数(例如，在步骤606期间)和每个计数器的满量程计数。通过使用自参考ADC，一些实施例有利地减轻了同一模拟计数器内以及模拟计数器之间的不同大小的量化步长的影响。

图7示出了根据本发明的实施例的用于生成和读取ToF直方图的实施例方法700的流程图。ToF***100和500可以实现方法700。方法700包括步骤602、604、606、706和708。方法602、604和606可以以与方法600中类似的方式执行。

如图7所示，在执行信号转换(步骤606)之后，在步骤602期间，再次重置模拟计数器。在重置模拟计数器之后，在步骤706期间，执行满量程转换。例如，在一些实施例中，对于每个模拟计数器506，输入In₅₀₂被激活多次，直到模拟计数器的内部电压达到预定阈值。

在一些实施例中，与模拟计数器(例如，506)的信号转换(例如，步骤606)相关联的计数和与同一模拟计数器的满量程转换(例如，706)相关联的计数可以用于在步骤708期间确定直方图箱计数。例如，在一些实施例中，对于递减模拟计数器(例如，506)，ADC(例如，510)可以在步骤606期间测量达到预定最小电压所需要的剩余激活次数Cnt_剩余(Cnt_remaining)(从积分过程结束时的电压开始)，并且可以在步骤706期间测量从满量程电压开始达到预定最小电压所需要的激活总数Cnt_满量程(Cnt_full-scale)。在一些这样的实施例中，直方图箱计数Cnt_箱(Cnt_bin)可以由下式给出

Cnt_箱＝Cnt_满量程–Cnt_剩余 (1)

在一些实施例中，对于递增模拟计数器(例如，506)，ADC(例如，510)可以在步骤606期间测量达到满量程电压所需要的剩余激活次数Cnt_剩余(从积分过程结束时的电压开始)，并且可以在步骤706期间测量从预定最小值开始达到满量程电压所需要的激活总数Cnt_满量程。在一些这样的实施例中，直方图箱计数Cnt_箱可以由等式1给出。

图8示出了根据本发明的实施例的在方法700的执行期间递减模拟计数器(例如，506)的时序图。图8图示了n个模拟计数器(例如，506)中的一个的内部电压V_cap。可以结合图7来理解图8。

如图8所示，在步骤602期间，内部电压V_cap重置为满量程电压V_FS。在一些实施例中，所有n个模拟计数器(例如，508)被同时重置(图8中未示出)。

在积分阶段(步骤604)期间，每次输入信号In₅₀₈被激活时，电压V_cap递减量化值(ΔV)。在积分阶段结束时，电压V_cap等于V_sig。如图8所示，电压V_sig指示电压V_cap递减的次数(等于输入信号In₅₀₈被激活的次数)。在一些实施例中，对于所有n个模拟计数器(图8中未示出)，积分阶段同时发生。

在信号转换阶段(606)期间，输入信号In₅₀₈被激活(例如，由状态机)，直到电压V_cap达到参考电压V_ref。在一些实施例中，V_ref等于0.5V。对于电压V_ref，也可以使用其他电压，诸如高于0.5V(例如，0.55V、0.6V或更高)或低于0.5V(例如，0.4V或更低)。诸如纹波计数器的计数器可以用于对输入信号In₅₀₈被激活以使电压V_cap从V_sig达到V_ref的次数(Cnt_剩余)进行计数。

在一些实施例中，针对每个模拟计数器508顺序地执行信号转换步骤(606)。因此，在一些实施例中，一旦确定了特定模拟计数器的计数Cnt_剩余，就为下一计数器执行信号转换步骤，直到为所有n个模拟计数器确定计数Cnt_剩余。

在执行信号转换步骤606之后(例如，对于所有模拟计数器)，电压V_cap被重置为满量程电压V_FS。在满量程转换阶段(706)期间，输入信号In₅₀₈被激活(例如，由状态机)，直到电压V_cap达到参考电压V_ref。诸如在信号转换阶段606期间使用的相同纹波计数器的计数器可以用于对输入信号In₅₀₈被激活以使电压V_cap从V_FS达到V_ref的次数(Cnt_满量程)进行计数。

在一些实施例中，针对每个模拟计数器508顺序地执行信号转换步骤(706)。因此，在一些实施例中，一旦确定了特定模拟计数器的计数Cnt_满量程，则为下一计数器执行信号转换步骤，直到为所有n个模拟计数器确定计数Cnt_满量程。

在一些实施例中，ADC 510通过控制脉冲控制电路502和寻址逻辑电路504来使特定模拟计数器508的特定输入信号In₅₀₈在信号转换阶段(606)期间和在满量程转换阶段(706)期间多次激活。例如，图9示出了根据本发明的实施例的说明ADC 910的ToF***900的一部分的示意图。ToF***500可以实现为ToF***900。ADC 510可以实现为ADC 910。寻址逻辑电路504可以实现为寻址逻辑电路904。脉冲控制电路502可以实现为脉冲控制电路902。

图9示出了与n个模拟计数器508中的单个模拟计数器508(例如，计数器508_i)相关联的电路，其中第i模拟计数器508可以是n个模拟计数器508中的任何一个。电路(例如，寻址逻辑电路904、脉冲控制电路902、脉冲生成器932、控制器930、多路复用器(MUX)940和纹波计数器934)中的一些可以在所有n个模拟计数器508之间共享。其他电路(例如，AND门506和936、模拟计数器508和比较器938)可以针对n个直方图箱中的每个被复制n次。其他实现也是可能的。例如，在一些实施例中，比较器938可以在ADC 910外部实现。

可以结合图8来理解图9。

在积分阶段(604)期间，控制器930使MUX 924和926分别选择输入信号In₅₀₂和输出代码Out₁₀₂。因此，在积分阶段(604)期间，模拟计数器508在每次输入In_{508_i}被激活时递增其计数。

在一些实施例中，在积分阶段(604)期间，ADC 910忽略输出Out_{508_i}。例如，在一些实施例中，纹波计数器934可以被停用(例如，在重置模式下)，或者纹波计数器934的输出可以在积分阶段(604)期间被忽略。其他实现也是可能的。

在信号转换阶段(606)开始时，控制器930使MUX 924和926分别选择脉冲生成器932的输出(Out₉₃₂)和输出代码Out₉₃₀。在信号转换阶段(606)期间，当第i模拟计数器508被选择用于信号转换时，控制器930使MUX 940将输出信号Out_{936_i}耦合到纹波计数器934的输入(In₉₃₄)，使解码器928选择激活输出Out_{504_i}，并且重置(例如，经由重置信号Rst₉₃₄)纹波计数器934。在纹波计数器934被重置之后，脉冲生成器932生成多个脉冲以引起输入In_{508_i}的相应多次激活，从而使电压V_cap减小直到达到电压V_ref。如AND门936所示，纹波计数器934在每次输出out₉₃₂脉冲化时增加其计数Cnt₉₃₄。一旦输出Out_{508_i}变得低于电压V_ref，AND门936输出为低，从而冻结纹波计数器934的状态，纹波计数器934具有等于Cnt_剩余的计数Cnt₉₃₄。计数Cnt₉₃₄(此时它等于第i模拟计数器508的计数Cnt_剩余)被传输给控制器930以供进一步处理。

在满量程转换阶段(706)期间，当第i模拟计数器508被选择用于满量程转换时，控制器930使MUX 940将输出信号Out_{936_i}耦合到纹波计数器934的输入(In₉₃₄)，使解码器928选择(激活)输出Out_{504_i}，重置(例如，经由重置信号Rst₉₃₄)纹波计数器934，并且重置第i模拟计数器508。在纹波计数器934被重置之后，脉冲生成器932生成多个脉冲以引起输入In_{508_i}的相应多次激活，从而使电压V_cap减小直到达到电压V_ref。如AND门936所示，纹波计数器934在每次输出out₉₃₂脉冲化时增加其计数Cnt₉₃₄。一旦输出Out_{508_i}变得低于电压V_ref，AND门936输出为低，从而冻结纹波计数器934的状态，纹波计数器934具有等于Cnt_满量程的计数Cnt₉₃₄。计数Cnt₉₃₄(此时它等于第i模拟计数器508的计数Cnt_满量程)被传输给控制器930以供进一步处理。

在一些实施例中，可以针对每个模拟计数器508连续执行步骤606、602和706。例如，在一些实施例中，对于第i模拟计数器，控制器930使MUX 940将输出信号Out_{936_i}耦合到纹波计数器934的输入(In₉₃₄)并且使解码器928选择激活输出Out_{504_i}，并且信号转换(606)、重置(602)和满量程转换(706)在更新MUX 940和解码器928的状态以选择下一模拟计数器508之前执行。

在一些实施例中，在对所有n个模拟计数器508执行满量程转换阶段706之前，对所有n个模拟计数器508执行信号转换阶段606。

MUX 924被配置为基于来自控制器930的选择输入(例如，1位)在In₅₀₂与Out₉₃₂之间进行选择。MUX 926被配置为基于来自控制器930的选择输入(例如，1位)在Out₁₀₂(例如，log₂n位)与Out₉₃₀(例如，log₂n位)之间进行选择。MUX 940被配置为基于选择输入(例如，log₂n位)来从n个可能的Out₉₃₆中选择Out_{936_i}。MUX 924、926和940可以以本领域已知的任何方式实现。

纹波计数器934被配置为每次输入In₉₃₄被激活(例如，脉冲化)时递增内部计数器(Cnt₉₃₄)。内部计数器的计数(Cnt₉₃₄)被提供给控制器930以供进一步处理(例如，用于执行等式1)。当重置信号Rst₉₃₄被激活时，内部计数器的计数(Cnt₉₃₄)被重置(例如，重置为0)。纹波计数器934可以以本领域已知的任何方式实现(例如，诸如使用触发器)。

解码器928可以以本领域已知的任何方式实现为n取1解码器。

脉冲控制逻辑922被配置为基于其输入与解码器928同步地激活输出Out₉₂₂。例如，在一些实施例中，脉冲控制逻辑922可以包括延迟电路，该延迟电路在其输入被激活之后的延迟时间激活输出Out₉₀₂，使得在解码器928激活输出Out₅₀₄ i的同时或之后不久，输出Out₉₀₂被激活。

控制器930被配置为控制MUX 924、926和940、脉冲生成器932和纹波计数器934。控制器930还被配置为处理纹波计数器934的输出，例如，以执行等式1。在一些实施例中，控制器930可以实现为包括例如组合电路的通用或定制控制器或处理器。例如，在一些实施例中，控制器930包括有限状态机(FSM)。在一些实施例中，控制器930还包括存储器并且被配置为执行存储在存储器中的指令。其他实现也是可能的。

脉冲生成器932被配置为生成脉冲(例如，具有相同宽度的脉冲)。在一些实施例中，脉冲生成器932在被激活时(例如，基于输入In₉₃₂)生成脉冲序列(例如，时钟信号)，并且在被停用时(例如，基于输入In₉₃₂)停止生成脉冲序列。在一些实施例中，每次输入In₉₃₂被激活时，脉冲生成器932在输出Out₉₃₂处生成脉冲(例如，作为单稳态电路)。其他实现也是可能的。例如，在一些实施例中，控制器930可以实现为脉冲生成器932。

在一些实施例中，ADC 510通过直接控制特定模拟计数器508的特定输入信号In₅₀₈来使特定模拟计数器508的特定输入信号In₅₀₈在信号转换阶段(606)期间多次激活。例如，图10示出了根据本发明的实施例的图示ADC 910的ToF***1000的一部分的示意图。ToF***500可以实现为ToF***1000。寻址逻辑电路504可以实现为解码器928。脉冲控制电路502可以实现为脉冲控制电路922。

图10图示了与n个模拟计数器508中的单个模拟计数器508(例如，计数器508_i)相关联的电路，其中第i模拟计数器508可以是n个模拟计数器508中的任何一个。电路(例如，解码器928、脉冲控制逻辑922、脉冲生成器932、控制器930、MUX 940和纹波计数器934)中的一些可以在所有n个模拟计数器508之间共享。其他电路(例如，MUX 1024、AND门506和936、模拟计数器508和比较器938)可以针对n个直方图箱中的每个被复制n次。其他实现也是可能的。

ToF***1000以与ToF***900类似的方式操作。然而，ToF***1000包括用于将来自脉冲生成器932的输出Out₉₃₂传播到第i模拟计数器508的MUX 1024。

图11示出了根据本发明的实施例的ADC 1100的一部分的示意图。ADC 910可以实现为ADC 1100。

如图11所示，控制器930可以用锁存器1132和加法器1134实现等式1。例如，在第i模拟计数器508的信号转换步骤606完成之后，计数Cnt₉₃₄(此时它对应于Cnt_剩余)被存储在锁存器1132中。在第i模拟计数器508的满量程转换步骤706之后，加法器1134从计数Cnt₉₃₄(此时它对应于Cnt_满量程)的内容中减去锁存器1132的内容。所得到的箱计数Cnt_箱被传输给控制器1130。

在一些实施例中，锁存器1132可以例如实现为寄存器，诸如m位寄存器。其他实现也是可能的。在一些实施例中，m为8位或更高，诸如10位、12位或更高。在一些实施例中，可以低于8位，诸如7位或更低。

加法器1134可以以本领域已知的任何方式来实现。

在一些实施例中，控制器1130可以实现为包括例如组合电路的通用或定制控制器或处理器。例如，在一些实施例中，控制器1130包括有限状态机(FSM)。在一些实施例中，控制器1130还包括存储器并且被配置为执行存储在存储器中的指令。其他实现也是可能的。

图12示出了根据本发明的实施例的模拟计数器1200的示意图。模拟计数器508可以实现为模拟计数器1200。模拟计数器1200包括电荷转移放大器1201和读出电路1211。

如图9、图10和图12所示，一些实施例可以避免使用耦合在模拟计数器508的输出(例如，晶体管1214的源极)与比较器938之间的采样和保存电路，这可以有利地产生更小、更低功率的实现，并且可以有利地避免与采样和保存电路相关联的kTC采样噪声。电流源(例如，950)可以耦合到输出Out₅₀₈，例如，以为源极跟随器晶体管1212提供偏置电流。

在一些实施例中，存储电容器1210可以实现为例如金属氧化物半导体(MOS)电容器、金属氧化物金属(MOM)电容器、或MOM和MOS电容器的组合。一些实施例可以实现具有反向偏置二极管的存储电容器1210。其他实现也是可能的。

图13示出了根据本发明的实施例的在方法700的执行期间与模拟计数器1200相关联的波形的时序图。图12和图13可以一起理解。

在重置阶段(602)期间，重置晶体管1202通过降低电压V_rst而导通，同时晶体管1204截止，从而允许存储电容器1210充电到满量程电压V_FS，如图13所示。在重置阶段(602)期间，电压V_cp也通过使晶体管1206导通而被重置为电压Vs。

在积分阶段(604)期间，每次输入In₅₀₈被激活(例如，脉冲化)时，电荷从电容器1210流向电容器1208。当输入In₅₀₈为高时，电容器1208充电直到晶体管1204从电压Vs截止到电压V_in-V_th，其中V_th是晶体管1204的阈值电压。因此，每当输入In₅₀₈被激活时，量化量的电荷被转移出电容器1210。一旦晶体管1204截止(当输入In₅₀₈被停用时)，晶体管1206被导通(例如，脉冲化)以将电压V_cp重置为Vs，从而在输入In₅₀₈激活时允许下一次电荷转移。

在一些实施例中，电压V_cap在每次输入In₅₀₈被激活时表现出的电压步长大小ΔV可以由下式给出

其中ΔV_in是在输入In₅₀₈被激活时的电压V_in与在输入In₅₀₈被停用时的电压V_in之间的差值，C₁₂₀₈是电容器1208的电容，并且C₁₂₁₀是电容器1210的电容。从等式2可以看出，电压V_cap可以不影响电压步长大小ΔV。在一些实施例中，电压步长大小ΔV可以通过保持恒定电压Vs而保持恒定。在一些实施例中，可以调节电压Vs以改变电压步长大小ΔV，并且从而改变模拟计数器1200的动态范围(输入In₅₀₈达到电压V_ref所需要的最大激活次数)。

在转换阶段(606和706)期间，晶体管1214导通，使得电压V_cap经由晶体管1212对例如比较器938可见，该晶体管1212处于源极跟随器配置。

如图13所示，在积分阶段(604)和转换阶段(606和706)期间，通过将重置的晶体管1202的源极端子处的源极电压V_RT保持在重置的晶体管1202的栅极电压V_rst以下并且在重置的晶体管1202的体端子的体电压V_RTB以下，重置的晶体管1202处于截止状态。例如，在一些实施例中，在积分阶段(604)期间以及在转换阶段(606和706)期间，电压V_RT是3V并且电压V_rst和V_RTB可以等于3.3V。在截止时，重置的晶体管1202可以有利地减少从电源电压V_RT流入存储电容器1210中的泄漏，这可以有利地提高模拟计数器的精度。

在一些实施例中，电压V_RTB可以保持在4V并且电压V_RT可以在例如3.3V与4V之间转变，如图13所示。在一些实施例中，电压V_RT可以保持在3.3V，并且电压V_RTB可以在3.3V与4V之间转变，以实现相同的电压差，如图13所示。也可以使用不同的电压，诸如高于3.3V(例如，5V或更高)或低于3.3V(例如，3V或更低)。

在一些实施例中，当输入In₅₀₈被激活时电压V_in是1.1V，并且当输入In₅₀₈被停用时电压V_in是0V。也可以使用其他电压。

在一些实施例中，电压V_SF可以是例如3.3V。也可以使用其他电压。

在一些实施例中，电压Vs可以是例如300mV。也可以使用其他电压。

在一些实施例中，电压Vg用于补偿当晶体管1206被激活时对晶体管1206的阈值电压的体效应。在一些实施例中，电压Vg保持在阈值以下，使得晶体管1206充当电阻器以使电容器1208放电。

在一些实施例中，电容器1210可以具有比电容器1208高100倍的电容。也可以使用其他比例，诸如90、50或更低，或者诸如150、200或更高。例如，在一些实施例中，电容器1210可以具有100fF的电容并且电容器1208可以具有1fF的电容。也可以使用其他电容。

图14示出了根据本发明的实施例的模拟计数器1400的示意图。模拟计数器508可以实现为模拟计数器1400。模拟计数器1400以与模拟计数器1200类似的方式操作。然而，模拟计数器1400包括用于基于输入In₅₀₈控制电压Vg的反相器1402。模拟计数器还将电容器1210实现为MOS电容器1410。

图15示出了图示根据本发明的实施例的ToF***1500的一部分的图。ToF***1500包括SPAD阵列1504、TDC组1502、直方图生成电路组1518和ADC组1510。SPAD阵列1504包括多个像素1501。像素1501包括SPAD(例如，202)或SPAD(例如，302)和SPAD前端电路(例如，失超晶体管(quench transistor)和一个或多个附加晶体管，诸如SPAD前端电路2004，例如，如图20A所示)。

ToF***100、500、900和1000可以实现为ToF***1500。SPAD阵列104可以实现为SPAD阵列1504。

如图15所示，SPAD阵列1504可以包括布置成M列和N行的多个SPAD像素1501。在一些实施例中，M可以是96并且N可以是64。在一些实施例中，M可以高于96，诸如128、256或更高，或者低于96，诸如64、48、36或更低。在一些实施例中，N可以高于64，诸如96、128、256或更高，或者低于64，诸如48、36或更低。在一些实施例中，M可以等于N。在一些实施例中，SPAD阵列可以包括数千或数百万个像素。例如，在一些实施例中，1MP阵列可以通过使用等于N等于1000的M来实现。在一些实施例中，例如，每个像素可以包括通过OR树(例如，304)的4×4SPAD的微像素。其他实现也是可能的。

如图15所示，在一些实施例中，TDC组1502可以包括布置成N个TDC 102的M列的多个TDC 102，其中每个TDC 102耦合到相应SPAD像素1501。

如图15所示，在一些实施例中，直方图生成电路组1518可以包括布置成N个直方图生成电路118的M列的多个直方图生成电路118，其中每个直方图生成电路118耦合到相应TDC 102。

如图15所示，在一些实施例中，ADC组1510可以包括M个ADC510，其中每个ADC 510耦合到同一列的N个直方图生成电路118(例如，SPAD阵列1504的每列一个ADC 510)。例如，在一些实施例中，同一ADC 510可以用于从同一列的M个直方图生成电路118中的每个顺序读取直方图箱计数。在一些实施例中，ADC组1510可以每列包括一个以上的ADC 510，诸如每列2个ADC，或者更多，诸如每列N个ADC 510。在每列使用N个ADC 510的一些实施例中，每个ADC 510耦合到相应直方图生成电路118。

在一些实施例中，ToF***1500可以有利地用于全局快门模式，其中图像传感器(例如，SPAD阵列1504)的所有像素(例如，1501)被同时积分(例如，步骤604)，从而有利地在同一时刻捕获整个ToF图像。在一些实施例中，ToF***1500也可以有利地用于卷帘快门模式，其中通过逐行或逐列扫描场景来捕获ToF图像。

ToF***1500可以用不同数目的TDC 102、直方图生成电路118和/或ADC 510来实现。例如，在一些实施例中，可以使用M×N个ADC 510，这可以有利地允许同时读出与直方图生成电路组1518的M×N个直方图生成电路118相关联的所有ToF直方图。

图16示出了图示根据本发明的实施例的ToF***1600的一部分的图。ToF***100、500、900和1000可以实现为ToF***1600。

ToF***1600以与ToF***1500类似的方式操作。然而，ToF***1600包括TDC组1602，TDC组1602包括M个TDC 102(例如，其中每个TDC 102耦合到N个SPAD像素1501(例如，SPAD阵列1504的每列一个TDC 102)。ToF 1600还包括直方图生成电路组1618，直方图生成电路组1618包括M个直方图生成电路118(例如，其中每个直方图生成电路118耦合到相应TDC 102(例如，SPAD阵列1504的每列一个TDC 102)。ToF 1600还可以包括跨直方图生成电路组1618的多个直方图生成电路118而被共享的单个ADC 510(例如，用于SPAD阵列1504的单个共享ADC 510)。

在一些实施例中，ToF***1600可以有利地用于卷帘快门模式中，例如，具有比例如ToF***1500更低的面积占用。

图17示出了图示根据本发明的实施例的ToF***1600的一部分(未按比例)的可能实现的布局1700的俯视图。如图17所示，TDC102可以设置在SPAD阵列1504与直方图生成电路1518之间，其中所有TDC 102设置在一起，所有直方图生成电路118设置在一起，并且所有ADC 510设置在一起。其他实现也是可能的。例如，在一些实施例中，ToF***(例如，ToF***100、500、900、1000、1500和/或1600)可以使用3D堆叠体来实现，在该3D堆叠体中，顶部管芯包括SPAD(例如，202，302)并且底部管芯包括TDC 102和直方图生成电路118。在一些实施例中，顶部管芯还可以包括SPAD的前端电路的至少一部分。

在本发明的一个实施例中，通过使用LVDS锁存器作为定时电路(例如，TDC 102)的前端的一部分来有利地实现低功率时钟。通过使用LVDS锁存器来路由时钟信号，一些实施例在不牺牲性能的情况下有利地降低了ToF***(例如，100、500、900、1000、1500和/或1600)的功耗。

图18示出了根据本发明的实施例的LVDS锁存器1800。图18的左侧部分示出了LVDS锁存器1800的示意图。图18的右侧部分示出了LVDS锁存器1800的示意性符号。如图18所示，信号V_{in_lvds}、V_PHI和

是LVDS锁存器1800的输入信号，并且信号V_{out_lvdsA}和V_out _lvdsB是LVDS锁存器1800的输出信号。如图18的右侧部分所示，一些实施例可以可选地输出信号

和

在一些实施例中，信号V_PHI和

是具有相对较低平均电压(例如，500mV至600mV)和相对较低峰峰值电压(例如，100mV至200mV)的差分信号。也可以使用其他值。

在正常操作期间，当输入信号V_{in_lvds}为低(取消生效)时，由晶体管1804、1808、1814和1818形成的锁存器被停用(因为晶体管1810截止)。因此，当V_{in_lvds}为低时，LVDS锁存器1800消耗很少或不消耗电流。同样，如图18所示，当输入信号V_{in_lvds}为低时，晶体管1802和1812分别上拉信号

和

这导致输出信号V_{out_lvdsA}和V_{out_lvdsB}为低。

当V_{in_lvds}从低状态转变为高状态时，输出信号V_{out_lvdsA}和V_{out_lvdsB}的状态取决于在V_{in_lvds}从低状态转变到高状态时输入信号V_PHI和

的状态。例如，如果在V_{in_lvds}从低状态转变为高状态时信号V_PHI和

分别为高和低，则输出信号V_{out_lvdsA}锁存到高状态并且输出信号V_{out_lvdsB}锁存到低状态。如果在V_{in_lvds}从低状态转变为高状态时信号V_PHI和

分别为低和高，则输出信号V_{out_lvdsA}锁存到低状态并且输出信号V_{out_lvdsB}锁存到高状态。

从图18可以看出，LVDS锁存器1800信号V_PHI和

驱动高阻抗输入栅极，由输入信号V_{in_lvds}触发，并且当输入信号V_{in_lvds}为低时，LVDS锁存器1800被尾晶体管(tailtransistor)1810截止。因此，在一些实施例中，LVDS锁存器1800可以有利地消耗很少或不消耗功率，除了在状态转变期间(例如，在信号V_{in_lvds}的上升时间或下降时间期间)。

在一些实施例中，信号V_PHI和

可以是时钟信号，诸如来自CLK_采样。例如，在一些实施例中，低功率差分信号(例如，平均电压为600mV的200mV峰峰信号)可以用于将多个异相时钟信号CLK_采样传播到TDC 102。例如，在数字代码Out₁₀₂是7位字的实施例中，7个异相时钟信号可以与7个低功率差分信号一起从定时生成电路108传播到TDC 102。TDC 102然后可以基于7个异相时钟信号和SPAD的输出(例如，信号In₁₀₂)生成7位数字代码Out₁₀₂。通过使用一个或多个LVDS锁存器传播ToF***的(一个或多个)时钟信号，一些实施例可以有利地实现与不以全摆幅将时钟信号从源(source)(例如，定时生成电路108)传播到TDC 102相关联的功率节省。

图19示出了根据本发明的实施例的LVDS锁存器1900。图19的顶部部分示出了LVDS锁存器1900的示意图。图19的底部部分示出了LVDS锁存器1900的示意图。如图19所示，信号V_{in_lvds}和

以及V_PHI和

是LVDS锁存器1900的输入信号，并且信号V_{out_lvdsA}和V_{out_lvdsB}是LVDS锁存器1900的输出信号。如图19的底部所示，一些实施例可以可选地输出信号

和

在一些实施例中，信号

可以由在LVDS锁存器1900外部的电路为LVDS锁存器1900而生成。在一些实施例中，信号

可以由LVDS锁存器1900生成，例如，使用LVDS锁存器1900的反相器(未示出)生成，而不是接收信号

作为LVDS锁存器1900的输入。

LVDS锁存器1900以与LVDS锁存器1800类似的方式操作。然而，LVDS锁存器1900将晶体管1810替换为晶体管1902、1904、1922和1924，以实现3晶体管堆叠的实现(与LVDS锁存器1800的4晶体管堆叠的实现相比)。在一些实施例中，与4晶体管堆叠的实现相比，以3晶体管堆叠的实现来实现LVDS锁存器有利地允许使用较低电源电压(VDD)。

在一些实施例中，ToF***100、500、900、1000、1500和/或1600可以将LVDS锁存器(例如，1800和/或1900)实现为TDC 102的前端的一部分。

在一些实施例中，使用具有少量箱的ToF直方图可以有利地允许小型实现，并且可以有利地允许将直方图生成电路(例如，118)并入像素内。例如，图20A示出了根据本发明的实施例的作为SPAD阵列2003的部分的像素2000。像素2000包括SPAD 2002、SPAD前端电路2004以及TDC和直方图生成电路2018。图20B示出了根据本发明的实施例的像素2000的时序图。图20A和图20B可以一起理解。

如图20A和图20B中可以看出，像素2000能够生成2箱ToF直方图。例如，当SPAD2002生成SPAD事件时(例如，当SPAD 2002接收到光子时)，电压V₂₀₀₂上升，从而在信号In₁₀₂中产生脉冲。LVDS锁存器1900然后根据在信号In₁₀₂的脉冲化时输入信号V_PHI和

的状态来使输出信号V_{out_lvdsA}或输出信号V_{out_lvdsB}生效。例如，如果当信号In₁₀₂被脉冲化时信号V_PHI高于信号

则箱0递增。如果当信号In₁₀₂被脉冲化时信号V_PHI低于信号

则箱1递增。

在一些实施例中，信号CLK_采样可以作为低压差分信号V_PHI和

从定时生成电路108传输到像素2000的LVDS锁存器1900。如图20B所示，信号V_PHI和

可以用正弦波形来实现。也可以使用其他波形，诸如方波。

如图20A所示，SPAD前端电路2004可以用失超晶体管2006和反相器链(例如，2008、2010和2012)来实现。反相器2008、2010和2012可以理解为形成将SPAD 2002的输出与LVDS锁存器1900的输入耦合的路由电路112。

从图20A和图20B中可以看出，LVDS锁存器1900同时作为TDC(例如，102)和解码器(例如，928)进行操作，其中LVDS锁存器1900根据SPAD事件的时间(例如，当In₁₀₂被生效时)来使箱0或箱1递增。在一些实施例中，像素2000可以使用其他类型的LVDS锁存器，诸如LVDS锁存器1800。在一些实施例中，例如，在其中LVDS锁存器不使用信号

(例如，诸如LVDS锁存器1800)的一些实施例中，反相器2012可以省略(例如，如图24的前端电路2404所示)。

在一些实施例中，像素2000作为间接ToF(ITOF)传感器进行操作，其中光源(例如，106)作为连续波调制光源(例如，具有50％的占空比)进行操作，并且其中到物体的距离基于返回光的相位来计算，例如，该相位由像素2000的箱0和1捕获。例如，在一些实施例中，到物体的距离d_t可以通过以下等式确定(例如，基于像素2000)

其中c是光速，Δt_l是光源(例如，106)打开的时间段，Cnt_bin1和Cnt_bin0分别是箱1和箱0的计数。

图21示出了根据本发明的实施例的图示ToF***2100的一部分的图。ToF***2100包括SPAD阵列2003和ADC组1610。SPAD阵列2003包括多个像素2000。

如图21所示，ToF***2100可以以全局快门模式操作。单个ADC510可以用于从像素2000顺序地读出ToF直方图。在一些实施例中，可以使用更多的ADC 510。例如，在一些实施例中，ToF***2100可以实现ADC组1510而不是ADC组1610。

在一些实施例中，ToF***2100可以在单片半导体衬底中实现，例如，以与布局1700类似的方式。在一些实施例中，ToF 2100可以使用3D堆叠体来实现，在该3D堆叠体中，顶部管芯包括SPAD(例如，2002)并且底部管芯包括SPAD前端电路2004以及TDC和直方图生成电路2018。例如，图22示出了图示根据本发明的实施例的ToF***2100的一部分(未按比例)的可能实现的布局2200的透视图。如图22所示，顶部管芯2202包括SPAD阵列2002；并且底部管芯2204包括对应的多个像素2206，其中每个像素2206包括SPAD前端电路2004、以及TDC和直方图生成电路2018。其他实现也是可能的。例如，在一些实施例中，顶部管芯2202可以包括前端电路2004的一部分，诸如失超元件或前端反相器(例如，2008、2010)。

在一些实施例中，顶部管芯2202和底部管芯2204可以使用混合接合(hybridbond)来接合。其他实现也是可能的。

如图22所示，像素阵列2206可以直接设置在SPAD阵列2002下方。在一些实施例中，ADC组(例如，1510、1610)可以设置为与底部管芯2204中的像素阵列2206相邻。

在一些实施例中，可以在SPAD阵列的像素内部实现具有多于2个箱的ToF直方图。例如，图23A示出了根据本发明的实施例的像素2300。像素2300包括SPAD 2002、SPAD前端电路2004、TDC 2302和直方图生成电路2318。TDC 2302包括接收相应差分信号

和

的两个LVDS锁存器1900。直方图生成电路2318包括解码器2328和四个模拟计数器508。解码器928可以实现为解码器2328。TDC 102可以实现为TDC 2302。SPAD阵列2003可以用像素阵列2300来实现。

图23B示出了根据本发明的实施例的图示由像素2300接收的差分信号

和

的时序图。图23A和图23B可以一起理解。

如图23B所示，差分信号

和

可以异相。

从图23A和图23B中可以看出，像素2300能够生成4箱ToF直方图。例如，当信号In₁₀₂脉冲化时，LVDS锁存器1900然后根据在信号In₁₀₂的脉冲化时输入信号

和

的状态来使输出信号V_{out_lvdsA_1}或输出信号V_{out_lvdsB_1}以及输出信号V_{out_lvdsA_2}或输出信号V_{out_lvdsB_2}生效。例如，如果当信号In₁₀₂被脉冲化时信号V_PHI1低于信号

(在图23B中示出为0)并且信号V_PHI2低于信号

(在图23B中示出为0)，则箱0递增。如果当信号In₁₀₂被脉冲化时信号V_PHI1高于信号

并且信号V_PHI2低于信号

则箱1递增。如果当信号In₁₀₂被脉冲化时信号V_PHI1高于信号

并且信号V_PHI2高于信号

则箱2递增。如果当信号In₁₀₂被脉冲化时信号V_PHI1低于信号

并且信号V_PHI2高于信号

则箱3递增。在一些实施例中，相对于输入信号

和

的状态，箱序列可以是不同的。

在一些实施例中，信号CLK_采样可以作为两个低压差分信号

和

从定时生成电路108传输到像素2000的LVDS锁存器1900。信号

和

可以用正弦波形来实现。也可以使用其他波形，诸如方波。

如图23A所示，TDC 2302用两个LVDS锁存器1900来实现。在一些实施例中，TDC2302可以使用其他类型的LVDS锁存器，诸如LVDS锁存器1800。

在一些实施例中，箱0、1、2和3的大小(例如，箱0、1、2和3中的每个所覆盖的时间段的幅值)可以相同。在一些实施例中，箱0、1、2和3的大小(例如，箱0、1、2和3中的每个所覆盖的时间段的幅值)可以不同。在一些实施例中，一个或多个箱可以用于消隐(blanking)。在一个或多个箱用于消隐的一些实施例中，可以省略对应模拟计数器508。

在一些实施例中，用作TDC(例如，102、2302)的一部分的LVDS锁存器(例如，1800、1900)可以被重新用作用于ADC转换的比较器(例如，938)。例如，图24A示出了根据本发明的实施例的像素2400。像素2400包括SPAD 2002、SPAD前端电路2404以及TDC和直方图生成电路2418。TDC和直方图生成电路2418包括LVDS锁存器1800、自参考控制电路2412、两个模拟计数器508(分别用于箱0和1)、OR门2406、2407和2410、开关2420、2422、2424、2426、2428、2430、2432、2434、2436、2438和电流源2450。像素2000可以实现为像素2400。

在一些实施例中，OR门2406、2408和2410可以在像素2400外部实现，并且OR门(2406、2408和2410)的输出可以由多个像素(例如，在一列中)共享。通过在像素2400外部实现OR门2406、2407和2410，一些实施例有利地实现更小的像素尺寸。通过在像素2400内实现OR门2406、2407和2410，一些实施例有利地降低了路由工作的复杂性。

在一些实施例中，附加开关可以用于选择性地将模拟计数器508的相应输入连接到地，以避免在相应开关(2438、2436)断开时具有浮置输入。

图24B示出了根据本发明的实施例的对于像素2400的不同操作模式的开关2420、2422、2424、2426、2428、2430、2432、2434、2436、2438的状态。图24A和图24B可以一起理解。

如图24A和图24B中可以看出，像素2400能够生成2箱ToF直方图。例如，在积分模式(步骤604)期间，开关2422、2424、2432、2436和2438闭合，开关2420、2426、2428、2430和2434断开，并且像素2400以与像素2000类似的方式操作。因此，在一些实施例中，LVDS锁存器1800在积分模式期间作为TDC和解码器进行操作。在一些实施例中，自参考控制电路2412的输出Out₉₃₈在积分模式(步骤604)期间可以是三态的。

从图24A和图24B中可以看出，在箱0或箱1的转换模式(606、706)期间，LVDS锁存器1800作为用于将模拟计数器508的输出(例如，与箱0或箱1相关联)与参考电压V_ref进行比较的比较器(例如，938)进行操作。例如，在箱0的转换模式(606、706)期间，开关2420、2422、2424、2428、2432和2436断开，而开关2426、2430、2434和2438闭合。当LVDS锁存器1800从ADC910的脉冲生成器932接收到脉冲时，输出V_{out_lvdsA}脉冲化并且输出Out_{508_0}减小。一旦输出Out_{508_0}达到参考电压V_ref，输出V_{out_lvdsB}脉冲化，导致自参考控制电路2412生效(例如，从高转变为低)，从而导致ADC 910的AND门936冻结，从而停止纹波计数器934的计数。

类似地，在箱1的转换模式(606、706)期间，开关2422、2424、2426、2430、2432和2438断开，而开关2420、2428、2434和2436闭合。当LVDS锁存器1800从ADC 910的脉冲生成器932接收到脉冲时，输出V_{out_lvdsB}脉冲化并且输出Out_{508_1}减小。一旦输出Out_{508_1}达到参考电压V_ref，输出V_{out_lvdsA}脉冲化，导致自参考控制电路2412生效(例如，从高转变为低)，从而导致ADC 910的AND门936冻结，从而停止纹波计数器934的计数。

从图24A和图24B中可以看出，在积分模式期间，LVDS锁存器1800同时作为TDC(例如，102)和解码器(例如，928)进行操作。在一些实施例中，像素2000可以使用其他类型的LVDS锁存器，诸如LVDS锁存器1900(例如，通过使用前端电路2004并且添加附加开关以将反相器2012的输出与LVDS锁存器耦合)。

在一些实施例中，可以禁止信号S₁、S₂和S₃的状态的一个或多个组合。例如，在一些实施例中，S₁、S₂和S₃中只有一个可以同时为“1”。

在一些实施例中，信号S₁、S₂和S₃可以由在像素2400(图24A中未示出)内实现的控制器(例如，控制器520)生成。在一些实施例中，信号S₁、S₂和S₃可以由控制器930生成。其他实现也是可能的。

图25示出了根据本发明的实施例的自参考控制电路2500。自参考控制电路2412可以实现为自参考控制电路2500。可以根据图24A和图24B来理解图25。

如图25所示，一些实施例可以在自参考控制电路2500内部(并且因此在像素2400内部)实现OR门2516。在一些实施例中，OR门2516可以省略，而是OR门2406的输出可以耦合到晶体管2508的栅极。在一些实施例中，OR门2516可以在像素2400外部实现，并且OR门2516的输出可以由多个像素(例如，在一列中)共享。

如图25所示，当信号S₂和S₃都为低时，输出V₂₅₀₈处于高阻抗模式。在箱0或箱1的转换(步骤606、706)开始时，D触发器2518被初始化为“1”。因此，在D触发器2418初始化之后，输出Out₉₃₈为高。

在一些实施例中，D触发器2418在输出V₂₅₀₈的下降转变期间锁存其D输入。

在箱0的转换(步骤606、706)期间，开关S₂为高并且开关S₃为低。因此，晶体管2508和2510都导通，晶体管2504导通并且晶体管2502截止。当LVDS锁存器1800从ADC 910的脉冲生成器932接收到脉冲时，输出V_{out_lvdsA}脉冲化并且输出Out_{508_0}减小，而输出V_{out_lvdsB}保持低。因此，当输出Out_{508_0}保持高于参考电压V_ref时，晶体管2506导通，晶体管2512截止，并且输出V₂₅₀₈保持高。一旦输出Out_{508_0}达到参考电压V_ref，输出V_{out_lvdsB}脉冲化，导致晶体管2506短暂截止并且晶体管2512短暂导通，因此，导致输出V₂₅₀₈下降，从而将“0”锁存到D触发器2518中并且导致输出Out₉₃₈转变到低状态，从而停止纹波计数器934的计数。

类似地，在箱1的转换(步骤606、706)期间，开关S₃为高并且开关S₂为低。因此，晶体管2508和2510都导通，晶体管2502导通并且晶体管2504截止。当LVDS锁存器1800从ADC 910的脉冲生成器932接收到脉冲时，输出V_{out_lvdsB}脉冲化并且输出Out_{508_1}减小，同时输出V_{out_lvdsA}保持低。因此，当输出Out_{508_1}保持高于参考电压V_ref时，晶体管2506导通，晶体管2512截止，并且输出V₂₅₀₈保持高。一旦输出Out_{508_1}达到参考电压V_ref，输出V_{out_lvdsA}脉冲化，导致晶体管2506短暂截止并且晶体管2512短暂导通，因此，导致输出V₂₅₀₈下降，从而将“0”锁存到D触发器2518中并且导致输出Out₉₃₈转变到低状态，从而停止纹波计数器934的计数。

在一些实施例中，D触发器2518可以实现为ADC 910的部分。

这里总结了本发明的示例实施例。还可以从说明书的全部内容和在此提交的权利要求来理解其他实施例。

示例1.一种方法，包括：将多个模拟计数器的相应计数值重置为初始计数值，所述多个模拟计数器中的每个模拟计数器对应于飞行时间(ToF)直方图的直方图箱；在重置所述多个模拟计数器的所述相应计数值之后，从时间数字转换器(TDC)接收多个数字地址，所述TDC具有耦合到单光子雪崩二极管(SPAD)的输入；在积分周期期间，对于所述多个数字地址中的每个接收的数字地址，基于接收的数字地址选择所述多个模拟计数器中的一个模拟计数器，并且将所选择的一个模拟计数器的所述相应计数值朝向第二计数值改变离散量，所述第二计数值不同于所述初始计数值，其中每个模拟计数器在所述积分周期结束时具有最终计数值；以及在所述积分周期之后，基于对应模拟计数器的所述最终计数值确定所述ToF直方图的每个直方图箱的相关最终箱计数。

示例2.根据示例1所述的方法，其中所述初始计数值对应于第一电压，其中所述第二计数值对应于不同于所述第一电压的第二电压，其中重置所述多个模拟计数器的所述相应计数值包括将每个模拟计数器的相关存储电容器的电压重置为所述第一电压，并且其中改变所选择的一个模拟计数器的所述计数值包括将所述相关存储电容器的所述电压朝向所述第二电压改变离散电压值。

示例3.根据示例1或2中的一项所述的方法，其中所述第一电压对应于高于所述第二电压的满量程电压，并且其中将所述相关存储电容器的所述电压朝向所述第二电压改变所述离散电压值包括将所述相关存储电容器的所述电压朝向所述第二电压降低所述离散电压值。

示例4.根据示例1至3中的一项所述的方法，其中所述每个模拟计数器的相关存储电容器包括金属氧化物半导体(MOS)电容器或金属氧化物金属(MOM)电容器或反向偏置二极管。

示例5.根据示例1至4中的一项所述的方法，还包括：在所述积分周期之后并且在信号转换周期期间，确定所述ToF直方图的每个直方图箱的相关剩余箱计数，其中确定所述每个直方图箱的相关剩余箱计数包括：向每个模拟计数器的输入提供多个脉冲；以及对于每个模拟计数器，对相关剩余脉冲数进行计数，直到所述相关存储电容器的所述电压达到所述第二电压，其中每个直方图箱的相关剩余箱计数等于所述对应模拟计数器的所述相关剩余脉冲数，其中确定每个直方图箱的相关最终箱计数包括基于所述相关剩余箱计数确定所述每个直方图箱的相关最终箱计数。

示例6.根据示例1至5中的一项所述的方法，还包括：在所述信号转换周期之后，将每个模拟计数器的相关存储电容器的所述电压重置为所述第一电压，并且确定每个直方图箱的相关满量程箱计数，其中确定所述每个直方图箱的相关满量程箱计数包括：向所述每个模拟计数器的输入提供多个脉冲；以及对于每个模拟计数器，对相关脉冲总数进行计数，直到所述相关存储电容器的所述电压从所述第一电压达到所述第二电压，其中所述每个直方图箱的相关满量程箱计数等于对应模拟计数器的所述相关脉冲总数，并且其中确定所述每个直方图箱的相关最终箱计数还基于所述相关满量程箱计数。

示例7.根据示例1至6中的一项所述的方法，其中纹波计数器用于对所述相关剩余脉冲数中的每个剩余脉冲数和所述相关脉冲总数中的每个脉冲总数进行计数，并且其中确定每个直方图箱的相关最终箱计数包括：将所述相关剩余箱计数锁存到计数锁存器中；以及使用加法器从所述纹波计数器的输出中减去所述计数锁存器的内容，以获取所述相关最终箱计数。

示例8.根据示例1至7中的一项所述的方法，其中所述多个数字地址中的每个数字地址包括m位，m为大于或等于1的正整数，其中所述多个模拟计数器包括n个模拟计数器，n等于2m，并且其中选择所述一个模拟计数器包括使用解码器，所述解码器具有分别耦合到所述n个模拟计数器的n个输出和用于接收所述多个数字地址的解码器输入。

示例9.根据示例1至8中的一项所述的方法，其中所述解码器包括低压数字信号(LVDS)锁存器。

示例10.根据示例1至9中的一项所述的方法，其中所述解码器输入耦合到低压数字信号(LVDS)锁存器的输出。

示例11.根据示例1至10中的一项所述的方法，其中m等于1并且n等于2。

示例12.根据示例1至11中的一项所述的方法，其中所述TDC包括低压数字信号(LVDS)锁存器。

示例13.根据示例1至12中的一项所述的方法，其中所述多个数字地址中的每个数字地址包括1位，其中所述多个模拟计数器包括第一模拟计数器和第二模拟计数器，并且其中所述LVDS锁存器包括耦合到所述第一模拟计数器的第一输出和耦合到所述第二模拟计数器的第二输出。

示例14.一种飞行时间(ToF)***，包括：多个单光子雪崩二极管(SPAD)，被配置为生成SPAD事件；多个时间数字转换器(TDC)，耦合到所述多个SPAD，其中所述多个TDC中的每个TDC被配置为基于由所述多个SPAD中的相关SPAD生成的SPAD事件，生成数字地址；多个直方图生成电路，所述多个直方图生成电路中的每个直方图生成电路耦合到所述多个TDC中的相应TDC，其中每个直方图生成电路包括：寻址逻辑电路，具有多个输出和被配置为从所述相应TDC接收数字地址的输入，以及多个模拟计数器，其中所述多个模拟计数器中的每个模拟计数器包括耦合到所述寻址逻辑电路的所述多个输出中的相应输出的输入，其中每个模拟计数器包括相关存储电容器；以及模数转换器(ADC)，耦合到所述多个模拟计数器，其中：每个直方图生成电路被配置为将所述每个模拟计数器的相关存储电容器的电压重置为第一电压，所述寻址逻辑电路被配置为在积分周期期间在所述多个模拟计数器的所述重置之后，对于每个接收的数字地址，基于接收的数字地址选择所述多个模拟计数器中的一个模拟计数器，并且使所选择的一个模拟计数器的所述输入生效，其中所选择的一个模拟计数器被配置为当所选择的一个模拟计数器的所述输入被生效时，将所选择的一个模拟计数器的所述相关存储电容器的电压朝向第二电压改变离散电压值，其中所述每个模拟计数器的相关存储电容器被配置为在所述积分周期结束时具有最终电压，并且所述ADC被配置为将所述每个模拟计数器的相关存储电容器的所述最终电压转换为对应数字计数，其中每个数字计数与ToF直方图的直方图箱相关联，并且其中所述ToF直方图的每个直方图箱的相关最终箱计数基于相关数字计数。

示例15.根据示例14所述的ToF***，其中所述第一电压高于所述第二电压。

示例16.根据示例14或15中的一项所述的ToF***，其中每个模拟计数器包括：电荷转移放大器，包括所述相关存储电容器并且具有耦合到所述模拟计数器的所述输入的输入；以及读出电路，具有耦合到所述电荷转移放大器的输出并且耦合到所述相关存储电容器的输入、以及耦合到所述ADC的输出。

示例17.根据示例14至16中的一项所述的ToF***，其中每个存储电容器包括金属氧化物半导体(MOS)电容器或金属氧化物金属(MOM)电容器或反向偏置二极管。

示例18.根据示例14至17中的一项所述的ToF***，其中所述电荷转移放大器包括：输入晶体管，具有耦合到所述模拟计数器的所述输入的控制端子和耦合到所述电荷转移放大器的所述输出的电流路径；重置晶体管，具有耦合在所述电荷转移放大器的所述输出与第一电源端子之间的电流路径；以及

第一晶体管，具有耦合在所述输入晶体管的所述电流路径与第二电源端子之间的电流路径。

示例19.根据示例14至18中的一项所述的ToF***，其中所述重置晶体管包括耦合到不同于所述第一电源端子的第三电源端子的体端子。

示例20.根据示例14至19中的一项所述的ToF***，其中所述数字地址中的每个数字地址包括m位，m为大于或等于1的正整数，其中所述多个模拟计数器包括n个模拟计数器，n等于2m，其中所述寻址逻辑电路包括具有n个输出的解码器，并且其中每个直方图生成电路还包括：n个第一逻辑门，所述n个第一逻辑门中的每个第一逻辑门具有分别耦合到所述解码器的所述n个输出的第一输入；以及脉冲控制电路，具有耦合到所述n个第一逻辑门中的每个第一逻辑门的第二输入的输出。

示例21.根据示例14至20中的一项所述的ToF***，其中所述ADC包括：比较器，具有耦合到所述n个模拟计数器中的模拟计数器的第一输入和被配置为接收所述第二电压的第二输入；脉冲生成器，被配置为在信号转换周期期间使所述多个模拟计数器中的每个模拟计数器的所述输入脉冲化；以及纹波计数器，具有耦合到所述比较器的输出的输入。

示例22.根据示例14至21中的一项所述的ToF***，其中所述比较器设置在SPAD阵列的SPAD像素内部。

示例23.根据示例14至22中的一项所述的ToF***，还包括定时生成电路，所述定时生成电路被配置为向所述多个TDC提供m个异相时钟信号并且向照明源提供触发信号，其中每个TDC被配置为基于所述m个异相时钟信号生成所述数字地址。

示例24.根据示例14至23中的一项所述的ToF***，其中所述m个异相时钟信号是m个差分异相时钟信号，并且其中每个TDC包括m个低压数字信号(LVDS)锁存器，所述m个LVDS锁存器中的每个LVDS锁存器具有差分时钟输入和锁存器输入，所述差分时钟输入被配置为接收所述m个差分异相时钟信号中的相应差分异相时钟信号，所述锁存器输入被配置为接收SPAD事件。

示例25.根据示例14至24中的一项所述的ToF***，还包括SPAD阵列，所述SPAD阵列包括像素阵列，所述像素阵列包括所述多个SPAD，其中所述SPAD阵列的每个像素包括所述多个SPAD中的SPAD、和SPAD前端电路。

示例26.根据示例14至25中的一项所述的ToF***，其中所述ADC被配置为在信号转换周期期间向所述每个模拟计数器的输入提供多个脉冲，并且对于每个模拟计数器，对相关剩余脉冲数进行计数，直到所述相关存储电容器的所述电压达到所述第二电压，其中所述ADC被配置为基于所述相应模拟计数器的所述相关剩余脉冲数的所述计数来将所述每个模拟计数器的相关存储电容器的所述最终电压转换为对应数字计数。

示例27.根据示例14至26中的一项所述的ToF***，其中每个直方图生成电路被配置为在所述信号转换周期之后将所述每个模拟计数器的相关存储电容器的所述电压重置为所述第一电压，并且其中所述ADC被配置为在满量程转换周期期间，向所述每个模拟计数器的输入提供多个脉冲，并且对于每个模拟计数器，对满量程脉冲数进行计数，直到所述相关存储电容器的所述电压从所述第一电压达到所述第二电压，其中所述ADC被配置为基于所述相应模拟计数器的所述满量程脉冲数的所述计数，来将所述每个模拟计数器的相关存储电容器的所述最终电压转换为所述对应数字计数。

示例28.一种飞行时间(ToF)***，包括：单光子雪崩二极管(SPAD)阵列，包括像素阵列，所述像素阵列的每个像素包括SPAD和SPAD前端电路；多个时间数字转换器(TDC)，耦合到所述SPAD阵列的相应SPAD，其中所述多个TDC中的每个TDC被配置为基于由所述相应SPAD生成的SPAD事件生成数字地址，其中所述数字地址中的每个数字地址包括m位，m为大于或等于1的正整数；多个直方图生成电路，所述多个直方图生成电路中的每个直方图生成电路包括：寻址逻辑电路，具有n个输出和被配置为从所述相应TDC接收数字地址的输入，n个模拟计数器，n等于2m，其中所述n个模拟计数器中的每个模拟计数器包括耦合到所述寻址逻辑电路的所述n个输出中的相应输出的输入，其中每个模拟计数器包括相关存储电容器，n个第一逻辑门，所述n个第一逻辑门中的每个第一逻辑门具有分别耦合到所述寻址逻辑电路的所述n个输出的第一输入，以及脉冲控制电路，具有耦合到所述n个第一逻辑门中的每个第一逻辑门的第二输入的输出；以及模数转换器(ADC)，耦合到所述n个模拟计数器。

示例29.根据示例28所述的ToF***，其中所述ADC包括：比较器，具有耦合到所述n个模拟计数器中的第一模拟计数器的第一输入和被配置为接收参考电压的第二输入；脉冲生成器，具有耦合到所述第一模拟计数器的输入的输出；以及纹波计数器，具有耦合到所述比较器的输出的输入。

虽然已经参考说明性实施例描述了本发明，但该描述不旨在被解释为限制性的。通过参考说明书，本领域技术人员将清楚说明性实施例的各种修改形式和组合形式以及本发明的其他实施例。因此，所附权利要求旨在涵盖任何这样的修改形式或实施例。

Claims

1.一种方法，包括：

将多个模拟计数器的相应计数值重置为初始计数值，所述多个模拟计数器中的每个模拟计数器对应于飞行时间(ToF)直方图的直方图箱；

在重置所述多个模拟计数器的所述相应计数值之后，从时间数字转换器(TDC)接收多个数字地址，所述TDC具有耦合到单光子雪崩二极管(SPAD)的输入；

在积分周期期间，对于所述多个数字地址中的每个接收的数字地址，基于所述接收的数字地址选择所述多个模拟计数器中的一个模拟计数器，并且将所选择的一个模拟计数器的所述相应计数值朝向第二计数值改变离散量，所述第二计数值不同于所述初始计数值，其中每个模拟计数器在所述积分周期结束时具有最终计数值；以及

在所述积分周期之后，基于对应模拟计数器的所述最终计数值确定所述ToF直方图的每个直方图箱的相关最终箱计数。

2.根据权利要求1所述的方法，其中所述初始计数值对应于第一电压，其中所述第二计数值对应于不同于所述第一电压的第二电压，其中重置所述多个模拟计数器的所述相应计数值包括将每个模拟计数器的相关存储电容器的电压重置为所述第一电压，并且其中改变所选择的一个模拟计数器的所述计数值包括将所述相关存储电容器的所述电压朝向所述第二电压改变离散电压值。

3.根据权利要求2所述的方法，其中所述第一电压对应于高于所述第二电压的满量程电压，并且其中将所述相关存储电容器的所述电压朝向所述第二电压改变所述离散电压值包括将所述相关存储电容器的所述电压朝向所述第二电压降低所述离散电压值。

4.根据权利要求2所述的方法，还包括：在所述积分周期之后并且在信号转换周期期间，确定所述ToF直方图的每个直方图箱的相关剩余箱计数，其中确定所述每个直方图箱的相关剩余箱计数包括：

向每个模拟计数器的输入提供多个脉冲；以及

对于每个模拟计数器，对相关剩余脉冲数进行计数，直到所述相关存储电容器的所述电压达到所述第二电压，其中所述每个直方图箱的相关剩余箱计数等于所述对应模拟计数器的所述相关剩余脉冲数，其中确定所述每个直方图箱的相关最终箱计数包括基于所述相关剩余箱计数确定所述每个直方图箱的相关最终箱计数。

5.根据权利要求4所述的方法，还包括：在所述信号转换周期之后，将所述每个模拟计数器的相关存储电容器的所述电压重置为所述第一电压，并且确定每个直方图箱的相关满量程箱计数，其中确定所述每个直方图箱的相关满量程箱计数包括：

向所述每个模拟计数器的输入提供多个脉冲；以及

对于每个模拟计数器，对相关脉冲总数进行计数，直到所述相关存储电容器的所述电压从所述第一电压达到所述第二电压，其中所述每个直方图箱的相关满量程箱计数等于对应模拟计数器的所述相关脉冲总数，并且其中确定所述每个直方图箱的相关最终箱计数还基于所述相关满量程箱计数。

6.根据权利要求5所述的方法，其中纹波计数器用于对所述相关剩余脉冲数中的每个剩余脉冲数和所述相关脉冲总数中的每个相关脉冲总数进行计数，并且其中确定所述每个直方图箱的相关最终箱计数包括：

将所述相关剩余箱计数锁存到计数锁存器中；以及

使用加法器从所述纹波计数器的输出中减去所述计数锁存器的内容，以获取所述相关最终箱计数。

7.根据权利要求1所述的方法，其中所述多个数字地址中的每个数字地址包括m位，m为大于或等于1的正整数，其中所述多个模拟计数器包括n个模拟计数器，n等于2^m，并且其中选择所述一个模拟计数器包括使用解码器，所述解码器具有分别耦合到所述n个模拟计数器的n个输出和用于接收所述多个数字地址的解码器输入。

8.根据权利要求7所述的方法，其中所述解码器包括低压数字信号(LVDS)锁存器。

9.根据权利要求7所述的方法，其中所述解码器输入耦合到低压数字信号(LVDS)锁存器的输出。

10.根据权利要求7所述的方法，其中m等于1并且n等于2。

11.根据权利要求1所述的方法，其中所述TDC包括低压数字信号(LVDS)锁存器。

12.根据权利要求11所述的方法，其中所述多个数字地址中的每个数字地址包括1位，其中所述多个模拟计数器包括第一模拟计数器和第二模拟计数器，并且其中所述LVDS锁存器包括耦合到所述第一模拟计数器的第一输出和耦合到所述第二模拟计数器的第二输出。

13.一种飞行时间(ToF)***，包括：

多个单光子雪崩二极管(SPAD)，被配置为生成SPAD事件；

多个时间数字转换器(TDC)，耦合到所述多个SPAD，其中所述多个TDC中的每个TDC被配置为基于由所述多个SPAD中的相关SPAD生成的SPAD事件，生成数字地址；

多个直方图生成电路，所述多个直方图生成电路中的每个直方图生成电路耦合到所述多个TDC中的相应TDC，其中每个直方图生成电路包括：

寻址逻辑电路，具有多个输出和被配置为从所述相应TDC接收数字地址的输入，以及

多个模拟计数器，其中所述多个模拟计数器中的每个模拟计数器包括耦合到所述寻址逻辑电路的所述多个输出中的相应输出的输入，其中每个模拟计数器包括相关存储电容器；以及模数转换器(ADC)，耦合到所述多个模拟计数器，其中：

每个直方图生成电路被配置为将所述每个模拟计数器的相关存储电容器的电压重置为第一电压，

所述寻址逻辑电路被配置为在积分周期期间在所述多个模拟计数器的所述重置之后，对于每个接收的数字地址，基于接收的数字地址选择所述多个模拟计数器中的一个模拟计数器，并且使所选择的一个模拟计数器的所述输入生效，其中所选择的一个模拟计数器被配置为当所选择的一个模拟计数器的所述输入被生效时，将所选择的一个模拟计数器的所述相关存储电容器的电压朝向第二电压改变离散电压值，其中所述每个模拟计数器的相关存储电容器被配置为在所述积分周期结束时具有最终电压，并且

所述ADC被配置为将所述每个模拟计数器的相关存储电容器的所述最终电压转换为对应数字计数，其中每个数字计数与ToF直方图的直方图箱相关联，并且其中所述ToF直方图的每个直方图箱的相关最终箱计数基于所述相关数字计数。

14.根据权利要求13所述的ToF***，其中所述第一电压高于所述第二电压。

15.根据权利要求13所述的ToF***，其中每个模拟计数器包括：

电荷转移放大器，包括所述相关存储电容器并且具有耦合到所述模拟计数器的所述输入的输入；以及

读出电路，具有耦合到所述电荷转移放大器的输出并且耦合到所述相关存储电容器的输入、以及耦合到所述ADC的输出。

16.根据权利要求15所述的ToF***，其中每个存储电容器包括金属氧化物半导体(MOS)电容器或金属氧化物金属(MOM)电容器或反向偏置二极管。

17.根据权利要求15所述的ToF***，其中所述电荷转移放大器包括：

输入晶体管，具有耦合到所述模拟计数器的所述输入的控制端子和耦合到所述电荷转移放大器的所述输出的电流路径；

重置晶体管，具有耦合在所述电荷转移放大器的所述输出与第一电源端子之间的电流路径；以及

18.根据权利要求17所述的ToF***，其中所述重置晶体管包括耦合到不同于所述第一电源端子的第三电源端子的体端子。

19.根据权利要求13所述的ToF***，其中所述数字地址中的每个数字地址包括m位，m为大于或等于1的正整数，其中所述多个模拟计数器包括n个模拟计数器，n等于2^m，其中所述寻址逻辑电路包括具有n个输出的解码器，并且其中每个直方图生成电路还包括：

n个第一逻辑门，所述n个第一逻辑门中的每个第一逻辑门具有分别耦合到所述解码器的所述n个输出的第一输入；以及

脉冲控制电路，具有耦合到所述n个第一逻辑门中的每个第一逻辑门的第二输入的输出。

20.根据权利要求19所述的ToF***，其中所述ADC包括：

比较器，具有耦合到所述n个模拟计数器中的模拟计数器的第一输入和被配置为接收所述第二电压的第二输入；

脉冲生成器，被配置为在信号转换周期期间使所述多个模拟计数器中的每个模拟计数器的所述输入脉冲化；以及

纹波计数器，具有耦合到所述比较器的输出的输入。

21.根据权利要求20所述的ToF***，其中所述比较器设置在SPAD阵列的SPAD像素内部。

22.根据权利要求19所述的ToF***，还包括定时生成电路，所述定时生成电路被配置为向所述多个TDC提供m个异相时钟信号并且向照明源提供触发信号，其中每个TDC被配置为基于所述m个异相时钟信号生成所述数字地址。

23.根据权利要求22所述的ToF***，其中所述m个异相时钟信号是m个差分异相时钟信号，并且其中每个TDC包括m个低压数字信号(LVDS)锁存器，所述m个LVDS锁存器中的每个LVDS锁存器具有差分时钟输入和锁存器输入，所述差分时钟输入被配置为接收所述m个差分异相时钟信号中的相应差分异相时钟信号，所述锁存器输入被配置为接收SPAD事件。

24.根据权利要求13所述的ToF***，还包括SPAD阵列，所述SPAD阵列包括像素阵列，所述像素阵列包括所述多个SPAD，其中所述SPAD阵列的每个像素包括所述多个SPAD中的SPAD、和SPAD前端电路。

25.根据权利要求13所述的ToF***，其中所述ADC被配置为在信号转换周期期间向所述每个模拟计数器的输入提供多个脉冲，并且对于每个模拟计数器，对相关剩余脉冲数进行计数，直到所述相关存储电容器的所述电压达到所述第二电压，其中所述ADC被配置为基于所述相应模拟计数器的所述相关剩余脉冲数的所述计数，来将所述每个模拟计数器的相关存储电容器的所述最终电压转换为对应数字计数。

26.根据权利要求25所述的ToF***，其中每个直方图生成电路被配置为在所述信号转换周期之后，将所述每个模拟计数器的相关存储电容器的所述电压重置为所述第一电压，并且其中所述ADC被配置为在满量程转换周期期间，向所述每个模拟计数器的输入提供多个脉冲，并且对于每个模拟计数器，对满量程脉冲数进行计数，直到所述相关存储电容器的所述电压从所述第一电压达到所述第二电压，其中所述ADC被配置为基于所述相应模拟计数器的所述满量程脉冲数的所述计数，来将所述每个模拟计数器的相关存储电容器的所述最终电压转换为所述对应数字计数。

27.一种飞行时间(ToF)***，包括：

单光子雪崩二极管(SPAD)阵列，包括像素阵列，所述像素阵列的每个像素包括SPAD和SPAD前端电路；

多个时间数字转换器(TDC)，耦合到所述SPAD阵列的相应SPAD，其中所述多个TDC中的每个TDC被配置为基于由所述相应SPAD生成的SPAD事件生成数字地址，其中所述数字地址中的每个数字地址包括m位，m为大于或等于1的正整数；

多个直方图生成电路，所述多个直方图生成电路中的每个直方图生成电路包括：

寻址逻辑电路，具有n个输出和被配置为从所述相应TDC接收数字地址的输入，

n个模拟计数器，n等于2^m，其中所述n个模拟计数器中的每个模拟计数器包括耦合到所述寻址逻辑电路的所述n个输出中的相应输出的输入，其中每个模拟计数器包括相关存储电容器，

n个第一逻辑门，所述n个第一逻辑门中的每个第一逻辑门具有分别耦合到所述寻址逻辑电路的所述n个输出的第一输入，以及

脉冲控制电路，具有耦合到所述n个第一逻辑门中的每个第一逻辑门的第二输入的输出；以及

模数转换器(ADC)，耦合到所述n个模拟计数器。

28.根据权利要求27所述的ToF***，其中所述ADC包括：

比较器，具有耦合到所述n个模拟计数器中的第一模拟计数器的第一输入和被配置为接收参考电压的第二输入；

脉冲生成器，具有耦合到所述第一模拟计数器的输入的输出；以及

纹波计数器，具有耦合到所述比较器的输出的输入。