CN115458022B - 一种NANDFlash ZQ校准方法 - Google Patents

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Abstract

本发明提供一种NANDFlash ZQ校准方法，其包括在存储控制器内部增加一个可调电阻，将可调电阻通过开关S1切换与存储控制器的ZQ引脚连接，在存储控制器的测试阶段对可调电阻进行校准；在NAND Flash ZQ校准阶段，存储控制器内部的可调电阻通过ZQ引脚与NAND Flash的ZQ引脚连接，使可调电阻替换外部独立的校准电阻RZQ，启动NAND Flash协议定义的校准时序，由存储控制器发送命令，完成NAND Flash内部的ZQ校准。本发明用以解决现有技术中存在的测试时需外接参考电阻，BOM成本高，空间占用率高等问题，在应用时可去掉外部的RZQ精准参考电阻，同时兼容支持现有校准方案，从而达到降低BOM成本，增大基板或PCB走线空间的目的。

Description

一种NANDFlash ZQ校准方法
技术领域
本发明涉及存储器校准技术领域，具体涉及一种NANDFlash ZQ校准方法。
背景技术
NAND Flash的驱动能力与ODT阻值大小都基于内部的ZQ电阻(RZQ)定义。由于RZQ会存在一定的误差，需要在使用前进行校准，这种校准一般发生在上电初始化阶段。根据ONFI协议规定，当工作NV-DDR3模式速率超过400MT/s需要进行ZQ校准，工作NV-LPDDR4模式下不管速率多快都需要进行ZQ校准。ZQ校准的结果不直接体现在RZQ本身，而是间接体现在接口IO的驱动能力以及ODT阻值上。
为了使用ZQ校准功能，需要通过特定的pin连接一个300Ω±1％精度的精度参考电阻。可通过向NAND发送特定的命令启动ZQ校准过程，校准完成后校准结果将更新到驱动能力与ODT阻值。
其中，存储控制器可实现对NAND Flash发送命令、地址、数据，与NAND Flash存在数据交互。在存储控制器端也需要按照NAND Flash的接口要求提供对应的驱动能力档位及ODT阻值配置，同样也需要300Ω±1％精度的精度参考电阻输入pin，并支持进行ZQ校准，保证驱动能力与ODT阻值的准确程度。
如图1所示，图1为ZQ校准精度参考电阻连接示意图，存储控制器与NAND Flash共享一个精度参考电阻。
如图2所示，存储控制器通过NAND Bus连接1颗或多颗NAND Flash颗粒，每颗NANDFlash都有一个片选信号，如：CE0～CEx。存储控制器与NAND Flash都有ZQ pin，用于连接外部的300Ω±1％精度的精度参考电阻RZQ，支持ZQ校准功能。
以上存储控制器和NAND Flash可能是Die，采用SIP封装技术，封装成一颗芯片，如：eMMC，UFS,eMCP，uMCP等；也可能是独立的封装IC，相互之间通过PCB走线连接在一起。
然而，现有技术在进行校准时都需要外接一个精准参考电阻，增加了BOM成本，同时也占用了基板或PCB走线空间。
发明内容
本发明提供一种NANDFlash ZQ校准方法，用于解决现有技术中存在的测试时需外接参考电阻，BOM成本高，空间占用率高等问题，在应用时可去掉外部的RZQ精准参考电阻，同时兼容支持现有校准方案，从而达到降低BOM成本，增大基板或PCB走线空间的目的。
本发明提供的一种NANDFlash ZQ校准方法，该方法包括：
在存储控制器内部增加一个可调电阻，将可调电阻通过开关S1切换与存储控制器的ZQ引脚连接，在存储控制器的测试阶段对可调电阻进行校准；
在存储控制器的测试阶段，由存储控制器中的CPU模块通过配置第二校准模块输出一控制信号，该控制信号通过调整可调电阻的电阻值，借助与ZQ引脚连接的所有参考ZQ电阻执行内部可调电阻ZQ校准操作，并将校准结果存放于非易失存储介质中；
在NAND Flash ZQ校准阶段，存储控制器内部的可调电阻通过ZQ引脚与NANDFlash的ZQ引脚连接，使可调电阻替换外部独立的校准电阻RZQ，启动NAND Flash协议定义的校准时序，由存储控制器发送命令，完成NAND Flash内部的ZQ校准。
根据本发明提供的一种NANDFlash ZQ校准方法，在存储控制器的测试阶段对可调电阻进行校准，包括：在存储控制器的ZQ引脚外接一个第一精度参考电阻上拉到VCC，由可调电阻和第一精度参考电阻构成分压电路，通过第二校准模块调节可调电阻的阻值，当ZQ引脚的电压为0.5*VCC时，则说明可调电阻与第一精度参考电阻阻值相等，完成校准。
根据本发明提供的一种NANDFlash ZQ校准方法，当完成校准后，去掉外接的第一精度参考电阻，并将校准结果存储至非易失存储介质中，支持实现下一次上电或有需要时，直接使用校准结果，无需重新校准。
根据本发明提供的一种NANDFlash ZQ校准方法，所述通过第二校准模块调节可调电阻的阻值，包括：
设置电压范围最小值为全0，最大值为全1；
基于电阻调整范围设定ctrl[n:0]为中值，通过电压表测量输入电压Vpad，判断电压Vpad是否为0.5*VCC，如是，则校准结束，记录当前的ctrl[n:0]到非易失存储介质；
若电压Vpad大于0.5*VCC，则设定当前ctrl[n:0]值为电阻调整范围的最大值；
若电压Vpad小于0.5*VCC，则设定当前ctrl[n:0]值为电阻调整范围的最小值。
根据本发明提供的一种NANDFlash ZQ校准方法，可调电阻校准值的加载与使用包括：
从非易失存储介质中读取RZQ_c_i校准值；
将该校准值设定到ctrl[n:0]对应的寄存器RZQ_c_i中调整到准确值；
基于ONFI协议时序启动NAND颗粒内部的ZQ校准。
根据本发明提供的一种NANDFlash ZQ校准方法，当开关S1断开与可调电阻连接并切换至与第一校准模块连接时，进入原外接精度校准电阻的校准流程。
根据本发明提供的一种NANDFlash ZQ校准方法，为可调电阻构造一组电阻阵列结构，以实现精度符合的可调电阻，其具体包括：
设置第一行电阻为R，第二行电阻为两个相同电阻R并联，等效的阻值为R/2，从第二行电阻开始每行电阻都对应设有一个可控开关；
按以上方式构造的电阻阵列最后一行的等效电阻为R/2n，代表可支持的电阻调整精度，其中，该电阻阵列支持的调整范围的最小值是R，最大值是2R-R/2n。
根据本发明提供的一种NANDFlash ZQ校准方法，对电阻阵列结构进行校准，包括：
确认基准电阻值，在IC的CP测试阶段，构造CP测试电路，向PAD输入电压U0，并测量到输入的电流I0，则计算得到基准电阻值为R0＝U0/I0；
根据实际的基准电阻R0，通过ctrl[n-1:0]可获得协议要求的ZQ电阻；
得到ZQ电阻的目标阻值，ctrl[n-1:0]对应取值，将该计算值取整后转换为二进制数据，与ctrl[n-1:0]对应；
将ctrl[n:0]取值记录到非易失存储介质中备用。
根据本发明提供的一种NANDFlash ZQ校准方法，在存储控制器的测试阶段，搭建存储控制测试电路，在外部使用开关S2完成第一精度参考电阻和第二精度参考电阻的连接切换；
第一校准模块使用第二精度参考电阻完成校准并记录校准值到非易失存储介质中，此时，开关S1的a端与b端连接，开关S2的a端与c端连接，其中，***可根据校准结果提供准确的驱动能力与ODT配置；
在完成可调电阻校准后，将该校准值并记录到非易失存储介质中，此时，开关S1的a端与c端连接，开关S2的a端与b端连接。
根据本发明提供的一种NANDFlash ZQ校准方法，在完成存储控制器的校准及其他测试后，可去掉第一精度参考电阻、第二精度参考电阻、VCC和GND构成***电路，存储控制器可直接与NAND Flash构建起储存***，再根据NAND Flash定义的命令与时序，存储控制器控制对每颗NAND Flash依次完成ZQ校准块。
由此可见，本发明通过在存储控制器内部增加一个可校准电阻，在将该电阻进行校准后，将其作为NAND Flash校准所需的RZQ参考电阻，提供给外部的NAND Flash进行ZQ校准。在应用时可去掉外部的RZQ精准参考电阻，降低BOM成本，同时增大基板或PCB走线空间。
进一步的，在存储控制器内部可实现精准电阻的校准，并将校准结果存储在非易失的存储介质中，支持一次校准多次使用，使得存储控制器自身无需重复校准。
进一步的，本发明方案可实现与原来方案兼容使用。
进一步的，本发明可节省一个外部精准的ZQ校准电阻，可以有效节省校准时间，提高校准效率。
下面结合附图和具体实施方式对本发明作进一步详细说明。
附图说明
图1是现有技术的ZQ校准参考电阻连接示意图。
图2是现有技术的ZQ校准原理图。
图3是本发明一种NANDFlash ZQ校准方法实施例的流程图。
图4是本发明一种NANDFlash ZQ校准方法实施例的原理图。
图5是本发明一种NANDFlash ZQ校准方法实施例中对NAND Flash进行校准的原理图。
图6是本发明一种NANDFlash ZQ校准方法实施例中切换为原外接校准电阻方案的原理图。
图7是本发明一种NANDFlash ZQ校准方法实施例中通过校准模块调节可调电阻RZQ_c_i的阻值的流程图。
图8是本发明一种NANDFlash ZQ校准方法实施例中关于可调电阻RZQ_c_i校准值的加载与使用的流程图。
图9是本发明一种NANDFlash ZQ校准方法实施例中对可调电阻RZQ_c_i进行校准的原理图。
图10是本发明一种NANDFlash ZQ校准方法实施例中对可调电阻RZQ_c_i进行校准的原理图。
图11是本发明一种NANDFlash ZQ校准方法实施例中关于电阻阵列结构的电路原理图。
图12是本发明一种NANDFlash ZQ校准方法实施例中关于存储控制器的测试阶段的第一原理图。
图13是本发明一种NANDFlash ZQ校准方法实施例中关于存储控制器的测试阶段的第二原理图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图3，一种NANDFlash ZQ校准方法，该方法包括以下步骤：
步骤S1，在存储控制器内部增加一个可调电阻RZQ_c_i，将可调电阻RZQ_c_i通过开关S1切换与存储控制器的ZQ引脚连接，在存储控制器的测试阶段对可调电阻RZQ_c_i进行校准。
步骤S2，在存储控制器的测试阶段，由存储控制器中的CPU模块通过配置第二校准模块输出一控制信号，该控制信号通过调整可调电阻RZQ_c_i的电阻值，与ZQ引脚连接的参考电阻一起完成内部可调电阻校准操作。
步骤S3，在NAND Flash ZQ校准阶段，存储控制器内部的可调电阻RZQ_c_i通过ZQ引脚与NAND Flash的ZQ引脚连接，使可调电阻RZQ_c_i替换外部独立的校准电阻RZQ，启动NAND Flash协议定义的校准时序，由存储控制器发送命令，完成NAND Flash内部的ZQ校准。
在步骤S1中，在对可调电阻RZQ_c_i进行校准时，具体包括：在存储控制器的ZQ引脚外接一个第一精度参考电阻RZQ_up上拉到VCC，由可调电阻RZQ_c_i和第一精度参考电阻RZQ_up构成分压电路，通过第二校准模块调节可调电阻RZQ_c_i的阻值，当ZQ引脚的电压为0.5*VCC时，则说明可调电阻RZQ_c_i与第一精度参考电阻RZQ_up阻值相等，完成校准。
当完成校准后，去掉外接的第一精度参考电阻RZQ_up，并将校准结果存储至非易失存储介质中，支持实现下一次上电或有需要时，直接使用校准结果，无需重新校准。
如图7所示，提供详细的内部可调电阻的校准流程。通过第二校准模块调节可调电阻RZQ_c_i的阻值，包括：
设置电压范围最小值为全0，最大值为全1；
基于电阻调整范围设定ctrl[n:0]为中值，通过电压表测量输入电压Vpad，判断电压Vpad是否为0.5*VCC，如是，则校准结束，记录当前的ctrl[n:0]到非易失存储介质；
若电压Vpad大于0.5*VCC，则设定当前ctrl[n:0]值为电阻调整范围的最大值；
若电压Vpad小于0.5*VCC，则设定当前ctrl[n:0]值为电阻调整范围的最小值。
在本实施例中，如图8所示，可调电阻RZQ_c_i校准值的加载与使用包括：
从非易失存储介质中读取RZQ_c_i校准值；
将该校准值设定到ctrl[n:0]对应的寄存器RZQ_c_i中调整到准确值；
基于ONFI协议时序启动NAND颗粒内部的ZQ校准。
当开关S1断开与可调电阻RZQ_c_i连接并切换至与第一校准模块连接时，进入原外接精度校准电阻的校准流程。
在本实施例中，还为可调电阻RZQ_c_i构造一组电阻阵列结构，以实现精度符合的可调电阻RZQ_c_i，其具体包括：
设置第一行电阻为R，第二行电阻为两个相同电阻R并联，等效的阻值为R/2，从第二行电阻开始每行电阻都对应设有一个可控开关；
按以上方式构造的电阻阵列最后一行的等效电阻为R/2n，代表可支持的电阻调整精度，其中，该电阻阵列支持的调整范围的最小值是R，最大值是2R-R/2n。
在本实施例中，对电阻阵列结构进行校准，包括：
确认基准电阻值，在IC的CP测试阶段，构造CP测试电路，向PAD输入电压U0，并测量到输入的电流I0，则计算得到基准电阻值为R0＝U0/I0；
根据实际的基准电阻R0，通过ctrl[n-1:0]可获得协议要求的ZQ电阻；
得到ZQ电阻的目标阻值，ctrl[n-1:0]对应取值，将该计算值取整后转换为二进制数据，与ctrl[n-1:0]对应；
将ctrl[n:0]取值记录到非易失存储介质中备用。
在本实施例中，在存储控制器的测试阶段，搭建存储控制测试电路，在外部使用开关S2完成第一精度参考电阻RZQ_up和第二精度参考电阻的连接切换；
第一校准模块使用第二精度参考电阻完成校准并记录校准值到非易失存储介质中，此时，开关S1的a端与b端连接，开关S2的a端与c端连接，其中，***可根据校准结果提供准确的驱动能力与ODT配置；
在完成可调电阻RZQ_c_i校准后，将该校准值并记录到非易失存储介质中，此时，开关S1的a端与c端连接，开关S2的a端与b端连接。
在完成存储控制器的校准及其他测试后，可去掉第一精度参考电阻RZQ_up、第二精度参考电阻、VCC和GND构成***电路，存储控制器可直接与NAND Flash构建起储存***，再根据NAND Flash定义的命令与时序，存储控制器控制对每颗NAND Flash依次完成ZQ校准块。
具体的，在存储控制器内部默认有一个第一校准模块，支持外接参考电阻情况下实现自身的ZQ校准，保证驱动能力与ODT的阻值准确度。将校准结果需要保证在非易失的存储介质中，支持实现下一次上电或有需要时，直接使用校准结果，无需重新校准，如图1所示。
然后，在存储控制器内部设计一个可调电阻RZQ_c_i，该可调电阻RZQ_c_i可通过控制信号ctrl[n-1:0]及外部的参考电阻实现校准并保证精度在300Ω±1％精度。其中，控制信号ctrl[n-1:0]由存储控制器中的CPU通过配置第二校准模块进行控制输出，可调电阻RZQ_c_i和第一校准模块通过开关S1切换与存储控制器的ZQ pin连接，如图4所示。
经过以上优化后，对NAND Flash的校准可调整为如图5所示，原来外部的300Ω±1％精度参考电阻可以被存储控制器内部的RZQ_c_i替代。
当开关S1断开与RZQ_c_i连接时，该优化方案保留兼容支持原来的外接校准电阻方案，如图6所示。
本实施例还提供了一种内部可调电阻RZQ_c_i的校准方法，记作RZQ_c_i的第一校准方法，如图9所示，即ZQ Pin外部接一个300Ω±1％的第一精度参考电阻RZQ_up上拉到VCC，可调电阻RZQ_c_i与第一精度参考电阻RZQ_up构成分压电路，通过ctrl[n-1:0]调节可调电阻RZQ_c_i的阻值，当ZQ pin电压为0.5*VCC时，说明可调电阻RZQ_c_i与第一精度参考电阻RZQ_up相等，完成校准。在校准完成后去掉外接的RZQ_up精准参考电阻。其中，校准结果需要保证在非易失的存储介质中，能支持实现下一次上电或有需要时，直接使用校准结果，无需重新校准。
本发明还包括提供一种可调电阻RZQ_c_i的具体实施方案及对应的校准方案。该实施方案的主要思想是构造一组电阻阵列结构，实现精度符合的可调电阻RZQ_c_i，该电阻阵列的结构如图10所示。
在电阻阵列中，第一行电阻为R，第二行电阻为两个相同电阻R并联，等效的阻值为R/2，从第二行开始每行都对应一个可控开关，可通过该开关旁路掉这行的电阻。按以上方式构造的地址阵列最后一行的的等效电阻为R/2n,代表可支持的电阻调整精度。整个阵列支持的电阻由控制信号ctrl[n-1:0]控制对应的开关决定，支持的调整范围的最小值是R，最大值是2R-R/2n。
然后，根据ONFI协议，要求ZQ校准电阻的精度为300Ω±1％，即精度偏差小于±3Ω。在本实施例的电阻阵列中，取R＝200Ω，n＝7，可调精度与可调范围均满足协议要求，其具体计算如下：
电阻阵列支持的最小电阻为R/2^7＝1.5625Ω，可调范围200～397Ω，满足协议要求。再考虑IC工艺存在的偏差可能达到±15～20％，最小电阻的偏差范围是200/2^7±20％＝1.2Ω～1.875Ω，整体可调最小与最大范围分别为160Ω～317.6Ω，240Ω～476.4Ω，同样在协议要求的范围内。
基于该电阻阵列，提供校准方法如下：
由于工艺偏差，需要首先确认基准电阻R的值。在IC的CP测试阶段，构造CP测试电路，如图11所示，向PAD输入电压U0，并测量到输入的电流I0，则计算得到基准电阻值为R0＝U0/I0。
根据实际的基准电阻R0，通过ctrl[n-1:0]可获得协议要求的ZQ电阻300Ω±1％。根据电阻阵列的特点，实际的最小电阻精度为R0/128，得到300Ω目标阻值，ctrl[n-1:0]对应取值计算方式为：(300–R0)/(R0/128)，将该计算值四舍五入取整后，转换为二进制数据，与ctrl[n-1:0]对应。例如，上述步骤中测量获得R0＝180Ω，则(300–180)/(180/128)＝85.33，取值后为85，ctrl[6:0]对应的值为2’b1010101，这种情况下获得内部ZQ电阻的阻值为299.53Ω。
将ctrl[n:0]取值记录到非易失存储介质中备用。
具体的，在存储控制器的测试阶段，搭建存储控制电路，外部使用开关S2完成第一精度参考电阻RZQ_up与第二精度参考电阻RZQ连接切换。
第一校准模块使用第二精度参考电阻RZQ完成校准并记录校准值到非易失的存储介质中，之后***可根据校准结果提供准确的驱动能力与ODT配置。此时，开关S1的a端接b端，开关S2的a端接c端，如图12所示。
在完成可调电阻RZQ_c_i校准并将校准值并记录到非易失的存储介质中。此时，开关S1的a端接c端，开关S2的a端接b端，如图13所示。
在完成存储控制器的校准及其他测试后，可去掉RZQ_up、RZQ、VCC和GND构成***电路，存储控制器可直接与NAND Flash构建起储存***。再根据NAND Flash定义的命令与时序，存储控制器控制对每颗NAND Flash依次完成ZQ校准。
以上非易失的存储介质可以选择采用控制器内部的EFUSE。
由此可见，本发明通过在存储控制器内部增加一个可校准电阻，在将该电阻进行校准后，将其作为NAND Flash校准所需的RZQ参考电阻，提供给外部的NAND Flash进行ZQ校准。在应用时可去掉外部的RZQ精准参考电阻，降低BOM成本，同时增大基板或PCB走线空间。
进一步的，在存储控制器内部可实现精准电阻的校准，并将校准结果存储在非易失的存储介质中，支持一次校准多次使用，使得存储控制器自身无需重复校准。
进一步的，本发明方案可实现与原来方案兼容使用。
进一步的，本发明可节省一个外部精准的ZQ校准电阻，可以有效节省校准时间，提高校准效率。
此外，本实施例提供了一种利用存储控制内部的可校准电阻作为其他电路或器件的参考电阻，其具有一定的通用性，除可用于本实施例中的NAND Flash颗粒校准外，也可以用于DRAM颗粒等其他存储器颗粒。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
上述实施方式仅为本发明的优选实施方式，不能以此来限定本发明保护的范围，本领域的技术人员在本发明的基础上所做的任何非实质性的变化及替换均属于本发明所要求保护的范围。

Claims (1)

1.一种NANDFlashZQ校准方法，其特征在于，该方法包括：
在存储控制器内部增加一个可调电阻，将可调电阻通过开关S1切换与存储控制器的ZQ引脚连接，在存储控制器的测试阶段对可调电阻进行校准；
在存储控制器的测试阶段，由存储控制器中的CPU模块通过配置第二校准模块输出一控制信号，该控制信号通过调整可调电阻的电阻值，与ZQ引脚连接的第一精度参考电阻一起完成内部可调电阻校准操作；
在NAND Flash ZQ校准阶段，存储控制器内部的可调电阻通过ZQ引脚与NAND Flash的ZQ引脚连接，使可调电阻替换外部独立的校准电阻RZQ，启动NAND Flash协议定义的校准时序，由存储控制器发送命令，基于ONFI协议时序启动NAND颗粒内部的ZQ校准；
在存储控制器的测试阶段，搭建存储控制测试电路，在外部使用开关S2完成第一精度参考电阻和第二精度参考电阻的连接切换；
第一校准模块使用第二精度参考电阻完成校准并记录校准结果到非易失存储介质中，此时，开关S1的a端与b端连接，开关S2的a端与c端连接，其中，***可根据校准结果提供准确的驱动能力与ODT配置；
在存储控制器的测试阶段对可调电阻进行校准时，还包括：在存储控制器的ZQ引脚外接一个第一精度参考电阻上拉到VCC，由可调电阻和第一精度参考电阻构成分压电路，通过第二校准模块调节可调电阻的阻值，当ZQ引脚的电压为0.5*VCC时，则说明可调电阻与第一精度参考电阻阻值相等，完成校准，在完成可调电阻校准后，将校准值并记录到非易失存储介质中，此时，开关S1的a端与c端连接，开关S2的a端与b端连接；
在完成存储控制器的校准及其他测试后，可去掉第一精度参考电阻、第二精度参考电阻、VCC和GND构成***电路，存储控制器可直接与NAND Flash构建起储存***，再根据NANDFlash定义的命令与时序，存储控制器控制对每颗NAND Flash依次完成ZQ校准；
其中，所述通过第二校准模块调节可调电阻的阻值，包括：
设置电阻调整范围最小值为全0，最大值为全1；
基于电阻调整范围设定ctrl[n:0]为中值，通过电压表测量输入电压Vpad，判断电压Vpad是否为0.5*VCC，如是，则校准结束，记录当前的ctrl[n:0]到非易失存储介质；
若电压Vpad大于0.5*VCC，则设定当前ctrl[n:0]值为电阻调整范围的最大值；
若电压Vpad小于0.5*VCC，则设定当前ctrl[n:0]值为电阻调整范围的最小值；
其中，当开关S1断开与可调电阻连接并切换至与第一校准模块连接时，进入原外接精度校准电阻的校准流程；
其中，可调电阻校准值的加载与使用包括：
从非易失存储介质中读取可调电阻的RZQ_c_i校准值；
将该校准值设定到ctrl[n:0]对应的寄存器RZQ_c_i中调整到准确值；
基于ONFI协议时序启动NAND颗粒内部的ZQ校准；
该方法还执行：为可调电阻构造一组电阻阵列结构，以实现精度符合的可调电阻，其具体包括：
设置第一行电阻为R，第二行电阻为两个相同电阻R并联，等效的阻值为R/2，从第二行电阻开始每行电阻都对应设有一个可控开关；
按以上方式构造的电阻阵列最后一行的等效电阻为R/2n，代表可支持的电阻调整精度，其中，该电阻阵列支持的调整范围的最小值是R，最大值是2R-R/2n；
对电阻阵列结构进行校准，包括：
确认基准电阻值，在IC的CP测试阶段，构造CP测试电路，向PAD输入电压U0，并测量到输入的电流I0，则计算得到基准电阻值为R0＝U0/I0；
根据实际的基准电阻R0，通过ctrl[n-1:0]可获得协议要求的可调电阻；
得到可调电阻的目标阻值，ctrl[n-1:0]对应取计算值，将该计算值取整后转换为二进制数据，与ctrl[n-1:0]对应；
将ctrl[n-1:0]取值记录到非易失存储介质中备用。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101251557A (zh) * 2008-03-21 2008-08-27 苏州长新微电子有限公司 高精度电路的内建永久性电阻自动校准方法
CN105353245A (zh) * 2015-11-16 2016-02-24 西安华芯半导体有限公司 一种基于zq管脚的dram ddr校准电路及方法
CN106205662A (zh) * 2015-05-26 2016-12-07 爱思开海力士有限公司 半导体存储装置、阻抗校准电路及其方法
CN112669894A (zh) * 2021-01-12 2021-04-16 广州匠芯创科技有限公司 Zq校准电路及zq校准方法
CN214476417U (zh) * 2021-01-12 2021-10-22 广州匠芯创科技有限公司 Zq引脚的***级封装

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9608632B1 (en) * 2015-09-14 2017-03-28 Novatek Microelectronics Corp. Resistance calibration method and related calibration system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101251557A (zh) * 2008-03-21 2008-08-27 苏州长新微电子有限公司 高精度电路的内建永久性电阻自动校准方法
CN106205662A (zh) * 2015-05-26 2016-12-07 爱思开海力士有限公司 半导体存储装置、阻抗校准电路及其方法
CN105353245A (zh) * 2015-11-16 2016-02-24 西安华芯半导体有限公司 一种基于zq管脚的dram ddr校准电路及方法
CN112669894A (zh) * 2021-01-12 2021-04-16 广州匠芯创科技有限公司 Zq校准电路及zq校准方法
CN214476417U (zh) * 2021-01-12 2021-10-22 广州匠芯创科技有限公司 Zq引脚的***级封装

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