CN115433919B - 半导体结构的制备方法及半导体结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000000034 method Methods 0.000 title claims abstract description 45
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 161
- 239000010936 titanium Substances 0.000 claims abstract description 155
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 155
- 238000005137 deposition process Methods 0.000 claims abstract description 151
- 229910052751 metal Inorganic materials 0.000 claims abstract description 116
- 239000002184 metal Substances 0.000 claims abstract description 116
- 238000000151 deposition Methods 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 7
- 239000007789 gas Substances 0.000 claims description 105
- 230000008021 deposition Effects 0.000 claims description 46
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 26
- 239000002994 raw material Substances 0.000 claims description 24
- 239000001257 hydrogen Substances 0.000 claims description 23
- 229910052739 hydrogen Inorganic materials 0.000 claims description 23
- 230000001681 protective effect Effects 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 150000002431 hydrogen Chemical class 0.000 claims description 5
- -1 titanium halide Chemical class 0.000 claims description 5
- 238000010926 purge Methods 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 137
- 238000002360 preparation method Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- UBZYKBZMAMTNKW-UHFFFAOYSA-J titanium tetrabromide Chemical compound Br[Ti](Br)(Br)Br UBZYKBZMAMTNKW-UHFFFAOYSA-J 0.000 description 2
- NLLZTRMHNHVXJJ-UHFFFAOYSA-J titanium tetraiodide Chemical compound I[Ti](I)(I)I NLLZTRMHNHVXJJ-UHFFFAOYSA-J 0.000 description 2
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
- H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
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- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Organic Chemistry (AREA)
- Metallurgy (AREA)
- General Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本公开提供了一种半导体结构及半导体结构的制备方法及半导体结构，该半导体结构的制备方法包括如下步骤：提供衬底，衬底包括半导体基底和设置于半导体基底上的介质层，介质层中开设有露出半导体基底的接触孔；通过化学气相沉积的方式在接触孔的侧壁上沉积钛金属层，第一沉积工艺和第二沉积工艺沉积的钛金属层完全覆盖接触孔的侧壁；沉积钛金属层的制程包括第一沉积工艺和第二沉积工艺。通过结合第一沉积工艺和第二沉积工艺，能够形成完全覆盖接触孔的侧壁的钛金属层，进而有效降低氮化钛的用量、或是避免氮化钛的使用，进而显著降低接触结构的电阻。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。
背景技术
随着半导体存储技术的快速发展，为了应对更复杂的需求，需要不断提高动态随机存储器(Dynamic Random Access Memory，简称：DRAM)的元件密度。缩小半导体制备工艺的线宽是提高元件密度的一种有效方式。
为了使得半导体器件中的各区域分别与外接电路之间导通，通常需要制备接触结构，例如***电路与半导体基底之间的接触结构等。接触结构应当具有供后续制备的导电结构附着及阻挡导电结构的组分渗入半导体基底中的作用。常用的接触结构通常包括钛金属层和氮化钛层。其中，单独的钛金属层在制备过程中不容易覆盖到侧壁上，导致侧壁存在部分暴露的区域，这些暴露的区域会与后续制备的导电结构之间存在缝隙，或者导电结构的组分扩散至这些区域造成损伤。因而还需要制备一层氮化钛层，通过氮化钛层和钛金属层的共同作用，以使得接触结构具有有效的附着、阻挡作用。然而，氮化钛层的电阻明显高于钛金属层，同时设置钛金属层和氮化钛层会导致接触结构的电阻出现明显上升，对半导体器件的性能产生明显影响。
发明内容
基于此，针对上述背景技术中的问题，为了在降低接触结构电阻的情况下，保证其附着和阻挡能力，有必要提供一种半导体结构的制备方法。
根据本公开的一些实施例，提供了一种半导体结构的制备方法，其包括如下步骤：
提供衬底，所述衬底包括半导体基底和设置于所述半导体基底上的介质层，所述介质层中开设有露出所述半导体基底的接触孔；
通过化学气相沉积的方式在所述接触孔的侧壁上沉积钛金属层，沉积所述钛金属层的制程包括第一沉积工艺和第二沉积工艺，所述第一沉积工艺和所述第二沉积工艺沉积的所述钛金属层完全覆盖所述接触孔的侧壁；所述第一沉积工艺和所述第二沉积工艺中的气体原料均包括钛源气体和氢气，在所述第一沉积工艺中，所述氢气在所述沉积原料中的流量占比＞60％，在所述第二沉积工艺中，所述氢气在所述沉积原料中的流量占比≤50％。
在本公开的其中一些实施例中，在所述第二沉积工艺中，所述氢气在所述沉积原料中的流量占比≤10％。
在本公开的其中一些实施例中，所述第二沉积工艺中的气体原料还包括保护性气体，在所述第二沉积工艺中，所述钛源气体的气体流量为10sccm～20sccm，所述氢气的气体流量为20sccm～200sccm。
在本公开的其中一些实施例中，所述第一沉积工艺中的气体原料还包括保护性气体，在所述第一沉积工艺中，所述钛源气体的气体流量为5sccm～10sccm，所述氢气的气体流量为2000sccm～6000sccm。
在本公开的其中一些实施例中，在所述第一沉积工艺中，沉积功率为500W～1000W，在所述第二沉积工艺中，沉积功率为800W～1500W。
在本公开的其中一些实施例中，所述第一沉积工艺和所述第二沉积工艺在同个沉积腔室中进行。
在本公开的其中一些实施例中，所述半导体基底的材料包括硅，在所述第一沉积工艺之后，还包括使位于所述接触孔底部的所述钛金属层与所述半导体基底形成导电合金的步骤。
在本公开的其中一些实施例中，所述钛源气体包括卤化钛。
在本公开的其中一些实施例中，在所述第一沉积工艺之后，还包括对由所述第一沉积工艺沉积的所述钛金属层表面进行吹扫及去除残留沉积原料的步骤。
在本公开的其中一些实施例中，在所述第二沉积工艺之后，还包括对由所述第二沉积工艺沉积的所述钛金属层表面进行吹扫及去除残留沉积原料的步骤
在本公开的其中一些实施例中，在沉积所述钛金属层之后，还包括：在所述钛金属层上制备接触所述钛金属层的导电插塞，所述导电插塞和所述钛金属层填满所述接触孔。
在本公开的其中一些实施例中，所述导电插塞的材料包括钨、铜、铝和钴中的一种或多种。
在本公开的其中一些实施例中，沉积所述钛金属层的制程中包括多个所述第一沉积工艺。
在本公开的其中一些实施例中，沉积所述钛金属层的制程中包括多个所述第二沉积工艺。
在本公开的其中一些实施例中，在沉积所述钛金属层的制程中，所述第一沉积工艺的总沉积时间为5s～30s；所述第二沉积工艺的总沉积时间为5s～120s。
根据本公开的又一些实施例，提供了一种半导体结构，其包括：
衬底，所述衬底包括半导体基底和设置于所述半导体基底上的介质层，所述介质层中开设有露出所述半导体基底的接触孔；及，
钛金属层，所述钛金属层完全覆盖所述接触孔的侧壁。
在本公开的其中一些实施例中，所述半导体基底的材料包括硅，所述介质层的材料包括氧化硅。
在本公开的其中一些实施例中，位于所述接触孔的侧壁上的钛金属层的厚度为2nm～15nm。
在本公开的其中一些实施例中，还包括导电插塞，所述导电插塞设置于所述接触孔中，且所述导电插塞接触所述钛金属层。
在本公开的其中一些实施例中，所述导电插塞的材料包括钨、铜、铝和钴中的一种或多种。
本公开提供的半导体结构的制备方法中包括通过化学气相沉积的方式在接触孔的侧壁上沉积钛金属层的步骤，通过包括第一沉积工艺和第二沉积工艺的制程，使得钛金属层完全覆盖接触孔的侧壁。其中，第一沉积工艺中的氢气所占流量占比较高，在第一沉积工艺中，钛原子能够在接触孔的靠近开口的侧壁上段快速沉积。而第二沉积工艺中的氢气流量占比较低，在第二沉积工艺中，钛原子更多地在接触孔的远离开口的侧壁中段及侧壁下段沉积。通过结合第一沉积工艺和第二沉积工艺，能够在保证钛金属层的整体制备效率的情况下，提高钛原子在接触孔中的填孔能力，从而形成完全覆盖接触孔的侧壁的钛金属层。完全覆盖接触孔侧壁的钛金属层即能够起到有效的粘附和阻挡的作用，因而能够有效降低氮化钛的用量、或是避免氮化钛的使用，进而显著降低接触结构的电阻。
上述说明仅是本公开技术方案的概述，为了能够更清楚了解本公开的技术手段，并可依照说明书的内容予以实施，以下以本公开的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本公开一实施例的半导体结构的制备方法的步骤示意图；
图2为制备半导体结构所用衬底的结构示意图；
图3为由图2中的结构经沉积第一钛金属部后的结构示意图；
图4为图3中的结构经沉积第二钛金属部后的结构示意图；
图5为图4中的结构经制备导电插塞后的结构示意图；
其中，各附图标记及其含义如下：
110、半导体基底；120、介质层；121、接触孔；210、钛金属层；211、第一钛金属部；212、第二钛金属部；220、电接触层；230、导电插塞。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。电连接的方式用于表示电流可以在电连接的多个元件之间传导，其具体方式可以是一个元件直接接触另一个元件，也可以是一个元件通过其他导电元件连接至另一个元件。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本公开提供了一种半导体结构的制备方法，其包括如下步骤：
提供衬底，衬底包括半导体基底和设置于半导体基底上的介质层，介质层中开设有露出半导体基底的接触孔；
通过化学气相沉积的方式在接触孔的侧壁上沉积钛金属层，第一沉积工艺和第二沉积工艺沉积的钛金属层完全覆盖接触孔的侧壁；沉积钛金属层的制程包括第一沉积工艺和第二沉积工艺；第一沉积工艺和第二沉积工艺中的气体原料均包括钛源气体和氢气，在第一沉积工艺中，氢气在沉积原料中的流量占比＞60％，在第二沉积工艺中，氢气在沉积原料中的流量占比≤50％。
可以理解，第一沉积工艺和第二沉积工艺均包括钛源气体和氢气，氢气用于还原钛源气体，以生成金属钛。因此第一沉积工艺和第二沉积工艺均能够在接触孔的侧壁上沉积金属钛，第一沉积工艺和第二沉积工艺沉积的金属钛共同参与形成完全覆盖接触孔的侧壁的钛金属层。
传统技术中通常采用钛金属和氮化钛共同作为半导体基底与导电结构之间的粘附层和扩散阻挡层。本公开上述实施例的制备方法的技术构思如下：采用完全覆盖介质层的钛金属层作为粘附层和扩散阻挡层，以尽可能降低氮化钛的用量或是避免引入氮化钛层。钛金属层的电阻显著低于氮化钛层的电阻，因而该半导体结构的制备方法能够用于降低接触结构的电阻。
可以理解，传统技术中之所以未采用上述技术构思，主要是因为在实际的制备过程中难以在接触孔中制备得到完全覆盖接触孔侧壁的钛金属层。本公开的研究者经过大量创造性实验发现，第一沉积工艺中的氢气流量占比较高，在第一沉积工艺中，钛原子能够在接触孔的靠近开口的侧壁上段快速沉积。而第二沉积工艺中的氢气流量占比较低，在第二沉积工艺中，钛原子更多地在接触孔的远离开口的侧壁中段及侧壁下段沉积。通过结合第一沉积工艺和第二沉积工艺，能够在保证钛金属层的整体制备效率的情况下，提高钛原子在接触孔中的填孔能力，从而形成完全覆盖接触孔的侧壁的钛金属层。
为了便于理解上述半导体结构的制备方法，参照图1所示，其示出了一种半导体结构的制备方法的实施例，包括步骤S1～S3。
步骤S1，提供包括半导体基底和介质层的衬底，介质层中开设有露出半导体基底的接触孔。
参照图2所示，其示出了包括半导体基底110和介质层120的衬底的结构示意图。其中，介质层120开设于半导体基底110上，介质层120中设置有暴露半导体基底110的接触空。
可以理解，该半导体基底110指的是具有特定功能结构的半导体功能部件，其中可以包括半导体和其他参与形成功能部件的非半导体的材料。介质层120设置于半导体基底110上，可选地，该介质层120的材料为绝缘材料。介质层120中开设有露出半导体基底110的接触孔121，待设置于衬底上的其他部件可以电连接至接触孔121中露出的半导体基底110上，并且介质层120用于绝缘间隔其他区域的半导体基底110与该部件。
在该实施例的一些示例中，半导体基底110的材料包括硅，介质层120的材料包括氧化硅。其中，氧化硅具有绝缘性，以氧化硅作为介质层120的材料，能够有效阻止位于介质层120下方的硅材料与后续设置于介质层120上方的部件之间发生短路。
在该实施例的一些示例中，将介质层120设置于半导体基底110上的方式可以是化学气相沉积法。可选地，在制备介质层120时，可以将半导体基底110置于沉积腔室中，并通入硅源气体和氧源气体进行反应，以在半导体基底110上获得包括氧化硅材料的介质层120。在该实施例的另一些示例中，还可以直接将半导体基底110表层的硅材料在氧化气氛中进行加热处理，以获得包括氧化硅的介质层120。
在该实施例的一些示例中，在介质层120中开设露出半导体基底110的接触孔121的方式可以是刻蚀。可选地，刻蚀介质层120的方式选自干法刻蚀。例如，在干法刻蚀的过程中，选取对于介质层120的刻蚀选择比较高的刻蚀气体，对介质层120进行刻蚀。则刻蚀气体对介质层120的刻蚀速度较快，对半导体基底110的刻蚀速度较慢，因此刻蚀形成接触孔121的过程基本不会损伤半导体基底110。
其中，接触孔121露出的部分半导体基底110用于电连接至后续设置的部件上，半导体基底110与其他部件之间需要通过接触结构实现电连接，因而需要在接触孔121中设置接触结构。传统技术中的接触结构通常包括导电栓塞，然而在制备导电栓塞的过程中，制备导电栓塞的原料或是导电栓塞的材料都有可能污染介质层120和半导体基底110，因此还需要在接触孔121中制备具有吸附作用和扩散阻挡作用的材料。
步骤S2，在接触孔121的侧壁上沉积完全覆盖接触孔121侧壁的钛金属层210。
其中，沉积钛金属层210的制程包括第一沉积工艺和第二沉积工艺。第一沉积工艺和第二沉积工艺中的气体原料均包括钛源气体和氢气。
其中，可以理解，在第一沉积工艺和第二沉积工艺中，钛源气体选自能够被氢气还原的材料，通过钛源气体和氢气发生反应，能够生成金属钛原子。
在该实施例的一些示例中，钛源气体包括卤化钛。可选地，卤化钛可以选自氯化钛、溴化钛和碘化钛中的一种或多种。例如，卤化钛为四氯化钛(TiCl4)。
第一沉积工艺和第二沉积工艺中的钛源气体可以不同、也可以相同。例如，第一沉积工艺和第二沉积工艺中的钛源气体可以各自独立地选自氯化钛、溴化钛和碘化钛中的一种或多种。在该实施例的一些示例中，第一沉积工艺和第二沉积工艺中的钛源气体相同，以简化钛金属层210的制程所需的原料。可选地，第一沉积工艺和第二沉积工艺中的钛源气体均为四氯化钛。
在该实施例的一些示例中，第一沉积工艺和第二沉积工艺中还可以包括保护性气体。保护性气体一方面能够形成等离子体，用于参与钛源气体向钛原子转变的反应过程，另一方面还用于调节第一沉积工艺和第二沉积工艺中的氢气占比，进而控制钛原子的沉积区域。可选地，第一沉积工艺和第二沉积工艺所用的气体原料种类相同。
在该实施例的一些示例中，第一沉积工艺和第二沉积工艺可以在同一个沉积腔室中进行。传统的接触结构中包括钛金属层210和氮化钛层，两层材料需要两个沉积腔室及沉积原料配方才能完成制备。设置第一沉积工艺和第二沉积工艺在同一个沉积腔室中进行，相比于传统的接触结构，其制备过程更为简单，所需的沉积腔室和沉积原料配方都能够得到明显简化。
在钛金属层210的制程中，可以先进行第一沉积工艺、再进行第二沉积工艺，也可以先进行第二沉积工艺、再进行第一沉积工艺。另外，沉积钛金属层210的制程中可以包括多个第一沉积工艺，第二沉积工艺和多个第一沉积工艺之间交替进行。沉积钛金属层210的制程中也可以包括多个第二沉积工艺，第一沉积工艺和多个第二沉积工艺之间交替进行。
在该实施例的一些示例中，钛金属层210的制程中包括一个第一沉积工艺和一个第二沉积工艺，并且先进行第一沉积工艺，再进行第二沉积工艺。对应地，步骤S2包括如下所示的步骤S2.1和步骤S2.2。
步骤S2.1，在接触孔121的侧壁上通过第一沉积工艺沉积第一钛金属部211。
其中，第一沉积工艺的气体原料包括钛源气体和氢气，氢气在气体原料中的流量占比＞60％。可选地，该气体原料中还可以包括其他用于调节氢气的流量占比的辅助气体，例如保护性气体。
参照图3所示，控制氢气在气体原料中的流量占比＞60％，形成的第一钛金属部211主要集中于介质层120上方及接触孔121侧壁的远离孔底的顶段部分上，而难以沉积到接触孔121侧壁的中间部分及底端部分。
在该实施例的一些示例中，在第一沉积工艺中，钛源气体的气体流量为5sccm～10sccm，氢气的气体流量为2000sccm～6000sccm。可以根据氢气和钛源气体的气体流量对应设置保护性气体的气体流量，以使得氢气在气体原料中的流量占比＞60％。
可选地，钛源气体的气体流量为5sccm、6ccm、7sccm、8sccm、9sccm、10sccm，或其中任意两个气体流量之间的范围。
可选地，氢气的气体流量为2000sccm、2500ccm、3000sccm、3500sccm、4000sccm、5000sccm、6000sccm，或其中任意两个气体流量之间的范围。
在该实施例的一些示例中，保护性气体的气体流量为1000sccm～3000sccm。保护性气体的气体流量可以根据氢气的流量占比进行对应调整。
在该实施例的一些示例中，第一沉积工艺的气体原料还包括保护性气体，保护性气体选自不与半导体基底110和钛金属发生反应的气体，例如惰性气体。可选地，保护性气体包括氩气。
在该实施例的一些示例中，第一沉积工艺中的钛源气体选自四氯化钛。
在该实施例的一些示例中，在第一沉积工艺中，沉积功率为500W～1000W。例如，在第一沉积工艺中，沉积功率为500W、600W、700W、800W、900W、1000W，或其中各沉积功率之间的范围。
在该实施例的一些示例中，在第一沉积工艺中，控制沉积时间为5s～30s。通过控制沉积时间，以在接触孔121的顶段的部分侧壁上沉积厚度较为合适的第一钛金属部211，以起到有效的附着和阻挡作用，并且使得沉积的第一钛金属部211之间仍旧露出足够制备后续导电插塞230的接触孔121。
在该实施例的一些示例中，在第一沉积工艺之后，还包括使位于接触孔底部的钛层与接触孔底部的半导体基底形成导电合金的步骤。
参照图3所示，在步骤S2.1中，沉积的钛原子还会同时沉积于介质层120上及接触孔121的底部。在该实施例的一些示例中，半导体基底110的材料包括硅，沉积的钛原子在半导体基底110上还能够与硅发生反应，形成硅化钛(TiSix)，硅化钛具有较佳的导电性，能够作为半导体基底110与后续制备的导电插塞230之间的电接触结构。
传统技术中为了获得较高的钛金属层210的制备效率，通常也采用类似步骤S2.1的工艺制备钛金属，导致制备的钛金属难以完全覆盖接触孔121的侧壁，这使得单一的钛金属层210无法起到有效的粘附和阻挡的作用。传统技术中通常选择在钛金属层210上进一步制备一层氮化钛层，以完全覆盖接触孔121的侧壁。为了解决传统技术中存在的问题，本公开的该实施例进一步提供了步骤S2.2，以克服沉积的钛金属无法完全覆盖接触孔121的侧壁的问题。
可以理解，在其他实施例中，第一沉积工艺也可以有多次，进行多次第一沉积工艺之后，形成的第一钛金属部211在接触孔121的侧壁的顶段部分具有较高的覆盖率及覆盖厚度。
步骤S2.2，在接触孔121的侧壁上通过第二沉积工艺沉积第二钛金属部212。
其中，第二沉积工艺的气体原料包括钛源气体和氢气，氢气在气体原料中的流量占比≤50％。可选地，该气体原料中还可以包括其他用于调节氢气的流量占比的辅助气体，例如保护性气体。
参照图4所示，第二沉积工艺沉积的钛金属为第二钛金属部212。控制氢气在气体原料中的流量占比≤50％，能够使得第二钛金属部212沿着第一钛金属部211延伸，并附着在接触孔121侧壁的靠近孔底的中段和底段部分。第二钛金属部212与第一钛金属部211共同构成完全覆盖接触孔121侧壁的钛金属层210。
在该实施例的一些示例中，在第二沉积工艺中，钛源气体的气体流量为5sccm～50sccm，氢气的气体流量为10sccm～500sccm。可以根据氢气和钛源气体的气体流量对应设置辅助气体的气体流量，以使得氢气在气体原料中的流量占比≤50％。
可选地，钛源气体的气体流量为5sccm、12ccm、25sccm、36sccm、40sccm、50sccm，或其中任意两个气体流量之间的范围。
可选地，氢气的气体流量为10sccm、40ccm、120sccm、250ccm、400sccm、500sccm，或其中任意两个气体流量之间的范围。
在该实施例的一些示例中，第二沉积工艺的气体原料还包括保护性气体，保护性气体的气体流量为1000sccm～3000sccm。保护性气体的气体流量可以根据氢气的流量占比进行对应调整。
在该实施例的一些示例中，保护性气体选自不与半导体基底110和钛金属发生反应的气体，例如惰性气体。可选地，保护性气体包括氩气。
在该实施例的一些示例中，第二沉积工艺中的钛源气体选自四氯化钛。
在该实施例的一些示例中，在第二沉积工艺中，沉积功率为800W～1500W。例如，在第一沉积工艺中，沉积功率为800W、900W、1000W、1200W、1400W、1500W，或其中各沉积功率之间的范围。可选地，第二沉积工艺的沉积功率高于第一沉积工艺的沉积功率。例如，第一沉积工艺的功率为800W，第二沉积工艺的功率为1200W。
在该实施例的一些示例中，在第二沉积工艺中，控制沉积时间为5s～120s。通过控制沉积时间，以在接触孔121的中段和底段的部分侧壁上沉积厚度较为合适的第二钛金属部212，进而使得钛金属层210整体具有有效的附着和阻挡作用。
在该实施例的一些示例中，第二沉积工艺的沉积时间大于第一沉积工艺的沉积时间。
在该实施例的一些示例中，位于接触孔121的侧壁上的钛金属层210的厚度为5nm～15nm。通过控制位于侧壁上的钛金属层210的厚度为2nm～15nm，能够使得钛金属层210具有更为优秀的阻挡作用，充分避免后续制备的导电插塞230污染介质层120和半导体基层。
其中，第一钛金属部211可以覆盖接触孔121的侧壁的顶段部分，第二钛金属部212可以进一步覆盖至接触孔121的侧壁的中段部分和底段部分。接触孔121的侧壁的顶段部分指的是与接触孔121的底壁相间隔的部分。接触孔121的侧壁的顶段部分可以处于接触孔121的侧壁的上半部分之中。接触孔121的侧壁的中段部分和底段部分指的是除顶段部分之外的其他侧壁，底段部分的侧壁与接触孔121的底壁相连接。通过第一钛金属部211和第二钛金属部212的组合，形成的钛金属层210能够充分覆盖至接触孔121的侧壁上。
可以理解，在其他实施例中，第二沉积工艺也可以有多次，进行多次第二沉积工艺之后，形成的第二钛金属部212在接触孔121的侧壁的中段部分和底段部分具有较高的覆盖率及覆盖厚度。
步骤S3，在接触孔121中制备接触钛金属层210的导电插塞230。
参照图5所示，导电插塞230设置于接触孔121中，钛金属层210设置于接触孔121的侧壁与导电插塞230之间，导电插塞230接触钛金属层210。
在该实施例的一些示例中，导电插塞230还具有设置于介质层120上的部分，以便于电连接至待连接的部件。
在该实施例的一些示例中，导电插塞230的材料包括钨、铜、铝和钴中的一种或多种。
在该实施例的一些示例中，制备导电插塞230的方式选自化学气相沉积法。可选地，制备导电插塞230的方式为等离子体增强化学气相沉积。
在该实施例的一些示例中，导电插塞230的材料包括钨，对应地，沉积导电插塞230的气体原料包括六氟化钨和氢气。可选地，沉积导电插塞230的气体原料还可以包括六氟化钨和甲烷。
可以理解，该步骤中制备的导电插塞230用于将半导体基底110电连接至其他部件，例如该半导体结构所需要连接的***电路。
通过步骤S1～S3，可以完成该半导体结构中的钛金属层210和导电插塞230在衬底上的接触孔121中的制备。其中，由于制备钛金属层210的制程中采用了第一沉积工艺和第二沉积工艺，实现了钛金属在接触孔121中的高效填孔，使得制备的钛金属层210完全覆盖接触孔121的侧壁。
传统技术中，设置于半导体基底110上的接触结构通常同时包括钛金属层210和氮化钛层，通过钛金属层210和氮化钛层的共同作用以获得较好的粘附作用和阻挡作用。该实施例中的半导体结构中，半导体基底110与导电插塞230之间设置有钛金属层210而不设置氮化钛层，并且钛金属层210完全覆盖接触孔121的侧壁，因此能够在起到有效的粘附和阻挡的作用的同时，降低接触结构的电阻。
本公开的又一实施例还提供了一种半导体结构，该实施例中的半导体结构如图5所示。该半导体结构包括：衬底，衬底包括半导体基底110和设置于半导体基底110上的介质层120，介质层120中开设有露出半导体基底110的接触孔121；及，钛金属层210，钛金属层210完全覆盖接触孔121的侧壁。
在该实施例的一些示例中，半导体基底110的材料包括硅，介质层120的材料包括氧化硅。
在该实施例的一些示例中，位于接触孔121的侧壁上的钛金属层210的厚度为5nm～15nm。
在该实施例的一些示例中，该半导体结构还包括导电插塞230，导电插塞230设置于接触孔121中，且导电插塞230接触钛金属层210。可选地，导电插塞230的材料包括钨、铜、铝和钴中的一种或多种。
其中，该半导体结构中的钛金属层210的制备方式可以参照上述实施例中的步骤S2，导电插塞230的制备方式可以参照步骤S3。
其中，该半导体结构的制备方法可以参照上述实施例示出的半导体结构的制备方法。
进一步地，本公开提供的半导体结构中的半导体基底可以通过导电插塞电连接于其他导电部件上。
另一方面，本公开还提供了一种存储器件，该存储器件包括功能电路以及上述实施例中的半导体结构。其中，功能电路电连接于半导体结构中的半导体基底上。在该实施例的一些示例中，该半导体结构还包括导电插塞，功能电路通过导电插塞电连接至半导体基底。
请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。
应该理解的是，除非本文中有明确的说明，的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
Claims (18)
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供衬底，所述衬底包括半导体基底和设置于所述半导体基底上的介质层，所述介质层中开设有露出所述半导体基底的接触孔；
通过化学气相沉积的方式在所述接触孔的侧壁上沉积钛金属层，沉积所述钛金属层的制程包括第一沉积工艺和第二沉积工艺，所述第一沉积工艺和所述第二沉积工艺沉积的所述钛金属层完全覆盖所述接触孔的侧壁；所述第一沉积工艺和所述第二沉积工艺中的气体原料均包括钛源气体和氢气，在所述第一沉积工艺中，所述氢气在沉积原料中的流量占比＞60％，在所述第二沉积工艺中，所述氢气在沉积原料中的流量占比≤50％。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述第二沉积工艺中，所述氢气在所述沉积原料中的流量占比≤10％。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第二沉积工艺中的气体原料还包括保护性气体，在所述第二沉积工艺中，所述钛源气体的气体流量为10sccm～20sccm，所述氢气的气体流量为20sccm～200sccm。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一沉积工艺中的气体原料还包括保护性气体，在所述第一沉积工艺中，所述钛源气体的气体流量为5sccm～10sccm，所述氢气的气体流量为2000sccm～6000sccm。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述第一沉积工艺中，沉积功率为500W～1000W，在所述第二沉积工艺中，沉积功率为800W～1500W。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一沉积工艺和所述第二沉积工艺在同个沉积腔室中进行。
7.根据权利要求1～6任一项所述的半导体结构的制备方法，其特征在于，所述半导体基底的材料包括硅，在所述第一沉积工艺之后，还包括使位于所述接触孔底部的所述钛金属层与所述半导体基底形成导电合金的步骤。
8.根据权利要求1～6任一项所述的半导体结构的制备方法，其特征在于，所述钛源气体包括卤化钛。
9.根据权利要求1～6任一项所述的半导体结构的制备方法，其特征在于，在所述第一沉积工艺之后，还包括对由所述第一沉积工艺沉积的所述钛金属层表面进行吹扫及去除残留沉积原料的步骤；和/或
在所述第二沉积工艺之后，还包括对由所述第二沉积工艺沉积的所述钛金属层表面进行吹扫及去除残留沉积原料的步骤。
10.根据权利要求1～6任一项所述的半导体结构的制备方法，其特征在于，在沉积所述钛金属层之后，还包括：在所述钛金属层上制备接触所述钛金属层的导电插塞，所述导电插塞和所述钛金属层填满所述接触孔。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述导电插塞的材料包括钨、铜、铝和钴中的一种或多种。
12.根据权利要求1～6及11任一项所述的半导体结构的制备方法，其特征在于，沉积所述钛金属层的制程中包括多个所述第一沉积工艺；和/或，
沉积所述钛金属层的制程中包括多个所述第二沉积工艺。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，在沉积所述钛金属层的制程中，所述第一沉积工艺的总沉积时间为5s～30s；所述第二沉积工艺的总沉积时间为5s～120s。
14.一种半导体结构，其特征在于，由如权利要求1～13任意一项所述的半导体结构的制备方法制备得到。
15.根据权利要求14所述的半导体结构，其特征在于，所述半导体基底的材料包括硅，所述介质层的材料包括氧化硅。
16.根据权利要求14所述的半导体结构，其特征在于，位于所述接触孔的侧壁上的钛金属层的厚度为2nm～15nm。
17.根据权利要求14～16任一项所述的半导体结构，其特征在于，还包括导电插塞，所述导电插塞设置于所述接触孔中，且所述导电插塞接触所述钛金属层。
18.根据权利要求17所述的半导体结构，其特征在于，所述导电插塞的材料包括钨、铜、铝和钴中的一种或多种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211199827.0A CN115433919B (zh) | 2022-09-29 | 2022-09-29 | 半导体结构的制备方法及半导体结构 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115433919A CN115433919A (zh) | 2022-12-06 |
| CN115433919B true CN115433919B (zh) | 2024-01-12 |
Family
ID=84252094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211199827.0A Active CN115433919B (zh) | 2022-09-29 | 2022-09-29 | 半导体结构的制备方法及半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115433919B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1388573A (zh) * | 2001-05-25 | 2003-01-01 | 矽统科技股份有限公司 | 半导体金属内连线的制造方法 |
| TW200426984A (en) * | 2003-05-22 | 2004-12-01 | Taiwan Semiconductor Mfg | Method for fabricating conductive plug and semiconductor device |
| CN101312152A (zh) * | 2007-05-23 | 2008-11-26 | 中芯国际集成电路制造(上海)有限公司 | 位线接触的形成方法 |
| CN102024747A (zh) * | 2009-09-11 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 功率器件的铝插塞制作方法 |
| CN104157562A (zh) * | 2014-08-26 | 2014-11-19 | 上海华虹宏力半导体制造有限公司 | 半导体结构的形成方法 |
-
2022
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1388573A (zh) * | 2001-05-25 | 2003-01-01 | 矽统科技股份有限公司 | 半导体金属内连线的制造方法 |
| TW200426984A (en) * | 2003-05-22 | 2004-12-01 | Taiwan Semiconductor Mfg | Method for fabricating conductive plug and semiconductor device |
| CN101312152A (zh) * | 2007-05-23 | 2008-11-26 | 中芯国际集成电路制造(上海)有限公司 | 位线接触的形成方法 |
| CN102024747A (zh) * | 2009-09-11 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 功率器件的铝插塞制作方法 |
| CN104157562A (zh) * | 2014-08-26 | 2014-11-19 | 上海华虹宏力半导体制造有限公司 | 半导体结构的形成方法 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |