CN115407177A - 测试元件组和测试方法 - Google Patents

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Abstract

提供了测试元件组(TEG)和测试方法，所述TEG与晶片上的至少一个存储器芯片相邻设置，所述TEG包括：环形振荡器，所述环形振荡器被配置为基于通过第一焊盘并从测试装置接收到的直流(DC)信号输出时钟信号；第一分频器，所述第一分频器被配置为对所述时钟信号进行分频并输出第一分频信号；以及时序电路组，所述时序电路组被配置为接收所述时钟信号和所述第一分频信号，基于所述时钟信号和所述第一分频信号生成测试信号，并且通过第二焊盘将所述测试信号输出到所述测试装置。所述时序电路组包括具有与包括在所述至少一个裸片中的至少一个电路相对应的配置的时序电路。

Description

测试元件组和测试方法
相关申请的交叉引用
本申请基于并要求于2021年5月27日在韩国知识产权局提交的韩国专利申请No.10-2021-0068607的优先权，其公开内容通过引用整体地并入本文。
技术领域
发明构思涉及一种测试元件组(TEG)和/或一种测试方法，并且更具体地，涉及一种与诸如晶片(wafer)上的至少一个存储器芯片的至少一个裸片(die)/芯片相邻设置的TEG和/或一种测试方法。
背景技术
根据半导体工艺的小型化，制造的电路的尺寸已减小。因此，随着电路的尺寸减小，电路的工作电压也会减小。因此，根据工艺、电压和温度(PVT)变化的电路特性变化的程度和/或影响已增加。因此，当设计产品时，确定逻辑电路是否正常工作会更为重要，并且为了确定逻辑电路是否正常工作而测量逻辑电路的电特性的必要性或期望性正在增加。
发明内容
发明构思提供划片(scribe)结构/测试元件组(TEG)和/或甚至相对于直流(DC)信号测量晶片上的时序电路的电特性的测试方法。
根据一些示例实施例，提供了一种与半导体裸片相邻的测试元件组(TEG)，所述TEG包括：环形振荡器，所述环形振荡器被配置为基于通过第一焊盘并从测试装置接收到的直流(DC)信号输出时钟信号；第一分频器，所述第一分频器被配置为对所述时钟信号进行分频并输出第一分频信号；以及时序电路组，所述时序电路组被配置为接收所述时钟信号和所述第一分频信号，基于所述时钟信号和所述第一分频信号生成测试信号，并且通过第二焊盘将所述测试信号输出到所述测试装置。所述时序电路组包括具有与包括在所述至少一个裸片中的至少一个电路相对应的配置的时序电路。
根据一些示例实施例，提供了一种测试测试元件组(TEG)的方法，所述方法包括：基于从测试装置接收到的直流(DC)信号输出时钟信号，输出所述时钟信号使用以第一电源电压驱动的环形振荡器；通过对所述时钟信号进行分频输出第一分频信号，输出所述第一分频信号使用以所述第一电源电压驱动的第一分频器；基于所述时钟信号和所述第一分频信号输出测试信号，输出所述测试信号使用以与所述第一电源电压不同的第二电源电压驱动的时序电路组；以及使用所述测试装置基于所述测试信号确定所述时序电路组中的时序电路的低电压裕度。
根据一些示例实施例，提供了一种测试元件组(TEG)，所述TEG包括：环形振荡器，所述环形振荡器被配置为接收第一电源电压并且被配置为响应于从测试装置接收到的直流(DC)信号而输出时钟信号；第一分频器，所述第一分频器被配置为接收所述第一电源电压并且被配置为对所述时钟信号进行分频以输出第一分频信号；以及时序电路组，所述时序电路组被配置为接收第二电源电压并且被配置为在所述时钟信号的边沿定时将所述第一分频信号的值作为测试信号输出到所述测试装置。所述时序电路组还被配置为接收由所述测试装置逐渐地降低的所述第二电源电压的电平。
附图说明
根据结合附图进行的以下详细描述，将更清楚地理解一些示例实施例，在附图中：
图1是示出半导体晶片的示例的图；
图2是图1的一部分的部分放大视图；
图3是示出根据发明构思的各种示例实施例的测试元件组(TEG)的框图；
图4是示出根据发明构思的各种示例实施例的TEG的框图；
图5A至图5C是示出根据发明构思的各种示例实施例的TEG的组件的图；
图6是示出根据发明构思的各种示例实施例的时序电路组的框图；
图7是示出根据发明构思的各种示例实施例的测试方法的流程图；
图8是示出根据发明构思的各种示例实施例的测试方法的算法的流程图；
图9A和图9B是根据发明构思的各种示例实施例的TEG信号的定时图。
具体实施方式
在下文中，将参考附图详细地描述发明构思的各种示例实施例。
图1是示出晶片100的示例的图。
参考图1，晶片100可以包括多个芯片区域110和多个划片道120。晶片100可以是或者可以包括半导体材料，并且可以是硅晶片、III_V族晶片、绝缘体上硅(SOI)晶片、蓝宝石上硅(SOS)晶片和/或另一材料晶片。晶片100的直径可以是200mm、或300mm、或450mm；然而，示例实施例不限于此。晶片100可以包括或者限定凹口(未示出)和/或平面(未示出)。
可以将各种电路装置安装在多个芯片区域110中。例如，可以将电阻器、电感器、电容器、二极管、晶体管等安装在多个芯片区域110中。芯片区域110可以为矩形，例如可以为正方形；然而，示例实施例不限于此。芯片区域110可以延伸到晶片100的各个边缘，并且可以限定部分芯片区域；然而，示例实施例不限于此。芯片区域110的数目可以大于、等于或小于图1所示出的数目。
可以将划片道120定义为晶片100上的芯片区域110与另一芯片区域110之间的区域。划片道120可以是或者对应于在对晶片100的处理完成之后被切割以使多个芯片区域110分离的区域。可以将划片道120称为切口区域；然而，示例实施例不限于此。划片道120在一个方向上的宽度可以与划片道120在与该一个方向垂直的另一方向上的宽度相同或不同。可替代地或另外地，第一划片道120可以具有第一宽度，而与第一划片道120平行的第二划片道120可以具有大于或小于第一宽度的第二宽度。
图2是图1的部分200的部分放大视图。
参考图1和图2，图2是图1的部分200的放大视图，并且包括多个芯片区域110和多个划片道120。
时序电路230和/或***电路和/或组合逻辑电路和/或存储器电路可以安装在多个芯片区域110中。时序电路230和/或存储器电路可以是或者可以包括需要或使用时钟的电路。例如，时序电路230和/或存储器电路是其输出由当前状态和当前输入值确定的逻辑电路，并且可以是或者可以包括具有触发器(诸如SR触发器、D触发器、JK触发器、T触发器等中的至少一种)的电路。
可能需要或使用测试来确定形成在芯片区域110内的半导体芯片的工作特性和/或电特性。芯片的工作特性或电特性可以是指示下述中的至少一种的特性：作为评估电路的正常操作所需要或使用的电压的低电压裕度、评估电路的定时裕度和由评估电路发生的延迟的值等。评估电路可以是包括时序电路230和/或存储器电路的电路。
测试半导体芯片的方法包括测试实际被测器件(DUT)/硅(Si)上器件的方法、使用模拟作为实际硅上器件的代替或补充来测试半导体芯片的方法等。
相对于实际硅上器件测试半导体芯片的方法包括形成具有安装在多个芯片区域110中的至少一者上的评估电路的测试裸片以及使用该测试裸片来测量芯片上延迟、定时裕度等的方法。
可替换地或附加地，相对于实际硅上器件测试半导体芯片的其他方法包括将评估电路安装在划片道120上作为测试元件组(TEG)210的配置，以及测量评估电路的电特性等。TEG 210可以是或者可以包括被实现为测量半导体芯片的实际特性的图案。当TEG 210被安装在划片道120上时，TEG 210可以与晶片100上的至少一个存储器芯片相邻设置或者设置在与晶片100上的至少一个存储器芯片相邻的划片道120中。在划片道120内可存在其他结构；例如，可存在与测量各种膜的厚度和/或各种组件的诸如但不限于晶体管性质、金属电阻/电容、通路和/或接触电阻/电容、缺陷监视器等的电性质相关联的结构；然而，示例实施例不限于此。
当通过将TEG 210安装在划片道120上来测试评估电路时，与通过模拟来测试评估电路不同，可以使用安装在硅上的电路来执行实际测量，因此可以更准确地测量和/或评估实际电路的电特性。
可替换地或附加地，当TEG 210被安装在划片道120上以测试评估电路时，不需要单独的测试裸片，因此高效地批量生产芯片。
为了测试安装在晶片100上的评估电路，可以与晶片100分开地需要/使用测试装置。例如，为了测试安装在晶片100上的评估电路，可以从测试装置向评估电路输入电压或电流信号，并且可以将通过评估电路输出的信号再次输入到测试装置或输入到其中。可以基于输入到测试装置的信号测量评估电路的电特性。
当通过将TEG 210安装在划片道120上来测试评估电路时，测试装置使用例如直流(DC)信号来测试评估电路。例如，测试装置可以将DC信号输入到评估电路并且基于评估电路的输出测量评估电路的电特性。此时，评估电路可以是时序电路230。为了测试时序电路230，需要或者可能需要用于测试时序电路230的时钟信号。因此，可能难以利用使用DC信号而不是脉冲信号的测试装置来测试安装在TEG 210上的时序电路230，并且为了测试时序电路230，可能需要附加电路。
图3是示出根据发明构思的各种示例实施例的TEG 300以及测试装置310的框图。
参考图3，根据发明构思的各种示例实施例的TEG 300可以包括第一焊盘331、第二焊盘332、环形振荡器350、第二分频器370和时序电路组390。
TEG 300可以向测试装置310发送各种信号和/或从测试装置310接收各种信号。例如，TEG 300可以从测试装置310接收DC信号。另外，TEG300可以通过第一焊盘331从测试装置接收DC信号。DC信号可以是或者对应于用于测试安装在划片道上的评估电路的信号。TEG300可以向测试装置310输出测试信号。另外，TEG 300可以通过第二焊盘332将测试信号输出到测试装置310。稍后将描述与测试信号相关的更详细描述。
环形振荡器350是或者包括或者对应于能够通过接收DC信号来生成脉冲信号例如离散脉冲信号的器件。如上所述，需要时钟信号来测试时序电路。然而，用于测试安装在划片道上的评估电路的测试装置310使用DC信号来执行测试。因此，可以通过使用环形振荡器350生成脉冲信号来测试安装在划片道上的时序电路。环形振荡器350可以被配置为基于通过第一焊盘331从测试装置310接收到的DC信号输出诸如时钟信号的信号。
可以将从环形振荡器350输出的时钟信号输入到第一分频器370和时序电路组390。时序电路组390是包括时序电路的电路，并且稍后将描述其详细描述。
第一分频器370是或者包括对频率进行分频的电路，并且可以接收时钟信号并对时钟信号进行分频。具体地，第一分频器370可以被配置为通过对时钟信号进行分频来输出第一分频信号。
第一分频器370可以基于从环形振荡器350输出的时钟信号生成第一分频信号，从而减小时钟信号与输入到时序电路组390的第一分频信号之间的定时误差。
第一分频信号是或者对应于用于测量时序电路组390的电特性的信号，并且可以从第一分频器370输出到时序电路组390。第一分频信号可以是与时钟信号相比具有长周期的信号，以确保稳定的建立裕度和保持裕度。
时序电路组390可以接收时钟信号和第一分频信号。可以通过时序电路组390将所接收到的时钟信号和第一分频信号作为测试信号输出。例如，时序电路组390可以被配置为通过接收时钟信号和第一分频信号并且基于时钟信号和第一分频信号生成测试信号来通过第二焊盘332将测试信号输出到测试装置310。
时序电路组390包括时序电路，并且该时序电路可以是待测电路/被测电路(CUT)。包括在时序电路组390中的时序电路是包括在安装于划片道上的TEG 300中的电路，并且可以不是包括在待批量生产的存储器芯片例如存储器芯片110中的电路。因此，时序电路组390可以包括具有与包括在晶片上的至少一个存储器芯片中的至少一个存储器电路相对应的配置的时序电路。因此，不需要或期望或要求或预期将评估电路安装在待批量生产的存储器芯片上，并且可以提高存储器芯片的尺寸和/或芯片的批量生产率。可替换地或附加地，对安装在晶片上的时序电路执行测试，从而评估基于硅的实际测量而不是模拟。
图4是示出根据发明构思的各种示例实施例的TEG 300'的框图。
参考图4，根据发明构思的各种示例实施例的TEG 300'可以包括第一焊盘331、第二焊盘332、环形振荡器350、第一分频器370、第二分频器371和时序电路组390。
图4所示的测试装置310、第一焊盘331、第二焊盘332、环形振荡器350、第一分频器370和时序电路组390可以分别对应于图3所示的测试装置310、第一焊盘331、第二焊盘332、环形振荡器350、第一分频器370和时序电路组390，并且执行相同或类似的功能。
第二分频器371是对频率进行分频的电路，并且可以接收作为时序电路组390的输出信号的测试信号而且可以对测试信号进行分频。具体地，第二分频器371可以被配置为对从时序电路组390接收到的测试信号进行分频并且通过第二焊盘332将该测试信号作为第二分频信号输出到测试装置。
分频器可以对输入信号的频率进行分频以输出其频率被分频1/n倍的信号。在这种情况下，可以将n称为分频比。第二分频器371的分频比可以根据测试装置310的性能而变化。例如，可以根据测试装置310的信号检测分辨率来确定第二分频器371的分频比。
例如，从时序电路组390输出的测试信号的频率可以是大约1.75GHz。然而，测试装置310可能需要或预期输入频率为大约1MHz的信号来分析特定信号。在这种情况下，第二分频器371可以被配置为具有大约1750的分频比，并且可以以上述分频比对测试信号进行分频，使得测试装置310可以准确地分析信号。
第一分频器370的分频比和第二分频器371的分频比可以是不同的。可以基于建立裕度和/或保持裕度确定第一分频器370的分频比，并且可以基于测试装置310的性能确定第二分频器371。
可以以第一电源电压VDD1驱动环形振荡器350、第一分频器370和第二分频器3710中的每一者，并且可以以等于、小于或大于第一电源电压VDD1的第二电源电压VDD2驱动时序电路组390。
第二电源电压VDD2是独立于第一电源电压VDD1的电源电压，并且可以是用于测量时序电路的低电压裕度的电源电压。可替换地或附加地，第二电源电压VDD2的电平可以由测试装置310逐渐地减小，例如线性地和/或逐步地减小。例如，为了测量评估电路的低电压裕度，施加到评估电路的电源电压的电平需要或预期被降低。然而，当施加到TEG 300'的环形振荡器350和第一分频器370中的每一者的电源电压电平与施加到时序电路组390的电源电压电平一起降低时，作为环形振荡器350的输出信号的时钟信号和作为第一分频器370的输出信号的第一分频信号中的每一者会具有长周期。可替换地，当施加到时序电路组390的电源电压以及施加到环形振荡器350和第一分频器370中的每一者的电源电压独立时，可以仅降低施加到时序电路组390的电源电压电平。在这种情况下，可以在时钟信号和第一分频信号中的每一者不具有长周期的状态下将时钟信号和第一分频信号输入到时序电路组390。因此，可以加快对时序电路的评估。
图5A至图5C是示出根据发明构思的各种示例实施例的TEG的组件的图。
图5A是示出根据发明构思的各种示例实施例的环形振荡器的图。
参考图5A，根据发明构思的各种示例实施例的环形振荡器可以包括根据输入信号来生成环形振荡器的使能信号的反相器510。
另外，环形振荡器可以包括接收使能信号以使环形振荡器工作的与非器件530以及生成脉冲信号的至少一个反相器550。
用于生成脉冲信号的反相器550的级数可以被确定为能够生成适合于测量时序电路的低电压裕度的脉冲信号的级数。另外，使环形振荡器工作的与非器件530和用于生成脉冲信号的反相器550的总数可以是2m-1(m是自然数)。例如，反相器的总数可以是奇数。当反相器的数目是奇数并且反相器中的最后一个被反馈到第一与非门时，可以产生振荡。振荡的频率或周期可以基于包括在与非门和/或反相器中的诸如NMOS晶体管和/或PMOS晶体管之类的晶体管的电特性。例如，包括在反相器550中的NMOS晶体管和/或PMOS晶体管可以具有与包括在存储器芯片110中(例如包括在使用各种触发器的电路中)的NMOS晶体管和/或PMOS晶体管的电性能相同或类似的电性能。
尽管在附图中未示出，但是环形振荡器可以包括与非器件和/或或非器件作为用于信号振荡的开关。
可替代地或另外地，环形振荡器还可以包括功率帽(power-cap)，从而去除功率噪声的影响以便生成稳定的时钟信号。
可替代地或另外地，环形振荡器还可以包括至少一个用于DC信号的稳定输入或时钟信号的稳定输出的缓冲器。
图5B和图5C是示出根据发明构思的各种示例实施例的分频器的图。
参考图5B和图5C，根据发明构思的各种示例实施例的分频器可以被配置为触发器，但是不限于此。
如图5B所示，根据发明构思的一些示例实施例的分频器可以包括一个触发器FF1，但是不限于此。
另外，如图5C所示，根据发明构思的各种示例实施例的分频器可以被配置为多个级，例如，多个触发器FF2至FF6。随着分频器的级数增加，分频器的分频比也可增加。例如，可以基于时钟信号的建立裕度和保持裕度将根据发明构思的各种示例实施例的第一分频器配置为一级。另外，可以基于测试装置的信号检测分辨率将根据发明构思的各种示例实施例的第二分频器配置为10级，使得第二分频器可以具有比第一分频器的分频比大的分频比。然而，第一分频器和第二分频器的级数不限于以上描述。
尽管在附图中未示出，但是可以在根据发明构思的各种示例实施例的第一分频器或第二分频器之前和之后连接至少一个缓冲器。可连接至少一个缓冲器，从而可以将稳定信号输入到第一分频器或第二分频器，并且可以向另一装置稳定地发送第一分频器或第二分频器的输出。
图6是示出根据发明构思的各种示例实施例的时序电路组600的框图。
参考图6，时序电路组600可以包括时序电路610、输入缓冲器630、设置信号缓冲器651、复位信号缓冲器652和/或复制负载电路670。可以将时钟信号、第一分频信号、设置信号和/或复位信号输入到时序电路组600，并且可以将从时序电路组600输出的信号称为测试信号。
如上所述，随着电路的尺寸减小并且电路的工作电压降低，测量电路的电特性是重要的或所希望的。可取决于情况而降低施加到实际半导体芯片的电压电平。因此，在电路的电特性当中测量电路的正常操作所需要的低电压裕度是重要的或所希望的。
为了测量评估电路的低电压裕度，可以在评估电路中实现其中施加到实际半导体芯片的电压电平低于现有电压电平的情形。例如，可以通过降低施加到评估电路的电源电压电平并且减小输入到评估电路的信号的振幅来模拟对半导体芯片施加低电压的情形。
输入缓冲器630可以连接到时序电路610的前端。因此，可以通过输入缓冲器630将时钟信号和第一分频信号输入到时序电路610。输入缓冲器630可以减小所输入的时钟信号和第一分频信号的振幅。例如，输入缓冲器630可以被配置为减小时钟信号和第一分频信号的振幅并且将时钟信号和第一分频信号输出到时序电路610。输入到作为评估电路的时序电路610的时钟信号和第一分频信号的振幅减小，因此可以在时序电路610中/内模拟对半导体芯片施加低电压的情形。
设置信号缓冲器651和复位信号缓冲器652可以连接到时序电路610。设置信号缓冲器651可以被配置为减小输入到时序电路610的设置信号的振幅。另外，复位信号缓冲器652可以被配置为减小输入到时序电路610的复位信号的振幅。可以减小输入到时序电路610的设置信号和复位信号的振幅，因此可以在时序电路610中模拟对半导体芯片施加低电压的情形。
安装在实际存储器芯片上的时序电路610不单独使用，而是可连同若干负载电路一起使用。复制负载电路670可以具有与包括在形成于晶片的芯片区域中的至少一个存储器芯片中的至少一个负载电路相对应的配置。时序电路组600包括复制负载电路670，因此可以将与实际存储器芯片中的负载电路结合使用的时序电路610的状态模拟到包括在TEG中的时序电路610。
在实际芯片中使用的时序电路610的情形被模拟到包括在TEG中的时序电路610，因此可以更准确地测量时序电路610的低电压裕度。
尽管在图6中未示出，但是根据发明构思的各种示例实施例的TEG可以在时序电路组600的前端包括被配置为调整时钟信号和第一分频信号的定时的缓冲器。另外，TEG可以在时序电路组600的后端包括缓冲器，使得可以从时序电路组600向第二分频器稳定地输入测试信号。
图7是示出根据发明构思的各种示例实施例的测试方法的流程图。
参考图7，根据发明构思的各种示例实施例的测试方法可以包括多个操作S710、S730、S750和S770。可以在每个TEG或一个晶片内的TEG的子集上执行所述多个操作中的每一个操作或一些操作。此外，可以在已完全制作晶片之前和/或在已完全制作晶片之后执行所述多个操作中的每一个操作或一些操作。
在操作S710中，可以基于DC信号输出时钟信号。例如，可以使用以第一电源电压驱动的环形振荡器来基于从测试装置接收到的DC信号输出时钟信号。环形振荡器可以基于包括在环形振荡器中的反相器的电性能生成具有周期和/或占空比和/或偏斜的时钟信号。
在操作S730中，可以通过对时钟信号进行分频来输出第一分频信号。例如，可以通过使用以第一电源电压驱动的第一分频器对时钟信号进行分频来输出第一分频信号。
在操作S750中，可以基于时钟信号和第一分频信号输出测试信号。例如，可以使用以与第一电源电压不同的第二电源电压驱动的时序电路组来输出基于时钟信号和第一分频信号的测试信号；时序电路组可以基于由环形振荡器生成的时钟信号操作，例如顺序地操作。
在操作S770中，可以基于测试信号确定时序电路的低电压裕度。例如，使用测试装置，可以基于测试信号确定时序电路组中的时序电路的低电压裕度。
另外，根据发明构思的各种示例实施例的测试方法可以包括通过使用以第一电源电压驱动的第二分频器对测试信号进行分频来输出第二分频信号。
另外，根据发明构思的各种示例实施例的测试方法可以包括基于第二分频信号确定低电压裕度。
图8是示出根据发明构思的各种示例实施例的测试方法的算法的流程图。
参考图8，在操作S810中，可以基于DC信号输出时钟信号。
在操作S820中，可以通过对时钟信号进行分频来输出第一分频信号。
在操作S830中，可以基于时钟信号和第一分频信号输出测试信号。
操作S810、S820和S830分别可以对应于操作S710、S730和S750，并且可以执行相同的操作。
在操作S840中，可以在特定时间间隔期间检测测试信号的电平转变。例如，根据发明构思的实施例的TEG的工作特性可以由测试装置测量，并且可以检测从TEG输出的测试信号的电平是否在特定时间间隔期间转变。
另外，当根据发明构思的各种示例实施例的TEG包括第二分频器时，可以检测第二分频信号的电平是否在特定时间间隔期间转变。第二分频信号可以具有基于测试装置的性能的频率。因此，当基于第二分频信号测试TEG时，可以有效地测量TEG的工作特性。
在操作S850中，可以将第二电源电压的电平调整为比以前要低。具体地，当检测到测试信号的电平转变时，可以将第二电源电压的电平调整为比以前要低。例如，当测试装置在特定时间间隔期间检测到被施加第二电源电压的时序电路组的测试信号的电平转变时，可以确定以对应的第二电源电压施加的时序电路正常地工作。时序电路正常地工作，因此对应的第二电源电压可以不被为低电压裕度，并且可以通过对其施加较低的电源电压来测试时序电路。因此，可以将第二电源电压的电平调整为比以前要低。
在操作S860中，可以基于第二电源电压的电平确定低电压裕度。具体地，当未检测到测试信号的电平转变时，可以基于第二电源电压的电平确定低电压裕度。例如，当测试装置在特定时间间隔期间未检测到被施加第二电源电压的时序电路组的测试信号的电平转变时，以第二电源电压施加的时序电路不正常地工作。例如，当施加到时序电路的电源电压电平降低时，时序电路的工作电流减弱，并且通过时序电路输出的测试信号的摆动速度变慢。因此，测试信号可能不会在施加到时序电路的时钟信号的周期内完全摆动。结果，在特定低电压以下未检测到测试信号的电平转变，并且可以将在未检测到测试信号的电平转变时的电源电压评估为时序电路的低电压裕度。
当根据发明构思的各种示例实施例的TEG包括第二分频器时，可以基于第二分频信号测量低电压裕度。
例如，当在特定时间间隔期间检测到第二分频信号的电平转变时，可以将施加到时序电路的第二电源电压的电平调整为比以前低。另外，当在特定时间间隔期间未检测到第二分频信号的电平转变时，可以基于施加到时序电路的第二电源电压的电平确定低电压裕度。
根据发明构思的各种示例实施例的测试方法可以包括减小时钟信号和第一分频信号中的每一者的振幅。另外，该测试方法可以使用时序电路组输出基于具有减小的振幅的时钟信号和具有减小的振幅的第一分频信号的测试信号。根据发明构思的各种示例实施例的测试方法可以包括减小时钟信号和第一分频信号中的每一者的振幅，从而模拟在包括在TEG中的时序电路中的实际芯片中施加低电压的情形。
根据发明构思的各种示例实施例的测试方法可以包括以第二分频比对测试信号进行分频以与测试装置的性能匹配。第二分频比可以与第一分频器的第一分频比不同。例如，第二分频比可以大于第一分频比。
图9A和图9B是根据发明构思的各种示例实施例的TEG信号的定时图。
参考图9A和图9B，可以从测试装置向环形振荡器输入DC信号。
环形振荡器可以被施加第一电源电压并且被配置为响应于从测试装置接收到的DC信号而输出时钟信号CLK。
第一分频器可以被施加第一电源电压并且被配置为通过对时钟信号CLK进行分频来输出第一分频信号。因此，图9A和图9B是通过对时钟信号CLK的频率进行分频而具有比时钟信号的周期长的周期的第一分频信号的定时图。
时序电路组可以被施加第二电源电压并且被配置为在时钟信号CLK的边沿定时将第一分频信号的值作为测试信号输出到测试装置。图9A和图9B是基于时钟信号CLK和第一分频信号的测试信号的示例的定时图。
第二电源电压的电平可以由测试装置逐渐地降低(例如，线性地和/或逐步地降低)。时序电路组可以包括与包括在半导体芯片中的至少一个存储器电路相对应的至少一个时序电路。另外，时序电路组可以包括多个反相器，该多个反相器被配置为随着第二电源电压的电平降低而减小时钟信号CLK、第一分频信号和测试信号中的至少一者的振幅。
第二分频器可以被施加第一电源电压并且被配置为通过对从时序电路组接收到的测试信号进行分频来输出第二分频信号。第二分频信号可以是通过以第二分频比对测试信号进行分频以与测试装置的性能匹配所获得的信号。附加地或可替换地，第二分频比可以与第一分频器的第一分频比不同。例如，第二分频比可以大于第一分频比。图9A和图9B是通过对测试信号进行分频而具有比测试信号的周期长的周期的第二分频信号的定时图。
第二分频信号的电平可以在特定时间间隔内转变。图9A是电平在特定时间间隔期间转变的第二分频信号的定时图。如上所述，如图9A所示，当第二分频信号的电平在特定时间间隔期间转变时，可以确定作为评估电路的时序电路在第二电源电压下正常地工作。因此，可以将第二电源电压的电平调整为比以前要低。
相反地，第二分频信号的电平可能在特定时间间隔期间不转变。图9B是电平在特定时间间隔期间未转变的第二分频信号的定时图。如上所述，当第二分频信号的电平如图9B所示在特定时间间隔期间未转变时，可以确定作为评估电路的时序电路不在第二电源电压下正常地工作。因此，可以基于第二电源电压确定低电压裕度。例如，可以将在未检测到第二分频信号的电平转变时的第二电源电压或第二电源电压的函数确定为时序电路的低电压裕度。
示例实施例不限于上述那些；此外，示例实施例可以不必是彼此互斥的。例如，一些示例实施例可以包括参考一个或更多个图描述的特征，并且还可以包括参考一个或更多个其他图描述的特征。虽然已参考发明构思的各种示例实施例特别示出并描述了发明构思，但是应理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种测试元件组，所述测试元件组与至少一个裸片相邻，所述测试元件组包括：
环形振荡器，所述环形振荡器被配置为基于通过第一焊盘从测试装置接收到的直流信号输出时钟信号；
第一分频器，所述第一分频器被配置为对所述时钟信号进行分频并输出第一分频信号；以及
时序电路组，所述时序电路组被配置为接收所述时钟信号和所述第一分频信号，基于所述时钟信号和所述第一分频信号生成测试信号，并且通过第二焊盘将所述测试信号输出到所述测试装置，所述时序电路组包括具有与所述至少一个裸片中包括的至少一个电路相对应的配置的时序电路。
2.根据权利要求1所述的测试元件组，所述测试元件组还包括：
第二分频器，所述第二分频器被配置为对从所述时序电路组接收到的所述测试信号进行分频并且通过所述第二焊盘向所述测试装置输出第二分频信号。
3.根据权利要求2所述的测试元件组，其中，所述第二分频器的分频比基于所述测试装置的电性能的测量。
4.根据权利要求3所述的测试元件组，其中，所述第一分频器的分频比与所述第二分频器的所述分频比不同。
5.根据权利要求2所述的测试元件组，其中，
第一电源电压驱动所述环形振荡器、所述第一分频器和所述第二分频器中的每一者，并且
第二电源电压驱动所述时序电路组。
6.根据权利要求5所述的测试元件组，其中，所述测试装置被配置为逐渐地降低所述第二电源电压的电平。
7.根据权利要求1所述的测试元件组，其中，所述时序电路组还包括输入缓冲器，所述输入缓冲器被配置为：减小所述时钟信号的振幅和所述第一分频信号的振幅，并且将振幅减小的所述时钟信号和振幅减小的所述第一分频信号输出到所述时序电路。
8.根据权利要求1所述的测试元件组，其中，所述时序电路组还包括：
设置信号缓冲器，所述设置信号缓冲器被配置为减小输入到所述时序电路的设置信号的振幅；
复位信号缓冲器，所述复位信号缓冲器被配置为减小输入到所述时序电路的复位信号的振幅；以及
复制负载电路，所述复制负载电路具有与所述至少一个裸片中包括的至少一个负载电路相对应的配置，并且被配置为接收从所述时序电路输出的信号并且输出所述测试信号。
9.一种测试方法，所述测试方法包括：
基于从测试装置接收到的直流信号输出时钟信号，输出所述时钟信号使用以第一电源电压驱动的环形振荡器；
通过对所述时钟信号进行分频来输出第一分频信号，输出所述第一分频信号使用以所述第一电源电压驱动的第一分频器；
基于所述时钟信号和所述第一分频信号输出测试信号，输出所述测试信号使用以与所述第一电源电压不同的第二电源电压驱动的时序电路组；以及
使用所述测试装置基于所述测试信号确定所述时序电路组中的时序电路的低电压裕度。
10.根据权利要求9所述的测试方法，所述测试方法还包括：
使用以所述第一电源电压驱动的第二分频器对所述测试信号进行分频并输出第二分频信号，
其中，确定所述低电压裕度包括：
基于所述第二分频信号确定所述低电压裕度。
11.根据权利要求9所述的测试方法，其中，确定所述低电压裕度包括在特定时间间隔内检测所述测试信号的电平转变。
12.根据权利要求11所述的测试方法，其中，确定所述低电压裕度包括将所述第二电源电压的电平调整为小于在所述测试信号的所述电平转变被检测到之前的所述第二电源电压的电平。
13.根据权利要求11所述的测试方法，其中，确定所述低电压裕度包括基于当未检测到所述测试信号的所述电平转变时的所述第二电源电压的电平来确定所述低电压裕度。
14.根据权利要求9所述的测试方法，所述测试方法还包括：
减小所述时钟信号和所述第一分频信号中的每一者的振幅，
其中，输出所述测试信号包括：
基于具有减小的振幅的所述时钟信号并且基于具有减小的振幅的所述第一分频信号输出所述测试信号。
15.根据权利要求10所述的测试方法，其中，
输出所述第二分频信号包括以第二分频比对所述测试信号进行分频以与所述测试装置的电性能匹配，并且
所述第二分频比与所述第一分频器的第一分频比不同。
16.一种测试元件组，所述测试元件组安装有半导体裸片以测试所述半导体裸片，所述测试元件组包括：
环形振荡器，所述环形振荡器被配置为接收第一电源电压并且被配置为响应于从测试装置接收到的直流信号而输出时钟信号；
第一分频器，所述第一分频器被配置为接收所述第一电源电压并且被配置为对所述时钟信号进行分频以输出第一分频信号；以及
时序电路组，所述时序电路组被配置为接收第二电源电压并且被配置为在所述时钟信号的边沿定时将所述第一分频信号的值作为测试信号输出到所述测试装置，所述时序电路组还被配置为接收由所述测试装置逐渐地降低的所述第二电源电压的电平。
17.根据权利要求16所述的测试元件组，所述测试元件组还包括：
第二分频器，所述第二分频器被配置为接收所述第一电源电压并且被配置为对从所述时序电路组接收到的所述测试信号进行分频并输出第二分频信号。
18.根据权利要求17所述的测试元件组，其中，所述第二分频器的分频比被确定为与所述测试装置的电性能匹配并且与所述第一分频器的分频比不同。
19.根据权利要求16所述的测试元件组，其中，所述时序电路组包括与所述半导体裸片中包括的至少一个电路相对应的至少一个时序电路。
20.根据权利要求16所述的测试元件组，其中，所述时序电路组包括多个反相器，所述多个反相器被配置为减小所述时钟信号、所述第一分频信号和所述测试信号中的至少一者的振幅，所述减小是基于所述第二电源电压的所述电平被降低而进行的。
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