CN115392175B - 一种电路设计错误处理方法、装置、介质 - Google Patents
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- 238000013461 design Methods 0.000 title claims abstract description 226
- 238000003672 processing method Methods 0.000 title abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 38
- 238000012545 processing Methods 0.000 claims description 18
- 238000004590 computer program Methods 0.000 claims description 11
- 238000004458 analytical method Methods 0.000 claims description 3
- 238000011161 development Methods 0.000 abstract description 33
- 239000002699 waste material Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 230000009471 action Effects 0.000 description 3
- 238000012938 design process Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000009877 rendering Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 150000003071 polychlorinated biphenyls Chemical class 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2111/00—Details relating to CAD techniques
- G06F2111/20—Configuration CAD, e.g. designing by assembling or positioning modules selected from libraries of predesigned modules
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2115/00—Details relating to the type of the circuit
- G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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Abstract
本申请涉及电力电子领域，公开了一种电路设计错误处理方法、装置、介质，包括：获取各第一设计文件，并判断各第一设计文件是否为错误文件；若为错误文件，对错误文件进行解析以获取子电路坐标信息和子电路元素信息；根据子电路坐标信息和主电路文件创建第二设计文件，并将子电路元素信息写入第二设计文件中，以获取第二设计文件；将第二设计文件并入主电路文件中，以获取目标电路。本方案通过提取错误文件中的子电路的元素信息和坐标信息，并将这些信息写入基于主电路文件建立的第二设计文件中，以防止由于设计文件与主电路文件版本不匹配导致子电路与主电路无法合并，导致开发人员工作浪费的情况。从而提高电路开发效率。
Description
技术领域
本申请涉及电力电子领域，特别是涉及一种电路设计错误处理方法、装置、介质。
背景技术
随着电力电子技术的发展，印刷电路板(Printed Circuit Board，PCB)广泛应用于大型服务器等应用场景中。随着电路的复杂程度逐渐升高，PCB电路板的尺寸和电路规模也在逐渐增大。为了加快开发速度，通常需要多人合作开发PCB电路板。图1为一种常见的电路板的示意图，如图1所示，在开发过程中，将整体的PCB电路板划分为多个子电路，并将各子电路分发给各开发人员，在将各开发人员完成的子电路合并至同一块PCB板上。
由于PCB电路板中电路迭代速度较快，电路文件的版本较多，在分发电路的过程中开发人员可能会获取错误版本的文件，并基于错误版本的文件对电路进行设计。但目前通用的开发工具(例如Cadence)无法将不同版本的子电路文件合并，导致开发人员的工作浪费，进而影响电路开发效率。
由此可见，如何提供一种PCB电路板设计方法，以防止由于任务分发错误导致开发人员的工作无效，是本领域技术人员亟需解决的问题。
发明内容
本申请的目的是提供一种电路设计错误处理方法、装置、介质，以在电路设计过程中，防止由于任务文件分发错误导致开发人员的工作无效，从而提高开发效率。
为了解决上述技术问题，本申请提供了一种电路设计错误处理方法，包括：
获取第一设计文件，并判断各所述第一设计文件是否为错误文件；
若为所述错误文件，对所述错误文件进行解析以获取子电路坐标信息和子电路元素信息；
根据所述子电路坐标信息和主电路文件创建第二设计文件，并将所述子电路元素信息写入所述第二设计文件中；
将所述第二设计文件并入所述主电路文件中，以获取目标电路，其中，所述目标电路为与电路设计需求相对应的完整电路。
优选的，所述获取各第一设计文件的步骤前，还包括：
获取电路设计需求；
根据所述电路设计需求将所述目标电路划分为主电路和至少一个目标子电路；
将各所述目标子电路发送至各所述开发人员，以完成任务分配。
优选的，所述判断各所述第一设计文件中是否存在错误文件包括：
判断所述第一设计文件与所述主电路文件是否可以合并；
若无法合并，则确定当前所述第一设计文件为错误文件。
优选的，所述根据所述子电路坐标信息创建第二设计文件的步骤前，还包括：
判断所述错误文件中的子电路和与所述目标子电路的差异度是否低于差异度阈值；
若低于所述差异度阈值，则执行所述根据所述子电路坐标信息创建第二设计文件的步骤。
优选的，所述根据所述子电路坐标信息创建第二设计文件包括：
确定所述主电路文件中与所述子电路坐标信息对应的区域的目标子电路，并将所述目标子电路导入初始文件中；
对所述初始文件进行初始化操作，以获取所述第二设计文件。
优选的，所述差异度包括用于表征电路连接方式差异的第一差异度和用于表征电路元件的第二差异度。
优选的，所述将所述子电路元素信息写入所述第二设计文件中，以获取第二设计文件包括：
确定所述错误文件中的子电路和所述目标子电路的差异元素；
将所述差异元素写入所述第二设计文件中。
为了解决上述技术问题，本申请还提供了一种电路设计错误处理装置，包括：
判断模块，用于获取各第一设计文件，并判断各所述第一设计文件是否为错误文件；
解析模块，用于若为所述错误文件，对所述错误文件进行解析以获取子电路坐标信息和子电路元素信息；
第一获取模块，用于根据所述子电路坐标信息和主电路文件创建第二设计文件，并将所述子电路元素信息写入所述第二设计文件中；
第二获取模块，用于将所述第二设计文件并入主电路文件中，以获取目标电路，其中，所述目标电路为与电路设计需求相对应的完整电路。
为了解决上述技术问题，本申请还提供了另一种电路设计错误处理装置，包括存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现所述的电路设计错误处理方法的步骤。
为了解决上述技术问题，本申请还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现所述的电路设计错误处理方法的步骤。
本申请提供了一种电路设计错误处理方法，包括：获取各第一设计文件，并判断各第一设计文件是否为错误文件；若为错误文件，对错误文件进行解析以获取子电路坐标信息和子电路元素信息；根据子电路坐标信息和主电路文件创建第二设计文件，并将子电路元素信息写入第二设计文件中，以获取第二设计文件；将第二设计文件并入主电路文件中，以获取目标电路。由此可见，在申请方案中，当检测到开发人员发送的第一设计文件为错误文件时，提取错误文件中的子电路的元素信息和坐标信息，并将这些信息写入基于主电路文件建立的第二设计文件中，以防止由于设计文件与主电路文件版本不匹配导致子电路与主电路无法合并，导致开发人员工作浪费的情况。从而提高电路开发效率。
此外，本申请还提供了一种电路设计错误处理装置、介质，与上述方法对应，效果同上。
附图说明
为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种常见的电路板的示意图；
图2为本申请实施例所提供的一种电路设计错误处理方法的流程图；
图3为本申请实施例所提供的一种电路设计错误处理装置的结构图；
图4为本申请实施例所提供的另一种电路设计错误处理装置的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。
本申请的核心是提供一种电路设计错误处理方法、装置、介质，以在电路设计过程中，防止由于任务文件分发错误导致开发人员的工作无效，从而提高开发效率。
在电路开发应用场景中，为了保证开发效率，需要将开发任务分为多个模块，各开发人员分别负责各个模块的开发工作。由于电路文件的版本较多，在分发电路的过程中开发人员可能会获取错误版本的文件，并基于错误版本的文件对电路进行设计。但目前通用的开发工具(例如Cadence)无法将不同版本的子电路文件合并，使错误文件中的电路元素信息不能被有效使用，导致开发人员的工作量被浪费，甚至影响电路的开发进度和开发效率。为了解决这一问题，本申请提供了一种电路设计错误处理方法，由开发主管人员预先根据设计需求确定目标电路，并将目标电路划分为多个子电路，并将子电路分发给相应的开发人员。当检测到开发人员发送的第一设计文件为错误文件时，提取错误文件中的子电路的元素信息和坐标信息，并将这些信息写入基于主电路文件建立的第二设计文件中，以防止由于设计文件与主电路文件版本不匹配导致子电路与主电路无法合并，导致开发人员工作浪费的情况。从而提高电路开发效率。
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。
图2为本申请实施例所提供的一种电路设计错误处理方法的流程图，如图2所示，该电路设计错误处理方法包括：
S10：获取各第一设计文件，并判断各第一设计文件是否为错误文件。
在具体实施中，管理人员获取开发需求后，若开发需求为设计新的电路，则根据开发需求确定目标电路中各个模块的技术需求，并根据各个模块的开发需求和技术需求信息确定设计方案和电路原理图，并根据电路原理图确定走线和元器件布设方式，以确定各模块的电路。最终将各模块的电路合并至主电路，以获取符合设计需求的目标电路；若设计需求为在现有电路的基础上进行改进，则将现有电路划分为多个区域，将包含各个区域中的子电路的设计文件发送至相应的开发人员，以便于开发人员对电路进行修改。
开发人员完成子电路的电路设计工作后，将子电路以第一设计文件的形式发送至电路汇总***中，电路汇总***判断接收到的各第一设计文件是否为错误文件。具体的，判断第一设计文件是否为错误文件可以为判断第一设计文件的后缀名是否符合预设条件；或判断第一设计文件的版本信息是否满足预设条件；或直接将第一设计文件输入至开发软件中，判断在开发软件中第一设计文件中的子电路是否能够与本地的主电路合并，若无法合并，则表明当前第一设计文件为错误文件。
S11：若为错误文件，对错误文件进行解析以获取子电路坐标信息和子电路元素信息。
需要注意的是，错误文件仅指开发人员基于错误版本的设计文件，对文件中电路的情况不做限定。因此，为了防止错误文件中的电路存在异常，导致将错误文件中的子电路信息合入主电路中后导致电路故障，还需要对错误文件中的子电路进行检测。若错误文件中的子电路与电路汇总***分发至开发人员的设计文件中的子电路差异过大时，将错误文件删除；或向管理人员发送警报，以便于管理人员对错误文件中的子电路进行判断。
在具体实施中，当检测到任意开发人员发送的文件为错误文件时，对错误文件进行解析，以获取错误文件中子电路的坐标信息和子电路元素信息。其中，坐标信息为当前子电路在整体的目标电路中的坐标信息，需要注意的是，需要预先在目标电路中建立坐标系，以获取目标电路中各点的坐标信息，并在完成子电路划分工作后，确定各子电路的边缘线段的坐标信息。
进一步的，子电路元素信息至少包括：子电路中包含的元器件、各元器件间的连接关系，电路走线的坐标信息等，此处不做限定。
S12：根据子电路坐标信息和主电路文件创建第二设计文件，并将子电路元素信息写入第二设计文件中。
在具体实施中，根据子电路坐标信息确定主电路文件中与错误文件中子电路对应的区域，并创建包含这一区域的电路的第二设计文件。此时的第二设计文件为仅包括原始子电路的空白文件，且由于第二设计文件的版本正确，其中的子电路可以正常的与主电路文件中的主电路合并。将错误文件中的子电路元素信息导入第二设计文件中，即可实现子电路与主电路合并的目的。
进一步的，将子电路元素信息写入第二设计文件中时，可以将全部子电路元素信息写入第二设计文件中，也可以仅将发生改变的子电路元素信息或管理人员指定的元素信息写入第二设计文件中，此处不做限定。
S13：将第二设计文件并入主电路文件中，以获取目标电路。
需要注意的是，在电路设计过程中，可能存在多个错误文件，在缺失这些文件中的子电路时，电路是不完整的，不符合设计需求。因此，需要将各第二设计文件并入主电路文件中，以获取目标电路。
本实施例提供了一种电路设计错误处理方法，包括：获取各第一设计文件，并判断各第一设计文件是否为错误文件；若为错误文件，对错误文件进行解析以获取子电路坐标信息和子电路元素信息；根据子电路坐标信息和主电路文件创建第二设计文件，并将子电路元素信息写入第二设计文件中，以获取第二设计文件；将第二设计文件并入主电路文件中，以获取目标电路。由此可见，在本实施例中，当检测到开发人员发送的第一设计文件为错误文件时，提取错误文件中的子电路的元素信息和坐标信息，并将这些信息写入基于主电路文件建立的第二设计文件中，以防止由于设计文件与主电路文件版本不匹配导致子电路与主电路无法合并，导致开发人员工作浪费的情况。从而提高电路开发效率。
在具体实施中，获取各第一设计文件的步骤前，还包括：获取电路设计需求；根据电路设计需求将目标电路划分为主电路和至少一个目标子电路；将各目标子电路发送至各开发人员，以完成任务分配。
在开发过程中，开发管理人员根据电路设计需求将现有电路划分为多个区域，将包含各个区域中的子电路的设计文件发送至相应的开发人员，以便于开发人员对电路进行修改和将电路布设在PCB板上。
如图1所示，整体电路被划分为四个不同的区域，分别为partition1，partition2，partition3，partition4。需要注意的是，不同partition的边界线间不能重合和交叉，以防止不同开发人员的工作相互干扰。
进一步的，为了便于对电路进行划分，可以在电路板中建立坐标系，以确定电路中各点的坐标信息。坐标系的原点可以为电路中或电路外的任意一点，此处不做限定，通常以电路左下方的端点作为坐标系原点。建立坐标系后，通过开发工具的线段咨询功能确定各partition的各边界折点处的坐标，并将各partition的坐标分别记录在数据结构中(例如：数组、队列、表)。以partition1为例，其边界线段的折点的坐标为List1＝(A1(xa1，ya1)，B1(xb1，yb1)，C1(xc1，yc1)，D1(xd1，yd1)，E1(xe1，ye1)，F1(xf1，yf1)，G1(xg1，yg1)，H1(xh1，yh1)，I1(xi1，yi1)，J1(xj1，yj1))；以同样的方式，将其他各partition的边缘线段的折点坐标记录于其他不同的数据结构中。需要注意的是，所有partition的边缘线段坐标需要依次顺时针或逆时针记录，以便于在其他文件中按照瞬时针或逆时针连线确定各个partition的位置。
作为优选的实施例，判断各第一设计文件中是否存在错误文件包括：判断第一设计文件与主电路文件是否可以合并；若无法合并，则确定当前第一设计文件为错误文件。
具体的，将第一设计文件读入电路开发工具中，若电路开发工具无法识别第一设计文件，或电路开发文件识别到第一设计文件中的子电路但该子电路无法与主电路合板(无法连接或连接后无法正常工作)，则表明当前第一设计文件为错误文件。
当错误文件中的电路存在异常或错误时，可能会导致子电路信息合入主电路中后导致主电路故障。为了解决这一问题，还需要对错误文件中的子电路进行检测。若错误文件中的子电路与电路汇总***分发至开发人员的设计文件中的子电路差异过大时，将错误文件删除；或向管理人员发送警报，以便于管理人员对错误文件中的子电路进行判断。
在上述实施例的基础上，根据子电路坐标信息创建第二设计文件的步骤前，还包括：
判断错误文件中的子电路和与目标子电路的差异度是否低于差异度阈值；
若低于差异度阈值，则执行根据子电路坐标信息创建第二设计文件的步骤。
进一步的，差异度包括用于表征电路连接方式差异的第一差异度和用于表征电路元件的第二差异度。
在具体实施中，当开发人员在错误版本的任务文件中完成的任务量较少时，或由于任务文件存在错误导致开发人员完成的任务存在错误时，将错误文件中的子电路信息引入主电路是没有意义的，还会拖慢开发效率。为了解决这一问题，需要判断判断错误文件中的子电路和与目标子电路的差异度是否低于差异度阈值，其中，差异度阈值包括用于表征电路连接方式差异的第一差异度和用于表征电路元件的第二差异度。当错误文件中的子电路与目标子电路的差异度小于阈值时，则表明两个电路中电路的连接方式、所用的电路元器件、元器件的选型等较为接近，开发人员的工作具有价值，则执行根据子电路坐标信息创建第二设计文件的步骤。
进一步的，还可以对错误文件中的子电路进行功能测试，判断其是否能够实现电路设计需求，若不能够实现则表明当前电路存在故障，无需将当前电路合并至主电路。
在本实施例中，通过在执行根据子电路坐标信息创建第二设计文件的步骤前，对错误文件中的子电路和与目标子电路的差异度是否低于差异度阈值进行判断，以防止错误文件中电路存在异常或无线数据，影响电路开发效率。
作为优选的实施例，根据子电路坐标信息创建第二设计文件包括：确定主电路文件中与子电路坐标信息对应的区域的目标子电路，并将目标子电路导入初始文件中；对初始文件进行初始化操作，以获取第二设计文件。
在具体实施中，确定错误文件后，根据错误文件中的子电路坐标信息，确定主文件电路与错误文件对应的partition，并将该partition以文件的形式导出，记为新的partitionA。对该文件执行初始化操作，删除其中无效信息，以便于后续将错误文件中的子电路元素信息写入该初始文件中以生成第二设计文件。
将子电路元素信息写入第二设计文件中时，可以将全部子电路元素信息写入第二设计文件中，也可以仅将发生改变的子电路元素信息或管理人员指定的元素信息写入第二设计文件中，
在上述实施例的基础上，将子电路元素信息写入第二设计文件中，以获取第二设计文件包括：确定错误文件中的子电路和目标子电路的差异元素；将差异元素写入第二设计文件中。
在本实施例中，通过确定错误文件中的子电路和目标子电路的差异元素，并将差异元素写入第二设计文件中，以减少写入第二设计文件中元素的数量，提高数据写入效率。
在上述实施例中，对于电路设计错误处理方法进行了详细描述，本申请还提供电路设计错误处理装置对应的实施例。需要说明的是，本申请从两个角度对装置部分的实施例进行描述，一种是基于功能模块的角度，另一种是基于硬件的角度。
图3为本申请实施例所提供的一种电路设计错误处理装置的结构图，如图3所示，该装置包括：
判断模块10，用于获取各第一设计文件，并判断各第一设计文件是否为错误文件；
解析模块11，用于若为错误文件，对错误文件进行解析以获取子电路坐标信息和子电路元素信息；
第一获取模块12，用于根据子电路坐标信息和主电路文件创建第二设计文件，并将子电路元素信息写入第二设计文件中；
第二获取模块13，用于将第二设计文件并入主电路文件中，以获取目标电路。
由于装置部分的实施例与方法部分的实施例相互对应，因此装置部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。
此外，本实施例所提供的电路设计错误处理装置还包括任务分配模块和差异度判断模块。
其中，任务分配模块用于获取电路设计需求；根据所述电路设计需求将所述目标电路划分为主电路和至少一个目标子电路；将各所述目标子电路发送至各所述开发人员，以完成任务分配。
差异度判断模块用于判断所述错误文件中的子电路和与所述目标子电路的差异度是否低于差异度阈值；若低于所述差异度阈值，则执行所述根据所述子电路坐标信息创建第二设计文件的步骤。
本实施例提供了一种电路设计错误处理装置，包括：获取各第一设计文件，并判断各第一设计文件是否为错误文件；若为错误文件，对错误文件进行解析以获取子电路坐标信息和子电路元素信息；根据子电路坐标信息和主电路文件创建第二设计文件，并将子电路元素信息写入第二设计文件中，以获取第二设计文件；将第二设计文件并入主电路文件中，以获取目标电路。由此可见，在本实施例中，当检测到开发人员发送的第一设计文件为错误文件时，提取错误文件中的子电路的元素信息和坐标信息，并将这些信息写入基于主电路文件建立的第二设计文件中，以防止由于设计文件与主电路文件版本不匹配导致子电路与主电路无法合并，导致开发人员工作浪费的情况。从而提高电路开发效率。
图4为本申请实施例所提供的另一种电路设计错误处理装置的结构图，如图4所示，该电路设计错误处理装置包括：存储器20，用于存储计算机程序；
处理器21，用于执行计算机程序时实现如上述实施例电路设计错误处理方法的步骤。
本实施例提供的运行上述电路设计错误处理方法的终端设备可以包括但不限于智能手机、平板电脑、笔记本电脑或台式电脑等。
其中，处理器21可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器21可以采用数字信号处理器(Digital Signal Processor，DSP)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)、可编程逻辑阵列(Programmable LogicArray，PLA)中的至少一种硬件形式来实现。处理器21也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称中央处理器(CentralProcessing Unit，CPU)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器21可以集成有图像处理器(Graphics Processing Unit，GPU)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器21还可以包括人工智能(Artificial Intelligence，AI)处理器，该AI处理器用于处理有关机器学习的计算操作。
存储器20可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器20还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器20至少用于存储以下计算机程序201，其中，该计算机程序被处理器21加载并执行之后，能够实现前述任一实施例公开的电路设计错误处理方法的相关步骤。另外，存储器20所存储的资源还可以包括操作***202和数据203等，存储方式可以是短暂存储或者永久存储。其中，操作***202可以包括Windows、Unix、Linux等。数据203可以包括但不限于上述电路设计方式所涉及到的数据等。
在一些实施例中，电路设计错误处理装置还可包括有显示屏22、输入输出接口23、通信接口24、电源25以及通信总线26。
本领域技术人员可以理解，图4中示出的结构并不构成对电路设计错误处理装置的限定，可以包括比图示更多或更少的组件。
本申请实施例提供的电路设计错误处理装置，包括存储器和处理器，处理器在执行存储器存储的程序时，能够实现如下方法：
获取各第一设计文件，并判断各第一设计文件是否为错误文件；
若为错误文件，对错误文件进行解析以获取子电路坐标信息和子电路元素信息；
根据子电路坐标信息和主电路文件创建第二设计文件，并将子电路元素信息写入第二设计文件中；
将第二设计文件并入主电路文件中，以获取目标电路。
本实施例提供了另一种电路设计错误处理装置，包括：获取各第一设计文件，并判断各第一设计文件是否为错误文件；若为错误文件，对错误文件进行解析以获取子电路坐标信息和子电路元素信息；根据子电路坐标信息和主电路文件创建第二设计文件，并将子电路元素信息写入第二设计文件中，以获取第二设计文件；将第二设计文件并入主电路文件中，以获取目标电路。由此可见，在本实施例中，当检测到开发人员发送的第一设计文件为错误文件时，提取错误文件中的子电路的元素信息和坐标信息，并将这些信息写入基于主电路文件建立的第二设计文件中，以防止由于设计文件与主电路文件版本不匹配导致子电路与主电路无法合并，导致开发人员工作浪费的情况。从而提高电路开发效率。
最后，本申请还提供一种计算机可读存储介质对应的实施例，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述方法实施例中记载的步骤。
可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上对本申请所提供的一种电路设计错误处理方法、装置、介质进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
Claims (9)
1.一种电路设计错误处理方法，其特征在于，包括：
获取各第一设计文件，所述第一设计文件为开发人员发送至电路汇总***中的包括开发人员设计的子电路的文件；并判断所述第一设计文件与主电路文件是否可以合并，以确定各所述第一设计文件是否为错误文件；
若为所述错误文件，对所述错误文件进行解析以获取子电路坐标信息和子电路元素信息；
根据所述子电路信息确定主电路文件中与错误文件中子电路对应的错误区域，创建包含所述错误区域的电路的第二设计文件，并将所述子电路元素信息写入所述第二设计文件中；其中，所述第二设计文件为仅包含原始子电路的空白文件，且所述第二设计文件为所述主电路文件为同一版本；
将所述第二设计文件并入所述主电路文件中，以获取目标电路，其中，所述目标电路为与电路设计需求相对应的完整电路。
2.根据权利要求1所述的电路设计错误处理方法，其特征在于，所述获取各第一设计文件的步骤前，还包括：
获取所述电路设计需求；
根据所述电路设计需求将所述目标电路划分为主电路和至少一个目标子电路；
将各所述目标子电路发送至各开发人员，以完成任务分配。
3.根据权利要求2所述的电路设计错误处理方法，其特征在于，所述将所述子电路元素信息写入所述第二设计文件中的步骤前，还包括：
判断所述错误文件中的子电路和与所述目标子电路的差异度是否低于差异度阈值；
若低于所述差异度阈值，则执行所述将所述子电路元素信息写入所述第二设计文件中的步骤。
4.根据权利要求1所述的电路设计错误处理方法，其特征在于，所述将所述子电路元素信息写入所述第二设计文件中包括：
确定所述主电路文件中与所述子电路坐标信息对应的区域的目标子电路，并将所述目标子电路导入初始文件中；
对所述初始文件进行初始化操作，以获取所述第二设计文件。
5.根据权利要求3所述的电路设计错误处理方法，其特征在于，所述差异度包括用于表征电路连接方式差异的第一差异度和用于表征电路元件的第二差异度。
6.根据权利要求2所述的电路设计错误处理方法，其特征在于，所述将所述子电路元素信息写入所述第二设计文件中包括：
确定所述错误文件中的子电路和所述目标子电路的差异元素；
将所述差异元素写入所述第二设计文件中。
7.一种电路设计错误处理装置，其特征在于，包括：
判断模块，用于获取各第一设计文件，所述第一设计文件为开发人员发送至电路汇总***中的包括开发人员设计的子电路的文件；并判断所述第一设计文件与主电路文件是否可以合并，以确定各所述第一设计文件是否为错误文件；
解析模块，用于若为所述错误文件，对所述错误文件进行解析以获取子电路坐标信息和子电路元素信息；
第一获取模块，用于根据所述子电路信息确定主电路文件中与错误文件中子电路对应的错误区域，创建包含所述错误区域的电路的第二设计文件，并将所述子电路元素信息写入所述第二设计文件中；其中，所述第二设计文件为仅包含原始子电路的空白文件，且所述第二设计文件为所述主电路文件为同一版本；
第二获取模块，用于将所述第二设计文件并入所述主电路文件中，以获取目标电路，其中，所述目标电路为与电路设计需求相对应的完整电路。
8.一种电路设计错误处理装置，其特征在于，包括存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至6任一项所述的电路设计错误处理方法的步骤。
9.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至6任一项所述的电路设计错误处理方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211025744.XA CN115392175B (zh) | 2022-08-25 | 2022-08-25 | 一种电路设计错误处理方法、装置、介质 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211025744.XA CN115392175B (zh) | 2022-08-25 | 2022-08-25 | 一种电路设计错误处理方法、装置、介质 |
Publications (2)
| Publication Number | Publication Date |
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| CN115392175A CN115392175A (zh) | 2022-11-25 |
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211025744.XA Active CN115392175B (zh) | 2022-08-25 | 2022-08-25 | 一种电路设计错误处理方法、装置、介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115392175B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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