CN115377208A - 薄膜晶体管及其制造方法、阵列基板、显示面板和装置 - Google Patents

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Abstract

本公开提供了一种薄膜晶体管及其制造方法、阵列基板、显示面板和装置，涉及显示技术领域。所述薄膜晶体管包括：栅极和有源层，位于衬底基板的一侧；栅极绝缘层，位于所述栅极和所述有源层之间；和间隔开的源极和漏极，均与所述有源层接触，其中，所述栅极绝缘层的厚度与所述有源层的厚度的第一比值的范围为3至4。

Description

薄膜晶体管及其制造方法、阵列基板、显示面板和装置
技术领域
本公开涉及显示技术领域，尤其涉及一种薄膜晶体管及其制造方法、阵列基板、显示面板和装置。
背景技术
随着显示技术的发展，显示面板的分辨率越来越高，单位面积的像素的个数越来越多。
随着5G的不断普及，大尺寸超高清显示面板在医疗领域、展示领域和赛事直播等领域将广泛应用。
发明内容
根据本公开实施例的一方面，提供一种薄膜晶体管，包括：栅极和有源层，位于衬底基板的一侧；栅极绝缘层，位于所述栅极和所述有源层之间；和间隔开的源极和漏极，均与所述有源层接触，其中，所述栅极绝缘层的厚度与所述有源层的厚度的第一比值的范围为3至4。
在一些实施例中，所述有源层包括：重掺杂的第一半导体层，包括间隔开的第一部分和第二部分，所述第一部分与所述源极接触，所述第二部分与所述漏极接触；和第二半导体层，位于所述第一半导体层和所述栅极绝缘层之间，并且与所述栅极绝缘层接触。
在一些实施例中，所述栅极绝缘层的厚度与所述第一半导体层的厚度的第二比值的范围为15至24。
在一些实施例中，所述第二比值的范围为18至22。
在一些实施例中，所述第一半导体层的第一部分与所述第二半导体层的第三部分接触，所述第一半导体层的第二部分与所述第二半导体层的第四部分接触，所述第二半导体层位于所述第三部分和所述第四部分之间的部分为沟道，所述沟道的宽长比的范围为0.52至0.6。
在一些实施例中，所述沟道的宽长比的范围为0.54至0.58。
在一些实施例中，所述源极与所述第二半导体层的第五部分接触，所述漏极与所述第二半导体层的第六部分接触，所述源极和所述漏极的厚度为第一厚度，所述第五部分和所述第六部分的厚度为第二厚度，所述第一厚度与所述第二厚度的第三比值的范围为5.2至7。
在一些实施例中，所述第三比值的范围为5.8至6.5。
在一些实施例中，所述薄膜晶体管还包括：覆盖所述源极和所述漏极的绝缘保护层，所述绝缘保护层包括：第一面，与所述源极靠近所述漏极的第一侧面接触；第二面，与所述漏极靠近所述源极的第二侧面接触；和第三面，与所述第二半导体层远离所述栅极绝缘层的一面接触，并且与所述第一面和第二面邻接，所述第三面与所述第一面之间的夹角为第一夹角，所述第三面与所述第二面之间的夹角为第二夹角，所述第一夹角和所述第二夹角中的至少一个大于90度、且小于或等于110度。
在一些实施例中，所述第一半导体层的导电类型为n型，所述第二半导体层为本征半导体层。
在一些实施例中，所述第一半导体层和所述第二半导体层的材料包括非晶硅。
在一些实施例中，所述第二半导体层的材料包括氢化非晶硅。
在一些实施例中，所述栅极绝缘层的厚度的范围为4500埃至5000埃；所述有源层的厚度的范围为1000埃至1500埃。
在一些实施例中，所述第一比值的范围为3.4至3.8。
在一些实施例中，所述栅极位于所述衬底基板和所述栅极绝缘层之间。
根据本公开实施例的另一方面，提供一种阵列基板，包括：多个像素驱动电路，每个像素驱动电路包括多个薄膜晶体管，所述多个薄膜晶体管中的至少一个包括上述任意一个实施例所述的薄膜晶体管。
根据本公开实施例的又一方面，提供一种显示面板，包括：上述任意一个实施例所述的阵列基板。
根据本公开实施例的再一方面，提供一种显示装置，包括：上述任意一个实施例所述的显示面板。
根据本公开实施例的还一方面，提供一种薄膜晶体管的制造方法，包括：在衬底基板的一侧形成栅极、有源层和栅极绝缘层，所述栅极绝缘层位于所述栅极和所述有源层之间；和形成间隔开的源极和漏极，所述源极和漏极均与所述有源层接触，其中，所述栅极绝缘层的厚度与所述有源层的厚度的第一比值的范围为3至4。
在一些实施例中，所述有源层包括：重掺杂的第一半导体层，包括间隔开的第一部分和第二部分，所述第一部分与所述源极接触，所述第二部分与所述漏极接触；和第二半导体层，位于所述第一半导体层和所述栅极绝缘层之间，并且与所述栅极绝缘层接触。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，在附图中：
图1是示出根据本公开一个实施例的薄膜晶体管的结构示意图；
图2是示出薄膜晶体管的开态电流随着第一比值T1/T2的变化的示意图；
图3是示出薄膜晶体管的开态电流随着第二比值T1/T3的变化的示意图；
图4是示出根据本公开另一个实施例的薄膜晶体管的结构示意图；
图5是示出根据本公开一个实施例的沟道的俯视示意图；
图6A是示出薄膜晶体管在暗态下的I-V曲线；
图6B是示出薄膜晶体管在亮态下的I-V曲线；
图7是示出根据本公开另一个实施例的薄膜晶体管的结构示意图；
图8是示出根据本公开一个实施例的薄膜晶体管的制造方法的流程示意图。
应当明白，附图中所示出的各个部分的尺寸并不必然是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。
本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本公开中，当描述到特定部件位于第一部件和第二部件之间时，在该特定部件与第一部件或第二部件之间可以存在居间部件，也可以不存在居间部件。当描述到特定部件连接其它部件时，该特定部件可以与所述其它部件直接连接而不具有居间部件，也可以不与所述其它部件直接连接而具有居间部件。
本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
随着显示面板的分辨率的增加，显示面板的画面品质也需要一起提升。然而，在高分辨率，例如8K显示面板中，显示不良在增加。
通过分析，发明人认识到，显示面板的阵列基板中的薄膜晶体管的性能影响着显示面板的显示效果。发明人通过研究，提出了如下优化薄膜晶体管的性能的技术方案。下面将结合不同实施例进行说明。
发明人通过分析薄膜晶体管中的栅极绝缘层和有源层的厚度的关系发现，二者的厚度的比值对薄膜晶体管的开态电流有影响。
图1是示出根据本公开一个实施例的薄膜晶体管的结构示意图。
如图1所示，薄膜晶体管包括栅极11、有源层12、栅极绝缘层13、源极14和漏极15。
栅极11和有源层12均位于衬底基板10的一侧。例如，衬底基板10可以是玻璃基板等。作为一些实现方式，参见图1，有源层12可以包括多个半导体层，例如，第一半导体层121和第二半导体层122。作为另一些实现方式，有源层12也可以仅包括一个半导体层。
栅极绝缘层13位于栅极11和有源层12之间。在一些实施例中，参见图1，栅极11位于衬底基板10和栅极绝缘层13之间。
源极14和漏极15彼此间隔开，并且均与有源层12接触。应理解，源极14和漏极15分别与有源层12的不同部分接触。
这里，栅极绝缘层13的厚度T1与有源层12的厚度T2的第一比值T1/T2的范围为3至4。例如，第一比值T1/T2可以是3.2、3.5、3.6、3.8等。
应理解，有源层12的厚度T2是指有源层12作为整体的厚度。例如，在有源层12包括多个半导体层的情况下，有源层的一些部分具有较小的厚度，另一些部分具有较大的厚度。作为整体来说，较小的厚度和较大的厚度均表示为T2，并且，均满足T1/T2的范围为3至4。
上述实施例中，T1/T2的范围为3至4，这样的范围有助于提高薄膜晶体管的开态电流，并且可以保证栅极绝缘层13的绝缘耐压能力。
在一些实施例中，栅极绝缘层13的厚度T1的范围为4500埃至5000埃，有源层12的厚度T2的范围为1000埃至1500埃。例如，T1为4700埃、4800埃、4900埃等。例如，T2为1200埃、1300埃、1400埃等。
在一些实施例中，第一比值T1/T2的范围为3.4至3.8，例如，3.5、3.6、3.7等。如此，可以更好地兼顾薄膜晶体管的开态电流和栅极绝缘层13的绝缘耐压能力。
当栅源电压Vgs>阈值电压Vth，并且漏源电压Vds<Vgs-Vth时，薄膜晶体管工作在非饱和区，非饱和区的薄膜晶体管的电流可以用如下公式表示：
Figure BDA0003075472490000061
μ为电子迁移率，Cox为薄膜晶体管中金属-绝缘层-半导体(MIS)结构的单位面积的电容，W/L表示薄膜晶体管的沟道宽和沟道长之比。
假设Vgs、Vth、Vds均保持不变，将这三个变量相关的部分整体设为恒量1，则以上公式可以变形为：
Figure BDA0003075472490000062
μ与有源层12的厚度T2成正比，Cox与栅极绝缘层13的厚度T1成反比。当W/L为定值时，以上公式可变形为：
Ids＝(T2/T1)·μ·Cox·W/L
通过分析，T1/T2的变化会导致薄膜晶体管的开态电流的变化。
图2是示出薄膜晶体管的开态电流随着第一比值T1/T2的变化的示意图。
如图2所示，开态电流Ion随着第一比值T1/T2的增大呈现先增大后减小的趋势。通过实验验证，在第一比值T1/T2在3至4的范围内的情况下，既可以提高薄膜晶体管的开态电流，又可保证栅极绝缘层13的绝缘耐压能力。
在一些实施例中，薄膜晶体管的有源层12包括多个半导体层。参见图1，有源层12包括第一半导体层121和第二半导体层122，第一半导体层121是重掺杂的半导体层。例如，第一半导体层121的导电类型为n型。作为一些实现方式，第二半导体层122为本征半导体层。
第一半导体层121包括间隔开的第一部分P1和第二部分P2，第一部分P1与源极14接触，第二部分P2与漏极15接触。换言之，第一半导体层121与源极14接触的部分即为第一部分P1，与漏极15接触的部分即为第二部分P2。
第二半导体层122位于第一半导体层121和栅极绝缘层13之间，并且与栅极绝缘层13接触。在一些实施例中，第二半导体层122与第一半导体层121接触，即，二者之间没有其他额外的层。
在一些实施例中，第一半导体层121和第二半导体层122的材料包括非晶硅。例如，第一半导体层121的材料包括n型重掺杂的非晶硅(a-Si)，第二半导体层122的材料包括氢化非晶硅(a-Si-H)。
发明人注意到，在有源层12包括第一半导体层121和第二半导体层122的情况下，由于薄膜晶体管的漏电流主要是沟道热离子发射形成的空穴电流，沟道上的空穴累积层和第一半导体层之间会形成PN结，这个PN结的存在使得电流只能从空穴累积层往外流而不能从外往内流，可以有效降低空穴的输出效率。由此，发明人认识到，通过调节第一半导体层121的厚度T3，可以进一步调节薄膜晶体管的开态电流。
在一些实施例中，栅极绝缘层13的厚度T1与第一半导体层121的厚度T3的第二比值T1/T3的范围为15至24。如此，可以进一步提高薄膜晶体管的开态电流。例如，第二比值T1/T3是17、18、20、22等。
图3是示出薄膜晶体管的开态电流随着第二比值T1/T3的变化的示意图。
通过实验验证，有源层的厚度T2与第一半导体层的厚度T3的比值在5至6的范围内时，薄膜晶体管的开态电流较大。
如图3所示，开态电流Ion随着第二比值T1/T3的增大呈现先增大后减小的趋势。在第二比值T1/T3的范围为15至24的情况下，可以进一步提高薄膜晶体管的开态电流。
在一些实施例中，第二比值T1/T3的范围为18至22，例如，第二比值T1/T3为19、20、21等。如此，可以更进一步提高薄膜晶体管的开态电流。
发明人还注意到，通过调节薄膜晶体管的沟道的宽长比，可以调节薄膜晶体管的关态电流。为了进一步提高薄膜晶体管的性能，本公开实施例还提出了如下减小薄膜晶体管的关态电流的技术方案。
图4是示出根据本公开另一个实施例的薄膜晶体管的结构示意图。
如图4所示，第一半导体层121的第一部分P1与第二半导体层122的第三部分P3接触，第一半导体层121的第二部分P2与第二半导体层122的第四部分P4接触，第二半导体层122位于第三部分P3和第四部分P4之间的部分为沟道CL。这里，沟道CL的宽长比W/L的范围为0.52至0.6。
上述实施例中，沟道CL的宽长比W/L的范围为0.52至0.6，如此有助于减小薄膜晶体管的关态电流，从而在有助于提高包括薄膜晶体管的像素驱动电路的像素电压保持率。
在一些实施例中，沟道CL的宽长比W/L的范围为0.54至0.58，例如，0.56、0.57等。如此，可以进一步减小薄膜晶体管的关态电流。
图5是示出根据本公开一个实施例的沟道的俯视示意图。
如图5所示，从沟道CL的俯视图来看，沟道CL的长度可以理解为沟道CL在从源极14到漏极15的第一方向上的长度，而沟道CL的宽度可以理解为沟道CL在与第一方向垂直的第二方向上的长度。
需要说明的是，图5中的沟道CL、源极14和漏极15均是示意性地，并不用于限制本公开的范围。本领域技术人员应理解，根据薄膜晶体管的栅极、源极和漏极的位置，可以相应确定沟道的宽度和长度，从而确定沟道宽长比。
在栅极绝缘层13的厚度T1和有源层12的厚度T2的第一比值T1/T2保持不变的情况下，发明人通过研究沟道的宽长比的变化得到了薄膜晶体管的开态电流Ion和关态电流Ioff的变化。
图6A是示出根据本公开一个例子的薄膜晶体管在暗态下的I-V曲线。图6B是示出本公开一个例子的薄膜晶体管在亮态下的I-V曲线。应理解，这里的暗态(DARK)和亮态(PHOTO)是指将薄膜晶体管应用于显示面板的情况下显示面板所处的暗态和亮态。
在图6A和图6B中，曲线1对应的沟道的宽长比W/L为0.56，曲线2对应的沟道的宽长比W/L为0.72。
表1示出了在暗态和亮态下沟道的宽长比W/L为不同值时薄膜晶体管的多个参数。
表1
Figure BDA0003075472490000091
在表1中，Ion_15表示栅源电压为15V时薄膜晶体管的开态电流，Ioff_-8和Ioff_-20分别表示栅源电压为8V和20V时薄膜晶体管的关态电流。Vth1表示薄膜晶体管的阈值电压，Mob表示薄膜晶体管的电子迁移率。
从图6A、图6B和表1可以看出，沟道的宽长比W/L过大对开态电流Ion的提高有限，但会明显增大关态电流Ioff。经过验证，宽长比W/L在0.52至0.6的范围内的情况下，可以较好地减小薄膜晶体管的关态电流Ioff。
发明人还注意到，源极和漏极中的金属元素可能会扩散，导致薄膜晶体管的关态电流增大、出现短路故障等问题，从而降低薄膜晶体管的性能，例如导致包括薄膜晶体管的显示面板出现残像、串扰、生长的黑色斑点点(GDS)等显示不良。
通过研究发现，通过调节源极14/漏极15与第二半导体层122的厚度关系，可以有效阻挡源极14和漏极15中金属元素的扩散，以进一步提高薄膜晶体管的性能。据此，本公开实施例还提出了如下技术方案。
参见图4，源极14与第二半导体层122的第五部分P5接触，漏极15与第二半导体层122的第六部分P6接触。应理解，源极14除了与第一半导体层121接触之外，还与第二半导体层122的一部分接触；漏极15除了与第一半导体层121接触之外，还与第二半导体层122的另一部分接触。
这里，源极14和漏极15的厚度为第一厚度，第五部分P5和第六部分P6的厚度为第二厚度，第一厚度与第二厚度的第三比值的范围为5.2至7。例如，第三比值为5.5、6、6.5、6.8等。如此，可以有效地阻挡源极14和漏极15中的金属元素(例如铜元素)扩散。
在一些实施例中，第三比值的范围为5.8至6.5，例如可以是6.2、6.3等。如此，可以更有效地阻挡源极14和漏极15中的金属元素扩散。
图7是示出根据本公开另一个实施例的薄膜晶体管的结构示意图。
如图7所示，薄膜晶体管还包括覆盖源极14和漏极15的绝缘保护层16。例如，绝缘保护层16的材料可以包括硅的氮化物等。
绝缘保护层16包括第一面S1、第二面S2和第三面S3。应理解，第一面S1、第二面S2和第三面S3为绝缘保护层16的底面的一部分。绝缘保护层16还包括其他面，例如顶面、以及底面的其他部分。
第一面S1与源极14靠近漏极15的第一侧面SE1接触，第二面S2与漏极15靠近源极14的第二侧面SE2接触。
第三面S3与第二半导体层122远离栅极绝缘层13的一面(即沟道的顶面)接触，并且与第一面S1和第二面S2邻接。这里，第三面S3与第一面S1之间的夹角为第一夹角θ1，第三面S3与第二面S2之间的夹角为第二夹角θ2。
发明人发现，第一夹角θ1和第二夹角θ2的大小对源极14和漏极15中金属元素的扩散有影响。为了更有效地阻挡金属元素的扩散，第一夹角θ1和第二夹角θ2中的至少一个大于90度、且小于或等于110度。在一些实施例中，第一夹角θ1和第二夹角θ2中的至少一个可以是95度、100度、105度等。
上述实施例中，第一夹角θ1和第二夹角θ2中的至少一个大于90度、且小于或等于110度。如此可以有效地阻挡源极14和漏极15中的至少一个的金属元素向栅极11扩散。
可以理解的是，以上不同实施例的技术方案可以相互组合。在一些实施例中，薄膜晶体管可以结合以上不同实施例的技术方案，从而可以进一步提高薄膜晶体管的性能。
图8是示出根据本公开一个实施例的薄膜晶体管的制造方法的流程示意图。
在步骤802，在衬底基板的一侧形成栅极、有源层和栅极绝缘层，栅极绝缘层位于栅极和有源层之间。
例如，可以先在衬底基板的一侧形成栅极，然后形成覆盖栅极的栅极绝缘层，之后在栅极绝缘层远离栅极的一侧形成有源层。
例如，栅极绝缘层的材料可以包括硅的氧化物。
在步骤804，形成间隔开的源极和漏极。这里，源极和漏极均与有源层接触。
例如，可以先形成金属层(例如铜层)，然后对金属层进行图案化，以形成间隔开的源极和漏极。
这里，栅极绝缘层的厚度与有源层的厚度的第一比值的范围为3至4。
上述实施例形成的薄膜晶体管有助于提高薄膜晶体管的开态电流。
在一些实施例中，有源层的结构可以是上文介绍的结构，在此不再赘述。
在一些实施例中，形成的薄膜晶体管可以是上文介绍的任意一个实施例的薄膜晶体管。
本公开实施例还提供了一种阵列基板，包括：多个像素驱动电路，每个像素驱动电路包括多个薄膜晶体管，多个薄膜晶体管中的至少一个包括上述任意一个实施例的薄膜晶体管。应理解，阵列基板还可以包括衬底基板，多个像素驱动电路位于衬底基板的一侧。
例如，薄膜晶体管的源极14可以与数据线连接，例如与数据线一体设置，漏极15可以与像素电极连接。
由于薄膜晶体管的开态电流增大，故有助于提高阵列基板中像素驱动电路的驱动效果，从而有助于提高显示效果。
在一些实施例中，每个像素驱动电路中的每个薄膜晶体管均可以是上述任意一个实施例的薄膜晶体管。如此可以进一步提高阵列基板中像素驱动电路的驱动效果，从而有助于进一步提高显示效果。
本公开实施例还提供了一种显示面板，包括：上述任意一个实施例的阵列基板。在一些实施例中，显示面板可以是液晶显示面板。例如，显示面板还包括彩膜基板。
本公开实施例还提供了一种显示装置，显示装置可以包括上述任意一个实施例的显示面板。在一个实施例中，显示装置例如可以是移动终端、电视机(例如8K分辨率的电视机)、显示器、笔记本电脑、数码相框、导航仪、电子纸等任何具有显示功能的产品或部件。
至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (20)

1.一种薄膜晶体管，包括：
栅极和有源层，位于衬底基板的一侧；
栅极绝缘层，位于所述栅极和所述有源层之间；和
间隔开的源极和漏极，均与所述有源层接触，
其中，所述栅极绝缘层的厚度与所述有源层的厚度的第一比值的范围为3至4。
2.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括：
重掺杂的第一半导体层，包括间隔开的第一部分和第二部分，所述第一部分与所述源极接触，所述第二部分与所述漏极接触；和
第二半导体层，位于所述第一半导体层和所述栅极绝缘层之间，并且与所述栅极绝缘层接触。
3.根据权利要求2所述的薄膜晶体管，其中，所述栅极绝缘层的厚度与所述第一半导体层的厚度的第二比值的范围为15至24。
4.根据权利要求3所述的薄膜晶体管，其中，所述第二比值的范围为18至22。
5.根据权利要求2-4任意一项所述的薄膜晶体管，其中，所述第一半导体层的第一部分与所述第二半导体层的第三部分接触，所述第一半导体层的第二部分与所述第二半导体层的第四部分接触，所述第二半导体层位于所述第三部分和所述第四部分之间的部分为沟道，所述沟道的宽长比的范围为0.52至0.6。
6.根据权利要求5所述的薄膜晶体管，其中，所述沟道的宽长比的范围为0.54至0.58。
7.根据权利要求2-6任意一项所述的薄膜晶体管，其中，所述源极与所述第二半导体层的第五部分接触，所述漏极与所述第二半导体层的第六部分接触，所述源极和所述漏极的厚度为第一厚度，所述第五部分和所述第六部分的厚度为第二厚度，所述第一厚度与所述第二厚度的第三比值的范围为5.2至7。
8.根据权利要求7所述的薄膜晶体管，其中，所述第三比值的范围为5.8至6.5。
9.根据权利要求2-8任意一项所述的薄膜晶体管，还包括：覆盖所述源极和所述漏极的绝缘保护层，所述绝缘保护层包括：
第一面，与所述源极靠近所述漏极的第一侧面接触；
第二面，与所述漏极靠近所述源极的第二侧面接触；和
第三面，与所述第二半导体层远离所述栅极绝缘层的一面接触，并且与所述第一面和第二面邻接，所述第三面与所述第一面之间的夹角为第一夹角，所述第三面与所述第二面之间的夹角为第二夹角，所述第一夹角和所述第二夹角中的至少一个大于90度、且小于或等于110度。
10.根据权利要求2-9任意一项所述的薄膜晶体管，其中，所述第一半导体层的导电类型为n型，所述第二半导体层为本征半导体层。
11.根据权利要求2-9任意一项所述的薄膜晶体管，其中，所述第一半导体层和所述第二半导体层的材料包括非晶硅。
12.根据权利要求11所述的薄膜晶体管，其中，所述第二半导体层的材料包括氢化非晶硅。
13.根据权利要求1-12任意一项所述的薄膜晶体管，其中：
所述栅极绝缘层的厚度的范围为4500埃至5000埃；
所述有源层的厚度的范围为1000埃至1500埃。
14.根据权利要求1所述的薄膜晶体管，其中，所述第一比值的范围为3.4至3.8。
15.根据权利要求1所述的薄膜晶体管，其中，所述栅极位于所述衬底基板和所述栅极绝缘层之间。
16.一种阵列基板，包括：多个像素驱动电路，每个像素驱动电路包括多个薄膜晶体管，所述多个薄膜晶体管中的至少一个包括如权利要求1-15任意一项所述的薄膜晶体管。
17.一种显示面板，包括：如权利要求16所述的阵列基板。
18.一种显示装置，包括：根据权利要求17所述的显示面板。
19.一种薄膜晶体管的制造方法，包括：
在衬底基板的一侧形成栅极、有源层和栅极绝缘层，所述栅极绝缘层位于所述栅极和所述有源层之间；和
形成间隔开的源极和漏极，所述源极和漏极均与所述有源层接触，
其中，所述栅极绝缘层的厚度与所述有源层的厚度的第一比值的范围为3至4。
20.根据权利要求19所述的方法，其中，所述有源层包括：
重掺杂的第一半导体层，包括间隔开的第一部分和第二部分，所述第一部分与所述源极接触，所述第二部分与所述漏极接触；和
第二半导体层，位于所述第一半导体层和所述栅极绝缘层之间，并且与所述栅极绝缘层接触。
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