CN115347000A - 阵列基板及显示面板 - Google Patents

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Abstract

本发明实施例提供一种阵列基板及显示面板。阵列基板包括有源层，该有源层包括沟道部、掺杂部，该掺杂部包括第一掺杂层和第二掺杂层，沟道部包括第一沟道部与第二沟道部，其中，第一沟道部与第一掺杂层连接，第二沟道部与第二掺杂层相连接，且第二沟道部的局部与第一掺杂层的局部重叠，从而形成台阶层叠结构。通过所形成的台阶层叠结构改变电场分布，以降低薄膜晶体管的关态漏电流，并提高器件的综合性能。

Description

阵列基板及显示面板
技术领域
本发明涉及显示面板的制造技术领域，尤其涉及一种阵列基板以及显示面板。
背景技术
显示面板中，低温多晶硅薄膜晶体管是液晶显示器(Liquid Crystal Display，LCD)和有机发光二极管(Organic Light Emitting Diode，OLED)等显示装置中有源驱动、周边电路中的关键部件。其中，为了提高薄膜晶体管的性能，现有技术中，通常通过在薄膜晶体管内部制备形成轻掺杂漏、抬升源漏等结构，通过轻掺杂漏、抬升源漏结构以达到提高薄膜晶体管器件的稳定性及可靠性。因此，由上述结构制备得到的器件，虽然能在一定程度上可对薄膜晶体管的性能进行提升。但是，上述结构还会额外引入新的串联电阻结构，该串联电阻结构容易导致薄膜晶体管内部的开态电流降低，而关态漏电流较高，进而影响薄膜晶体管的性能，不利于薄膜晶体管综合性能的进一步提高。
综上所述，现有的显示面板中，显示面板内部的薄膜晶体管的开态电流较低而关态漏电流较高，不利于显示面板综合性能的进一步提高。
发明内容
本发明实施例提供一种阵列基板及显示面板。以有效的改善显示面板内部的薄膜晶体管的开态电流及关态的漏电流，并提高器件的综合性能。
为解决上述技术问题，本发明提供一种阵列基板，包括显示区域以及位于所述显示区域一侧的非显示区域，所述阵列基板包括：
衬底；
有源层，设置在所述衬底之上，所述有源层包括沟道部以及设置在所述沟道部两侧的掺杂部；
其中，所述掺杂部包括第一掺杂层和第二掺杂层，所述第二掺杂层位于所述第一掺杂层上并与所述第一掺杂层重叠；
所述沟道部包括第一沟道部、以及位于所述第一沟道部上并与所述第一沟道部相连接的第二沟道部，所述第一沟道部与所述第一掺杂层连接，所述第二沟道部与所述第二掺杂层相连接，且所述第二沟道部的局部与所述第一掺杂层的局部重叠。
根据本发明一实施例，所述第一掺杂层远离所述沟道部一侧的边缘与所述第二掺杂层远离所述沟道部一侧的边缘平齐，且所述第一掺杂层的长度大于所述第二掺杂层的长度。
根据本发明一实施例，所述第一掺杂层靠近所述沟道部的一侧边缘与所述第一沟道部以及所述第二沟道部相连接。
根据本发明一实施例，所述第一沟道部对应的膜层厚度与所述第二沟道部对应的膜层厚度相同。
根据本发明一实施例，所述第一掺杂层靠近所述第一沟道部一端的厚度等于所述第一沟道部的厚度，且所述第二掺杂层靠近所述第二沟道部一端的厚度等于所述第二沟道部的厚度。
根据本发明一实施例，所述第一掺杂层包括层叠部以及与所述层叠部连接的延伸部，所述层叠部与所述第二掺杂层重叠设置，所述延伸部超出所述第二掺杂层并连接所述第一沟道部，且与所述第二沟道部重叠设置。
根据本发明一实施例，位于所述第一沟道部两侧的所述延伸部的长度相同。
根据本发明一实施例，位于所述第一沟道部的任一侧的所述延伸部的长度小于对应的所述第二沟道部的长度。
根据本发明一实施例，位于所述第一沟道部的任一侧的所述延伸部的长度为0.5um-1um。
根据本发明一实施例，所述第一掺杂层包括靠近所述沟道部的第一子层、以及相对远离所述沟道部的第二子层，所述第一子层与所述第二子层连接，所述第一子层与所述衬底之间的间距大于所述第二子层与所述衬底之间的间距；
所述第二掺杂层包括靠近所述沟道部的第三子层、以及相对远离所述沟道部的第四子层，所述第三子层与所述第四子层连接，所述第三子层与所述衬底之间的间距大于所述第四子层与所述衬底之间的间距。
根据本发明一实施例，所述第三子层与所述第一子层局部重叠，所述第四子层与所述第二子层局部重叠。
根据本发明一实施例，所述第一子层的厚度与所述第二子层的厚度相同，所述第三子层的厚度与所述第四子层的厚度相同。
根据本发明一实施例，所述阵列基板还包括设置于所述衬底上的遮光层、以及设置于所述衬底上且覆盖所述遮光层的绝缘介质层，所述遮光层和所述绝缘介质层均位于所述衬底与所述有源层之间；
其中，所述绝缘介质层包括位于所述遮光层上的垫高部、以及连接所述垫高部的平坦部，所述垫高部与所述衬底之间的间距大于所述平坦部与所述衬底之间的间距；
所述第一子层与所述垫高部重叠设置，所述第二子层与所述平坦部重叠设置。
根据本发明一实施例，所述阵列基板还包括：
栅极，所述栅极设置在所述有源层之上；以及，
源/漏金属层，所述源/漏金属层设置在所述栅极之上，并与所述有源层电性连接，且所述遮光层还通过过孔与所述栅极电连接。
根据本发明一实施例，所述栅极对应设置在所述有源层的沟道部上方，且所述栅极在所述衬底上的正投影，至少与所述第一掺杂层在所述衬底上的正投影部分重合。
根据本发明一实施例，所述栅极在所述有源层上的正投影的一侧边缘，与所述第二掺杂层靠近所述第二沟道部的一侧边缘重合。
根据本发明一实施例，所述第一掺杂层为轻掺杂层，所述第二掺杂层为重掺杂层。
根据本发明实施例的第二方面，还提供一种显示面板，所述显示面板包括上述阵列基板。
本发明实施例的有益效果：相比现有技术，本发明实施例提供一种阵列基板及显示面板。该阵列基板包括有源层，其中，该有源层包括沟道部及掺杂部，该掺杂部包括第一掺杂部以及与第一掺杂部重叠的第二掺杂部，沟道部包括第一沟道部及与第一沟道部连接的第二沟道部，其中，该第一沟道部与第一掺杂层连接，第二沟道部与第二掺杂层连接，且第二沟道部的局部与第一掺杂层的局部重叠。从而形成台阶结构。通过所形成的台阶结构改变该薄膜晶体管内的电场分布，降低该沟道区内电场线的集中程度，从而有效的降低了薄膜晶体管的关态漏电流，并提高了器件的综合性能。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种阵列基板的膜层结构示意图；
图2为本申请实施例中提供的图中的阵列基板的截面示意图；
图3为本申请实施例提供的阵列基板内的部分膜层结构示意图；
图4为本申请实施例中提供的各膜层的布线示意图；
图5-图13为本申请实施例中提供的制备工艺对应的膜层结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，下文的公开提供了不同的实施方式或例子来实现本发明的不同结构。为了简化本发明，下文对特定例子的部件和设置进行描述。此外，本发明提供了的各种特定的工艺和材料的例子，是本领域普通技术人员可以意识到其他工艺的应用。本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
随着显示面板制备技术的不断发展，人们对显示面板及显示装置的性能以及显示效果均提出了更高的要求。
显示设备性能的好坏与其内部器件的性能密切相关。现有技术中，在制备形成显示面板内的薄膜晶体管器件时，通常得到的薄膜晶体管的性能不理想，如制备得到的薄膜晶体管的开态电流以及载流子的迁移率不理想，进而降低器件质量及效果，不利于显示设备综合性能的提高。
本申请实施例提供一种阵列基板及显示面板，以有效的改善阵列基板内器件的结构，并提高显示面板的综合性能。
如图1所示，图1为本申请实施例提供的一种阵列基板的膜层结构示意图。本申请实施例中提供的阵列基板的结构为多膜层堆叠结构。具体的，包括：衬底100、绝缘介质层101、遮光层241、有源层21、栅极绝缘层103、源/漏金属层22、平坦化层104、第一像素电极107、钝化层105以及第二像素电极106。
具体的，该遮光层241设置在衬底100上，绝缘介质层101设置在衬底100之上。同时，该绝缘介质层101完全覆盖该遮光层241。本申请实施例中，该遮光层241可设置为金属材料。如该遮光层241设置为多条信号走线，通过对应的信号走线以实现对光线的遮挡，从而提高面板内各器件的布局。
同时，该有源层21设置在衬底100之上，并且该绝缘介质层101完全覆盖该有源层21。如该有源层21设置在该绝缘介质层101内部。本申请实施例中，该有源层21在该绝缘介质层101内部设置为台阶结构。如在绝缘介质层101内形成两高度不同的台阶结构。通过该台阶结构以有效的降低其对应的漏极的电场强度，并降低关态的漏电流，进而提高器件性能。
具体的，本申请实施例中，在设置该绝缘介质层101时，该绝缘介质层101可为一整体，当该绝缘介质层101为一整体膜层时，直接将该有源层21设置在该绝缘介质层101的内部，并将该有源层21完全包裹。详见图1中的结构，此时，该绝缘介质层101的上表面在不同的区域内具有不同的高度差，从而使得该绝缘介质层101在不同的区域内形成多个台阶。通过多个台阶，进一步改善阵列基板内部器件的排布，并提高该阵列基板的性能。
本申请实施例中，该绝缘介质层101还可设置为多膜层的结构，如该绝缘介质层101包括第一绝缘介质层1011和第二绝缘介质层1012。其中，该第一绝缘介质层1011设置在衬底100上，第二绝缘介质层1012设置在第一绝缘介质层1011上。且该有源层21设置在第一绝缘介质层1011和第二绝缘介质层1012之间。当该绝缘介质层101为多膜层结构时，该第一绝缘介质层1011对应的材料可与第二绝缘介质层1012的材料不同，且该第二绝缘介质层1012的膜厚度小于该第一绝缘介质层1011的膜层厚度。同时，该第二绝缘介质层1012的上表面到衬底100之间的高度差，在不同的区域内，该高度差不同。从而在该第二绝缘介质层1012以及对应的有源层21上形成多个台阶结构，并改善阵列基板内的堆叠膜层的堆叠结构。
进一步的，本申请实施例中，该栅极231设置在有源层21上，有源层21位于栅极231与遮光层之间，栅极绝缘层103设置在有源层21上，同时，该栅极绝缘层103完全覆盖该栅极231。其中，该栅极231与该遮光层241对应设置，如该遮光层241设置在该栅极231在衬底100的正投影区域内。且该栅极231与该遮光层241均设置在与该有源层21的沟道区对应位置处。
如图2所示，图2为本申请实施例中提供的图中的阵列基板的截面示意图。结合图1中的膜层结构，本申请实施例中，在该阵列基板内还设置有第一过孔28。该第一过孔28设置在遮光层241与栅极231之间，如设置在该遮光层241的边缘处，且该栅极231通过第一过孔28与遮光层241电连接。这样，该栅极231与遮光层241形成并连接结构，且该遮光层241可起到该栅极的作用，如形成顶底双栅结构。从而进一步提高该阵列基板内薄膜晶体管的开态电流。
同时，该源/漏金属层22设置在栅极绝缘层103上，且该源/漏金属层22通过对应的过孔与有源层21电连接。如源/漏金属层22包括源极224和设置在该源极224一侧的漏极225。
进一步的，该平坦化层104设置在栅极绝缘层103上，且该平坦化层104完全覆盖源/漏金属层22。以及设置在该平坦化层104上的第一像素电极107，设置在该平坦化层104上的钝化层105，该钝化层105完全覆盖该第一像素电极107。
同时，该第二像素电极106设置在钝化层105上，且该第二像素电极106通过过孔结构与阵列基板内薄膜晶体管的漏极225电性连接。本申请实施例中，该第一像素电极107和第二像素电极106可为相同的材料，如氧化铟锡材料。且该第一像素电极107图案化的设置在平坦化层104上。
如图3所示，图3为本申请实施例提供的阵列基板内的部分膜层结构示意图。本申请实施例中，在设置该有源层21时，有源层21设置为多层膜层的层叠的结构。以下实施例中，有源层21包括沟道部以及设置在该沟道部两侧的掺杂部。
具体的，该掺杂部以第一掺杂层211、第二掺杂层212为例进行说明。同时，该沟道部以第一沟道部2151以及第二沟道部2152为例进行说明。
具体的，该第一掺杂层211设置在第一绝缘介质层1011上，第二掺杂层212设置在第一掺杂层211上，且第二绝缘介质层1012覆盖第二掺杂层212。
其中，该有源层21包括掺杂区51以及沟道区50。掺杂区51设置在沟道区50的两侧。优选的，沟道区50两侧的两个掺杂区51，可相对该沟道区50对称设置。同时沟道部对应设置在沟道区50内。
本申请实施例中，该第一掺杂层211至少对应设置在两侧的掺杂区51内，且第一掺杂层211至少在沟道区50内断开不连续设置。优选的，该第一掺杂层211靠近沟道区50一侧的边缘，并延伸至该沟道区50内。
同时，该沟道层215对应设置在该沟道区50内，且该第二掺杂层212设置在沟道层215的两侧，并与该沟道层215形成一连续膜层结构。
进一步的，在设置第一掺杂层211和第二掺杂层212时，第一掺杂层211远离沟道区50一侧的边缘与第二掺杂层212远离沟道区50一侧的边缘平齐。
本申请实施例中，该第一掺杂层211的掺杂区与该第二掺杂层212的掺杂区对应设置，如该第二掺杂层212的掺杂区设置在该第一掺杂层211的掺杂区上，且该第二掺杂层212的掺杂区在衬底上的正投影，位于第一掺杂层211的掺杂区在衬底上的正投影内。
具体的，该第一掺杂层211的掺杂区靠近沟道区50一侧的边缘，延伸至沟道区50内，并与沟道区50内的沟道层至少部分层叠。从而使得该第一掺杂层与沟道层形成一层叠结构，如层叠台阶结构。在该台阶结构对应位置处，该第一掺杂层延伸至沟道区内的膜层与该沟道层相连接，从而实现有源层不同掺杂层中的载流子的传输。
本申请实施例中，该第一掺杂层211包括层叠部2111和延伸部2112，该层叠部2111与该延伸部2112连接。其中，该层叠部2111设置在该掺杂区51内，该延伸部2112设置在该沟道区50内。由于该延伸部2112延伸至沟道区50内，进而使得该延伸部2112与该第二掺杂层212的掺杂区51内对应的膜层之间形成一台阶结构61。通过该台阶结构61以改善有源层内的电场分布，如降低该区域内的电场线的集中程度，并有效的降低薄膜晶体管的关态漏电流。
具体的，由于在该延伸部2112边缘对应的区域内，该第一掺杂层211断开设置，而该沟道层215连续设置在沟道区内，从而可使该沟道层215填充该第一掺杂层211之间的断开间隔。
进一步的，本申请实施例中，该沟道层215可包括第一沟道部2151和第二沟道部2152。其中，该第二沟道部2152的一端与第一沟道部2151相连接，该第二沟道部2152的另一端与第二掺杂层212电性连接。
具体的，第一沟道部2151与第一掺杂层211连接，第二沟道部2152与第二掺杂层212相连接，且第二沟道部2152的局部与第一掺杂层211的局部重叠设置。
具体的，该第一沟道部2151可对应设置在该第一掺杂层211所形成的间隔内，该第二沟道部2152可设置在该延伸部2112上，并完全覆盖该延伸部2112。因此，该第二沟道部2152与该第一掺杂层211的延伸部2112形成一层叠结构。
本申请实施例中，该第一沟道部2151的厚度可与该第一掺杂层211的厚度相同，同时，该第一沟道部2151与该第二沟道部2152的厚度相同。从而保证各膜层之间的连接及对位。
同时，本申请实施例中，该第一沟道部2151的长度可大于第二沟道部2152的长度。且，位于第一沟道部2151的任一侧的延伸部2112的长度小于对应的第二沟道部2152的长度。
进一步的，第一掺杂层211的长度小于第二掺杂层212的长度，第一掺杂层靠近第一沟道部一端的厚度等于第一沟道部的厚度。且第二掺杂层靠近第二沟道部一端的厚度等于第二沟道部的厚度。
进一步的，由于该第一掺杂层211和第二掺杂层212相对该沟道区50对称设置，因此，该沟道区50两侧的两延伸部2112的延伸长度以及厚度均相同。本申请实施例中，在该沟道区50内，该第二掺杂层212填充该第一掺杂层211的断开区域，并在该沟道区50内，该沟道部设置为凹型结构。该凹型结构的两端与第一掺杂层211的边缘台阶结构相接触。从而使得第一掺杂层211与第二掺杂层212的沟道区内的膜层相接触。
优选的，本申请实施例中，该台阶结构61的高度即为该延伸部2112的厚度。其中，在该台阶结构61对应位置处，该延伸部2112超出第二掺杂层212并连接第一沟道部2151，同时该延伸部与第二沟道部2152重叠设置，而该第二沟道部2152未经过掺杂处理，从而使得该区域内的电场强度减低，进而有效的改善该有源层内的电场分布，并提高器件的性能。
本申请实施例中，该第一掺杂层211的层叠部2111的厚度与该延伸部2112的厚度相同。同时，该第一掺杂层211的厚度与该第二掺杂层212的厚度也可设置为相同的厚度，或者根据实际产品，将该第一掺杂层211与第二掺杂层212设置为不同的厚度。
当第一掺杂层211与第二掺杂层212的厚度相同时，该厚度可设置为400埃-500埃，优选的，设置为450埃。
同时，为了提高该薄膜晶体管的性能，本申请实施例中，该第一掺杂层211的该延伸部2112的延伸长度可设置为0.5um-1um。优选的，该延伸部2112的长度设置为1um。从而使得该延伸部2112达到最佳的作用效果。
进一步的，结合图1中的膜层结构，本申请实施例中，该第一掺杂层211还包括第一子层811、第二子层812，该第一子层811与第二子层812相连接，同时，该第一子层811靠近沟道部的一侧，第二子层812远离沟道部的一侧。
同时，该第二掺杂层212包括靠近沟道部的第三子层813、远离沟道部的第四子层814，该第三子层813与第四子层814相连接，且第三子层813与第一子层811局部重叠，第四子层814与第二子层812局部重叠。且第一子层811到衬底之间的间距大于第二子层到衬底之间的具体，第三子层813到衬底之间的间距大于第四子层814到衬底之间的间距。此时，该第一子层811与第二子层812之间形成一“Z”型结构，第三子层813与第四子层814之间形成一“Z”型结构。
本申请实施例中，该第一子层与第二子层的厚度相同，且第三子层与第四子层的厚度相同。
进一步的，该阵列基板还包括一绝缘介质层101。其中，本申请实施例中的该有源层21设置在该绝缘介质层101内，并被该绝缘介质层101包裹。本申请实施例中，该绝缘介质层101包括一凸起的垫高部991以及设置在该垫高部两侧的平坦部992。该垫高部991及平坦部992均设置在衬底上，且垫高部991覆盖遮光层，同时，该垫高部991与衬底之间的间距大于平坦部992与衬底之间的间距。
进一步的，第一子层811与垫高部991重叠设置，第二子层812与平坦部992重叠设置。
具体的，该沟道部对应设置在该垫高部991上，同时，该掺杂部对应设置在平坦部992上。其中，该第一掺杂层211设置在该平坦部992上，同时，还有部分第一掺杂层211设置在垫高部991上。从而使得该掺杂部形成一“Z”型结构。
本申请实施例中，该垫高部991的高度与该第一掺杂层211的厚度相同。
进一步的，本申请实施例中，该第二掺杂层212在不同区域内的膜层厚度可设置为相同的厚度。同时，由于各膜层之间为堆叠结构设置，因此，在该第一掺杂层211与第二掺杂层212的各自表面上均会形成不同的台阶面。
本申请实施例中，台阶面以第一台阶面711、第二台阶面712以及第三台阶面713为例进行说明。其中，该第一台阶面711设置在掺杂区51内，第二台阶面712设置在掺杂区51与沟道区50内，第三台阶面713设置在沟道区50内。
其中，该第一台阶面711设置在靠近该掺杂区51的外侧位置处，该第二台阶面712设置在靠近该沟道区50的一侧。且该第二台阶面712延伸至沟道区内。该第一台阶面711到衬底之间的高度，小于第二台阶面712到衬底之间的高度。即第二台阶面712的高度大于第一台阶面711的高度。具体的，该第一台阶面711与第二台阶面712之间的高度差可为500埃-1000埃。对应的，在该第一掺杂层211与第二掺杂层212之间的膜层处也形成有对应的台阶面，详见图3，这里不再赘述。
同时，该第一台阶面711与第二台阶面712之间的高度差可与该台阶结构61处的高度相同。且，源极224与漏极225通过对应的过孔，与该第二掺杂层212的第二台阶面电连接。以实现信号的传输及控制。
进一步的，本申请实施例中，该第一台阶面711对应的长度为L1，第二台阶面712对应的长度为L2，第三台阶面713对应的长度为L3。该第一台阶面711的长度大于第二台阶面712的长度。优选的，该第一台阶面711的长度设置为2.5um-3.5um，同时，该第二台阶面712的长度设置为1um-2um。其中，本申请实施例中，在制备时，该第一台阶面711的长度设置为3um，第二台阶面712的长度设置为1.5um。
同时，该第二台阶面712延伸至沟道区50内，且在沟道区50内的长度小于在该掺杂区51内对应的长度。本申请实施例中，该第三台阶面713可与第一台阶面711位于同一水平面内。
本申请实施例中，该栅极231对应设置在该沟道区50的上方，且该栅极231形成一凹陷台阶结构。同时，该栅极231在衬底上的正投影，至少与该第一掺杂层211在衬底上的正投影部分重合。
具体的，栅极231在有源层上的正投影的一侧边缘，与第二掺杂层212靠近第二沟道部的一侧边缘重合。
进一步的，本申请实施例中，该第一掺杂层211对应的膜层只为轻掺杂区，而该第二掺杂层212对应的掺杂区51内的膜层为重掺杂区。从而构成该有源层21的重掺杂区与轻掺杂区。其中，该第二掺杂层的重掺杂区的长度小于第一掺杂层的轻掺杂区的长度。
优选的，本申请实施例中，在该重掺杂区与轻掺杂区内均掺杂有P+离子，且沟道区50两侧对应的轻掺杂区的掺杂浓度相同，沟道区50两侧对应的重掺杂区的掺杂浓度相同。其中，在该轻掺杂区内，其掺杂的离子浓度为1×1013/cm2，并且在对其进行掺杂时，所提供的掺杂能量为70keV；在该重掺杂区内，其掺杂的离子浓度为3.5×1014/cm2，提供的掺杂能量为70keV。
如图4所示，图4为本申请实施例中提供的各膜层的布线示意图。结合图1-图3中的膜层结构，该第一掺杂层211、第二掺杂层212、以及栅极231、遮光层241之间的位置关系如图所示，其中，该遮光层241通过该第一过孔28与栅极231电性连接。
进一步的，本申请实施例还还提供一种阵列基板的制备方法。如图5-图13所示，图5-图13为本申请实施例中提供的制备工艺对应的膜层结构示意图。
详见图5，提供一衬底100，并在该衬底100上制备一遮光层241。该遮光层241为金属遮光层。
同时，在该遮光层241上制备一绝缘介质层101，该绝缘介质层101完全覆盖该遮光层241。同时，在该绝缘介质层101上制备部分有源层。具体的，在该绝缘介质层101上制备第一掺杂层211。
详见图7，第一掺杂层211制备完成后，对其进行蚀刻处理。使该第一掺杂层211在与遮光层241对应位置处断开，并形成一间隔。蚀刻完成后，在进行掺杂处理。具体的，在该掺杂区51内，对该第一掺杂层211进行P+离子轻掺杂。且在对其进行掺杂时，其掺杂的离子浓度为1×1013/cm2，并且在对其进行掺杂时，所提供的掺杂能量为70keV。最终形成该掺杂区51以及沟道区50。
详见图8，在该第一掺杂层211上制备第二掺杂层212，且该第二掺杂层212连续的设置在该第一掺杂层211内，并且该第二掺杂层212填充于该第一掺杂层211对应的沟道区。由于阵列基板为多膜层的堆叠结构，因此，该第二掺杂层212以及对应的第一掺杂层211在不同的位置处会形成不同的台阶结构。
详见图9，第二掺杂层212制备完成后，制备另一绝缘介质层101，并使该绝缘介质层101完全包裹该有源层21。本申请实施例中，在制备形成该绝缘介质层101时，该绝缘介质层101在不同的区域内，可形成不同的高度。其中，该不同位置处对应的台阶高度可根据实际产品的规格进行设置。
进一步的，详见图10，绝缘介质层101制备完成后，继续在该绝缘介质层101上制备一栅极231。本申请实施例中，该栅极231设置在与该沟道区对应的位置处。
同时，该栅极231制备完成后，对该第二掺杂层212进行掺杂处理。具体的，在该掺杂区51内，对沟道区50两侧的第二掺杂层212进行掺杂。由于该栅极231的遮挡，在沟道区50内，第二掺杂层212无法进行离子掺杂，而该区域内对应的即为有源层的沟道部。处理完成后，该第二掺杂层212形成掺杂区51以及沟道区50。
本申请实施例中，该第二掺杂层212对应的掺杂区51为重掺杂区。具体的，在该重掺杂区内，其掺杂的离子浓度为3.5×1014/cm2，提供的掺杂能量为70keV。掺杂完成后，最终形成图9中所示的膜层结构。
详见图11，对第二掺杂层212掺杂处理完成后，在该绝缘介质层101上制备一栅极绝缘层103，该栅极绝缘层103完全覆盖该栅极231，同时，该栅极绝缘层103的上表面为一平面，以便后续其他膜层的制备。
该栅极绝缘层103制备完成后，进行蚀刻处理，并在栅极绝缘层103中形成过孔88，其中，该过孔88设置在第一掺杂层211与第二掺杂层212相层叠的位置处。同时，该过孔88使第二掺杂层212的部分表面暴露。
详见图12，过孔88蚀刻完成后，在该栅极绝缘层103上制备源/漏金属层。具体的，在对应的过孔88位置处，分别制备源极224和漏极225，并使该源极224和漏极225通过过孔88与第二掺杂层212电性连接。
源/漏金属层制备完成后，在该栅极绝缘层103上制备一平坦化层104。本申请实施例中，该平坦化层104完全覆盖源/漏金属层。同时，在该源/漏金属层对应位置处，进行蚀刻，并形成另一过孔，通过该过孔使部分源/漏金属层裸露。
详见图13，本申请实施例中，在该平坦化层104上制备第一像素电极107。噶第一像素电极107可设置在该平坦化层104的一侧，同时，在该第一平坦化层104上制备一钝化层105。其中，该钝化层105完全覆盖该第一像素电极107。
第一像素电极107以及钝化层105制备完成后，在该钝化层105与漏极225对应位置处，再次进行蚀刻，并形成过孔结构。
进一步的，在该钝化层105上制备第二像素电极106。本申请实施例中，该第二像素电极106设置在漏极225之上，且该第二像素电极106通过该过孔与漏极225电性连接。其中，该第一像素电极107和第二像素电极106的材料可相同，如氧化铟锡材料。从而通该阵列基板内的薄膜晶体管向对应的像素电极提高控制信号。
进一步的，上述各膜层制备完成后，在该第二像素电极层106上制备其他膜层，如发光层、封装层等其他功能膜层，并最终制备得到本申请实施例中提供的显示面板。
本申请实施例中，该阵列基板内的薄膜晶体管的有源层为台阶结构，且该第一掺杂层211与第二掺杂层212在沟道区内形成台阶结构，该台阶结构位置处的电场重新分布，从而有效降低器件对应的关态漏电流。同时，该沟道区内对应的第二掺杂层212在边缘处的膜层厚度大于中部区域的膜层厚度，从而有效的减低了该双栅结构的电场叠加效应，并提高了载流子的迁移率，有效的提高了显示面板的综合性能。
其中，该显示面板可为手机、电脑、电子纸、显示器、笔记本电脑、数码相框等任何具有显示功能以及触控功能的产品或部件，其具体类型不做具体限制。
综上所述，以上对本发明实施例所提供的一种阵列基板及显示面板进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；虽然本发明以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为基准。

Claims (18)

1.一种阵列基板，其特征在于，包括：
衬底；
有源层，设置在所述衬底之上，所述有源层包括沟道部以及设置在所述沟道部两侧的掺杂部；
其中，所述掺杂部包括第一掺杂层和第二掺杂层，所述第二掺杂层位于所述第一掺杂层上并与所述第一掺杂层重叠；
所述沟道部包括第一沟道部、以及位于所述第一沟道部上并与所述第一沟道部相连接的第二沟道部，所述第一沟道部与所述第一掺杂层连接，所述第二沟道部与所述第二掺杂层相连接，且所述第二沟道部的局部与所述第一掺杂层的局部重叠。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一掺杂层远离所述沟道部一侧的边缘与所述第二掺杂层远离所述沟道部一侧的边缘平齐，且所述第一掺杂层的长度大于所述第二掺杂层的长度。
3.根据权利要求2所述的阵列基板，其特征在于，所述第一掺杂层靠近所述沟道部的一侧边缘与所述第一沟道部以及所述第二沟道部相连接。
4.根据权利要求3所述的阵列基板，其特征在于，所述第一沟道部对应的膜层厚度与所述第二沟道部对应的膜层厚度相同。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一掺杂层靠近所述第一沟道部一端的厚度等于所述第一沟道部的厚度，且所述第二掺杂层靠近所述第二沟道部一端的厚度等于所述第二沟道部的厚度。
6.根据权利要求1所述的阵列基板，其特征在于，所述第一掺杂层包括层叠部以及与所述层叠部连接的延伸部，所述层叠部与所述第二掺杂层重叠设置，所述延伸部超出所述第二掺杂层并连接所述第一沟道部，且与所述第二沟道部重叠设置。
7.根据权利要求6所述的阵列基板，其特征在于，位于所述第一沟道部两侧的所述延伸部的长度相同。
8.根据权利要求6所述的阵列基板，其特征在于，位于所述第一沟道部的任一侧的所述延伸部的长度小于对应的所述第二沟道部的长度。
9.根据权利要求6所述的阵列基板，其特征在于，位于所述第一沟道部的任一侧的所述延伸部的长度为0.5um-1um。
10.根据权利要求1所述的阵列基板，其特征在于，所述第一掺杂层包括靠近所述沟道部的第一子层、以及相对远离所述沟道部的第二子层，所述第一子层与所述第二子层连接，所述第一子层与所述衬底之间的间距大于所述第二子层与所述衬底之间的间距；
所述第二掺杂层包括靠近所述沟道部的第三子层、以及相对远离所述沟道部的第四子层，所述第三子层与所述第四子层连接，所述第三子层与所述衬底之间的间距大于所述第四子层与所述衬底之间的间距。
11.根据权利要求10所述的阵列基板，其特征在于，所述第三子层与所述第一子层局部重叠，所述第四子层与所述第二子层局部重叠。
12.根据权利要求11所述的阵列基板，其特征在于，所述第一子层的厚度与所述第二子层的厚度相同，所述第三子层的厚度与所述第四子层的厚度相同。
13.根据权利要求10所述的阵列基板，其特征在于，所述阵列基板还包括设置于所述衬底上的遮光层、以及设置于所述衬底上且覆盖所述遮光层的绝缘介质层，所述遮光层和所述绝缘介质层均位于所述衬底与所述有源层之间；
其中，所述绝缘介质层包括位于所述遮光层上的垫高部、以及连接所述垫高部的平坦部，所述垫高部与所述衬底之间的间距大于所述平坦部与所述衬底之间的间距；
其中，所述第一子层与所述垫高部重叠设置，所述第二子层与所述平坦部重叠设置。
14.根据权利要求13所述的阵列基板，其特征在于，所述阵列基板还包括：
栅极，所述栅极设置在所述有源层之上；以及，
源/漏金属层，所述源/漏金属层设置在所述栅极之上，并与所述有源层电性连接，且所述遮光层还通过过孔与所述栅极电连接。
15.根据权利要求14所述的阵列基板，其特征在于，所述栅极对应设置在所述有源层的沟道部上方，且所述栅极在所述衬底上的正投影，至少与所述第一掺杂层在所述衬底上的正投影部分重合。
16.根据权利要求15所述的阵列基板，其特征在于，所述栅极在所述有源层上的正投影的一侧边缘，与所述第二掺杂层靠近所述第二沟道部的一侧边缘重合。
17.根据权利要求1-16中任一项所述的阵列基板，其特征在于，所述第一掺杂层为轻掺杂层，所述第二掺杂层为重掺杂层。
18.一种显示面板，其特征在于，所述显示面板包括如权利要求1-17中任一项所述的阵列基板。
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