CN115332175A - 半导体装置及其形成方法 - Google Patents

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张旭凯
王菘豊
胡宽侃
梁顺鑫
林高峰
吕鸿彬
刘奕莹
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Abstract

本公开涉及半导体装置及其形成方法。钛前驱物用于在半导体装置中选择性地形成硅化钛(TiSix)层。进行等离子体基沉积操作，其中将钛前驱物提供到开口中，并使用反应气体及等离子体使硅扩散到晶体管结构的顶表面。硅的扩散导致晶体管结构的富含硅的表面的形成，这增加了硅化钛相对于半导体装置的其他材料的选择性。钛前驱物与富含硅的表面反应形成硅化钛层。选择性硅化钛层的形成导致在开口中的侧壁上形成氮化钛硅(TiSixNy)，这允许在开口中形成例如金属源极/漏极接触件的导电结构而无需添加另一个阻障层。

Description

半导体装置及其形成方法
技术领域
本公开实施例是关于一种半导体结构，特别是关于一种具有晶体管间隔物结构的半导体结构。
背景技术
鳍基晶体管为三维结构，包括延伸于半导体基板之上为三维结构的鳍片(或其一部分)中的通道区，上述鳍基晶体管例如鳍式场效晶体管(fin field effecttransistors,finFETs)及纳米结构晶体管(例如，纳米线晶体管、纳米片晶体管、全绕式栅极(gate-all-around,GAA)晶体管、多桥通道晶体管、纳米带晶体管)。栅极结构包绕半导体材料的鳍片，上述栅极结构被配置以控制通道区内的电荷载子的流动。举例而言，在finFET中，栅极结构包绕鳍片(以及通道区)的三个侧面，从而允许增加对通道区(以及finFET的切换)的控制。作为另一示例，在纳米结构晶体管中，栅极结构包绕鳍片结构中的多个通道区，使得栅极结构围绕多个通道区中的每个。源极/漏极区(例如，外延区)位于栅极结构的两侧上。
发明内容
本公开实施例提供一种半导体结构的形成方法，包括：形成第一开口穿过一个或多个第一介电层并至源极/漏极区；形成氮化硅(SixNy)层在第一开口中的一个或多个第一介电层的侧壁上；在形成氮化硅层后，进行等离子体基沉积操作，以选择性地形成硅化钛(TiSix)层在第一开口中的源极/漏极区的顶表面上；用导电材料填充第一开口，以形成源极/漏极接触件在氮化硅层上方及硅化钛层上方；形成一个或多个第二介电层在一个或多个第一介电层之上；形成第二开口穿过一个或多个第二介电层并至源极/漏极接触件；及用导电材料填充第二开口，以形成连接至源极/漏极接触件的源极/漏极内连线结构。
本公开实施例提供一种半导体结构的形成方法，包括：形成开口穿过氧化硅(SiOx)层并穿过位于氧化硅层下方的氮化硅(SixNy)层至源极/漏极区，进行等离子体基沉积操作，以选择性地形成硅化钛(TiSix)层在开口中的源极/漏极区的顶表面上；用导电材料填该开口，以形成导电结构在硅化钛层上；及形成生产线后端(BEOL)金属化结构在导电结构上，其中导电结构从源极/漏极区延伸到BEOL金属化结构。
本公开实施例提供一种半导体装置，包括：基板；半导体鳍片结构，延伸于基板之上；第一氧化层，位于鳍片结构之上；晶体管结构，位于半导体鳍片结构上方及第一氧化物层中，其中晶体管结构包括源极/漏极区或栅极结构；氮化物层，位于第一氧化物层上方；第二氧化物层，位于氮化物层上方；集成接触件及内连线，包括：第一区，位于氮化物层中，第二区，位于第二氧化物层中；及颈区，过渡于第一区及第二区之间；硅化钛(TiSix)层，位于晶体管结构以及集成接触件及内连线的第一区之间；及氮化钛硅(TiSixNy)层，位于氮化物层以及集成接触件及内连线的第一区之间。
附图说明
本公开的各面向从以下详细描述中配合附图可最好地被理解。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本公开实施例之特征。
图1是在其中可实现本文所述的***及/或方法的例示性环境的图。
图2是本文所述的例示性半导体装置的区域的图。
图3A至图3D、图4A至图4C、图5A至图5D、及图6A至图6N、以及图7A至图7F是本文所述的例示性实施方式的图。
图8是本文所述的半导体装置的一部分的例示性尺寸的图。
图9A及图9B是本文所述的半导体装置的部分的例示性元素组成的图。
图10是本文所述的图1的一个或多个装置的例示性元件的图。
图11及图12是与在本文所述的半导体装置中形成导电结构相关的例示性制程的流程。
其中，附图标记说明如下：
100：例示性环境
102：沉积设备
104：曝光设备
106：显影设备
108：蚀刻设备
110：平坦化设备
112：镀膜设备
114：晶圆/晶粒运输设备
200：半导体装置
202：装置区
204：基板
206：鳍片结构
208：浅沟槽隔离区
210：虚设栅极结构
212：栅极介电层
214：栅极电极层
216：硬遮罩层
218：源极/漏极区
300：例示性实施方式
302：浅沟槽隔离层
400：例示性实施方式
402：密封间隔层
404：块体间隔层
406：凹槽
408：源极/漏极区
500：例示性实施方式
502：接触蚀刻停止层
504：层间介电层
506：开口
508：栅极结构
510：高k介电层
512：功函数调谐层
514：金属电极结构
600：例示性实施方式
602：开口
602a：底表面
602b：侧壁
604：氮化物层
606：金属硅化物层
608：金属氮化硅层
610：金属源极/漏极接触件
612：蚀刻停止层
614：层间介电层
616：开口
618：源极/漏极内连线
620：蚀刻停止层
622：层间介电层
624：开口
626：阻障层
628：衬层
630：BEOL金属化结构
632：盖层
700：例示性实施方式
702：氧化硅层
704：氮化硅层
706：氧化硅层
708：开口
708a：底表面
708b：侧壁
710a：下部区
710b：上部区
712：颈区
714：集成接触件及内连线
716a：下部区
716b：上部区
718：颈区
720a：底表面
720b：顶表面
722：顶表面
802：例示性尺寸
804：例示性尺寸
806：例示性尺寸
808：例示性尺寸
810：例示性尺寸
812：例示性尺寸
814：例示性尺寸
816：例示性尺寸
900：例示性元素组成
902：例示性垂直元素组合物
904：硅
906：锗
908：钛
910：钌
912：氮
914：氧
916：例示性水平元素组合物
1000：装置
1010：总线
1020：处理器
1030：存储器
1040：输入元件
1050：输出元件
1060：通讯元件
1100：制程
1110：方框
1120：方框
1130：方框
1140：方框
1150：方框
1160：方框
1170：方框
1200：制程
1210：方框
1220：方框
1230：方框
1240：方框
A-A：剖面
B-B：剖面
C-C：剖面
具体实施方式
以下公开提供了许多不同的实施例或范例，用于实施所提供的标的物之不同元件。各元件及其配置的具体范例描述如下，以简化本公开实施例的说明。当然，这些仅仅是范例，并非用以定义本公开实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本公开实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在…之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或制程中的装置的不同方位，以及图式中所述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
材料选择对半导体装置的性能及尺寸缩减有直接影响。在半导体装置的导电结构(例如，接触件及内连线结构)中所使用的导电材料的类型会影响导电结构的电阻率、寄生电容、缺陷形成、电迁移、及/或其他性质及属性。随着半导体装置(及相应的导电结构)微缩化的进展，由于钴(cobalt,Co)、钨(tungsten,W)、及钌(ruthenium,Ru)相对于其他金属具有高迁移率，因此钴、钨、及钌的使用可提供持续及/或改善的性能。然而，导电材料的一些组合可能导致缺陷形成率增加及性能降低。举例而言，这可能发生在电性地及/或实体地接触的导电结构，包括相应及不同类型的金属(例如，异质材料)。
在一些情况下，固溶(solid solutioning)可能发生在包含相应及不同类型金属的导电结构之间的二元***中。固溶可能会在导电结构之间的界面处或附近引发原子对原子的取代或空位，这可能会增加导电结构中缺陷形成的速率。在其他情况下，电流腐蚀(galvanic corrosion)可能发生在包括相应及不同类型金属的导电结构之间的二元***中。电流腐蚀可能导致导电结构的腐蚀及/或分离，可能导致相变缺陷(例如，在钨(tungsten,W)的α及β相之间)、及/或可能导致其他缺陷、及/或性能降低。这可能会增加导电结构之间的寄生电容并且可能会破坏导电结构之间的连接，这会降低产率并增加半导体装置的故障率。
此外，用于导电结构的一些阻障层材料可增加薄层电阻、可增加接触电阻、及/或可减少用于形成导电结构的开口中的可用空间等。可用空间的减少可能导致导电结构的剖面宽度(其可称作“临界尺寸”或CD)减小，这可能会降低导电结构的间隙填充性能、可能会增加在导电结构中形成孔隙的可能性及/或速率、可能会增加导电结构的表面粗糙度(Rp)、及/或可能导致导电结构的另一种类型的缺陷或性能降低。
本文描述的一些实施方式提供了同质导电结构及相关的形成方法。在一些实施方式中，钛前驱物用于在半导体装置的源极/漏极区上选择性地形成硅化钛(titaniumsilicide,TiSix)层。进行等离子体基(plasma-based)沉积操作，其中提供钛前驱物到源极/漏极区的开口中，并使用反应气体及等离子体使源极/漏极区中的硅扩散到源极/漏极区的顶表面。提供钛前驱物、反应气体、及等离子体到开口中一段时间，这可称作浸泡(soaking)操作。硅的扩散导致源极/漏极区的富含硅表面的形成，这增加了硅化钛形成相对于半导体装置的其他材料而言的选择性，上述半导体装置的其他材料例如氧化硅(silicon oxide,SiOx)。钛前驱物与源极/漏极区的富含硅表面反应，以在源极/漏极区上形成硅化钛层。选择性的硅化钛层的形成导致氮化钛硅(TiSixNy)形成在开口的侧壁上，这允许能够在开口中形成例如金属源极/漏极接触件的导电结构而无需添加另一个阻障层，例如氮化钛(TixNy)或氮化钽(TaxNy)。(例如，相对于使用另一个阻障层)这为形成金属源极/漏极接触件降低了形成金属源极/漏极接触件的复杂性并在开口中提供更大的体积，这为金属源极/漏极接触件增加了间隙填充性能、降低形成孔隙的可能性、及/或降低金属源极/漏极接触件的表面粗糙度等。
此外，源极/漏极内连线可形成到金属源极/漏极接触件，使得源极/漏极内连线及金属源极/漏极接触件是由相同的导电材料例如钌(ruthenium,Ru)或其他类型的导电材料所形成。包括相同导电材料的源极/漏极内连线及金属源极/漏极接触件降低了源极/漏极内连线及金属源极/漏极接触件固溶的可能性、降低了源极/漏极内连线的电流腐蚀的可能性、及/或减少源极/漏极内连线及金属源极/漏极接触件中的相变(例如，因为钌在工作温度下在沉积源极/漏极内连线及金属源极/漏极接触件的制程中可能具有高压电池(HPC(high-pressure cell)或Ru-HPC)结构)。这降低了源极/漏极内连线与金属源极/漏极接触件之间的寄生电容、降低了源极/漏极内连线与金属源极/漏极接触件之间的电阻率、降低了源极/漏极内连线与金属源极/漏极接触件分离的可能性、及/或减少源极/漏极内连线及金属源极/漏极接触件中缺陷的形成等。可将例如第零层金属(M0)的金属线的生产线后端(back end of line,BEOL)金属化层形成为实体、及/或电性连接到源极/漏极内连线。
替代地，可在开口中形成集成接触件及内连线。集成接触件及内连线包括统一的导电结构，上述导电结构从源极/漏极区(或从位于源极/漏极区上的硅化钛层)延伸到BEOL金属化层(或延伸到位于BEOL金属化层下方的阻障层)。集成接触件及内连线结构包括同质的导电材料，例如钌(ruthenium,Ru)或其他金属，并且不受在分开的(两部分)金属源极/漏极接触件以及由相应且不同类型的导电材料所形成的源极/漏极内连线中可能发生的固溶及电流腐蚀等缺陷所影响。集成接触件及内连线结构也减少了源极/漏极区及BEOL金属化层之间的层间界面的数量，这进一步降低了源极/漏极区及BEOL金属化层之间的接触电阻。
图1是在其中可实现本文所述的***及/或方法的例示性环境100的图。如图1所示，环境100可包括多个半导体制程(processing)设备102-112及晶圆/晶粒(wafer/die)运输设备114。多个半导体处理设备102-112可包括沉积设备102、曝光设备104、显影设备106、蚀刻设备108、平坦化设备110、镀膜(plating)设备112、及/或另一种类型的半导体制程设备。被包括于例示性环境100中的设备可被包括于半导体无尘室(clean room)、半导体代工厂(foundry)、半导体制程设施及/或制造设施等中。
沉积设备102是包括半导体处理腔室及能够将各种类型的材料沉积到基板上的一个或多个装置的半导体处理设备。在一些实施方式中，沉积设备102包括能够在例如晶圆的基板上沉积光阻层的旋转涂布设备。在一些实施方式中，沉积设备102包括化学气相沉积(chemical vapor deposition,CVD)设备、原子层沉积(atomic layer deposition,ALD)设备、等离子体辅助原子层沉积(plasma-enhanced atomic layer deposition,PEALD)设备、或其他类型的CVD设备，上述化学气相沉积制造设备例如等离子体辅助CVD(plasma-enhance,PECVD)设备、高密度等离子体CVD(high-density plasma CVD,HDP-CVD)设备、次气压CVD(sub-atmospheric CVD,SACVD)设备、低压CVD(low-pressure CVD,LPCVD)设备。在一些实施方式中，沉积设备102包括物理气相沉积(physical vapor deposition,PVD)设备，例如溅镀设备或另一种类型的PVD设备。在一些实施方式中，沉积设备102包括被配置为通过外延成长所形成装置的层、及/或区域的外延设备。在一些实施方式中，例示性环境100包括多种类型的沉积设备102。
曝光设备104是能够将光阻层暴露于例如下列辐射源的半导体处理设备：紫外光(ultraviolet light,UV)源(例如，深紫外光源、极紫外光(extreme UV light,EUV)源等)、x射线源、电子束(electron beam,e-beam)源等。曝光设备104可将光阻层暴露于辐射源，以将图案从光罩转移至光阻层。图案可包括用于形成一个或多个半导体装置的一个或多个半导体装置层图案、可包括用于形成半导体装置的一个或多个结构的图案、可包括用于蚀刻半导体装置的各个部分的图案等。在一些实施方式中，曝光设备104包括扫描曝光器(scanner)、步进机(stepper)、或类似类型的曝光设备。
显影设备(developer tool)106为能够将已经暴露于辐射源的光阻层显影的半导体处理设备，以将从曝光设备104转移至光阻层的图案显影。在一些实施方式中，显影设备106借由移除光阻层的未曝光部分来显影图案。在一些实施方式中，显影设备106借由移除光阻层的曝光部分来显影图案。在一些实施方式中，显影设备106借由使用化学显影剂溶解光阻层的曝光或未曝光部分来显影图案。
蚀刻设备108为能够蚀刻基板、晶圆、或半导体装置的各种类型的材料的半导体处理设备。举例而言，蚀刻设备108可包括湿式蚀刻设备、干式蚀刻设备等。在一些实施方式中，蚀刻设备108包括填充蚀刻剂的腔室，并且将基板放置在腔室中历时特定时间长度以移除特定量之基板的一个或多个部分。在一些实施方式中，蚀刻设备108可使用等离子体蚀刻(plasma etch)或等离子体辅助蚀刻(plasma-assisted etch)来蚀刻基板的一个或多个部分，这可涉及使用离子化(ionized)气体来等向地或定向(directionally)地蚀刻一个或多个部分。
平坦化设备110为能够抛光或平坦化晶圆或半导体装置的各层的半导体处理设备。举例而言，平坦化设备110可包括化学机械平坦化(chemical mechanicalplanarization,CMP)设备及/或另一类型的平坦化设备，上述另一类型的平坦化设备将沉积的材料或镀膜的材料的层或表面抛光或平坦化。平坦化设备110可利用化学力(chemicalforces)及机械力(mechanical forces)的组合(例如，化学蚀刻及自由研磨抛光(freeabrasive polishing))来抛光或平坦化半导体装置的表面。平坦化设备110可结合抛光垫(polishing pad)及固定环(retaining ring)(例如，通常具有比半导体装置更大的直径)使用研磨性(abrasive)及腐蚀性化学浆料(chemical slurry)。抛光垫及半导体装置可由动态抛光头(dynamic polishing head)压在一起并由固定环固定就位。动态抛光头可以不同的旋转轴旋转，以移除材料甚至移出半导体装置的任何不规则形貌，使得半导体装置为平坦或平面的。
镀膜设备112是能够用一或多个金属来电镀基板(例如，晶圆、半导体装置等)或其一部分的半导体处理设备。举例而言，镀膜设备112可包括铜电镀装置、铝电镀装置、镍电镀装置、锡电镀装置、化合物材料或合金(例如锡-银、锡-铅等)电镀装置、及/或用于导电材料、金属、及/或类似类型材料的一种或多种其他类型的电镀装置。
晶圆/晶粒运输设备114包括移动式机器人(mobile robot)、机械手臂(robotarm)、有轨电车(tram car)或轨道车(rail car)、高架起重运输(overhead hoisttransport,OHT)***、自动化物料搬运***(automated material handling system,AMHS)、及/或另一种类型的装置，被配置为在半导体处理设备102-112之间运输基板及/或半导体装置、被配置为在同一半导体处理设备的处理腔室之间运输基板及/或半导体装置、及/或被配置为在其他位置之间往返运输基板及/或半导体装置，上述其他位置例如晶圆架(wafer rack)、储藏室(storage room)等。在一些实施方式中，晶圆/晶粒运输设备114可为以特定路径行进及/或可半自主或自主地操作的编程装置。在一些实施方式中，半导体处理环境100包括多个晶圆/晶粒运输设备114。
晶圆/晶粒运输设备114可被包括在集束型(cluster)设备中或包括多个处理腔室的另一种类型的设备中，并且可被配置为在多个处理腔室之间运输基板及/或半导体装置，以在处理腔室及缓冲区之间运输基板及/或半导体装置、以在处理腔室及例如设备前端模块(equipment front end module,EFEM)的界面设备之间运输基板及/或半导体装置、及/或以在半导体处理腔室及运输载体(例如，前开式晶圆传送盒(front opening unifiedpod,FOUP))之间运输基板及/或半导体装置等。在一些实施方式中，晶圆/晶粒运输设备114可被包括在多腔室(或集束型)沉积设备102中，上述多腔室(或集束型)沉积设备102可包括预清洁处理腔室(例如，用于清洁或移除氧化物、氧化、及/或来自基板及/或半导体装置的其他类型的污染物或副产物)及复数种类型的沉积处理腔室(例如，用于沉积不同类型材料的处理腔室、用于进行不同类型沉积操作的处理腔室)。在这些实施方式中，如本文所述，晶圆/晶粒运输设备114被配置为在沉积设备102的处理腔室之间运输基板及/或半导体装置，而不破坏或移除处理腔室之间及/或在沉积设备102中的处理操作之间的真空(或至少部分真空)。
提供图1中所示的装置的数量及设置作为一或多个示例。实际上，相较于图1所示的装置，可能存在额外装置、更少的装置、不同的装置、或不同设置的装置。再者，可在单个装置内实施图1所示的两个或多个装置，或可将图1所示的单个装置实施为多个分布式装置(distributed devices)。额外地或可替代地，环境100的一组装置(例如，一或多个装置)可进行由环境100的另一组装置进行的所述的一或多个功能。
图2是本文所述的半导体装置200的例示区域的图。具体地，图2绘示出半导体装置200的例示性装置区202，其中包括一个或多个晶体管或其他装置。晶体管可包括鳍基的晶体管，例如鳍式场效应晶体管(fin field effect transistors,finFETs)、纳米结构晶体管、及/或其他类型的晶体管。在一些实施方式中，装置区202包括p型金属氧化物半导体(p-type metal oxide semiconductor,PMOS)区、n型金属氧化物半导体(n-type metal oxidesemiconductor,NMOS)区、互补式金属氧化物半导体(complementary metal oxidesemiconductor,CMOS)区、及/或另一类型的装置区。图3A至图7F是图2中所示的半导体装置200的装置区202的各个部分的示意性剖面图，并且对应于在半导体装置200的装置区202中形成鳍基的晶体管的各个制程阶段。
半导体装置200包括基板204。基板204包括硅(silicon,Si)基板、由包括硅的材料形成的基板、III-V族化合物半导体材料基板、绝缘体上覆硅(silicon-on-insulator,SOI)基板、锗(germanium,Ge)基板、硅锗(silicon germanium,SiGe)基板、或其他类型的半导体基板，上述III-V族化合物半导体材料例如砷化镓(gallium arsenide,GaAs)。基板204可包括具有约200mm直径、约300mm直径、或其他直径的环状/圆形基板等，上述其他直径例如450mm等。基板204可替代地为任何多边形、正方形、矩形、弯曲、或其他非圆形工件，例如多边形基板。
鳍片结构206被包括在装置区202的基板204之上(及/或在其之上延伸)。鳍片结构206可提供形成一个或多个装置(例如，鳍基的晶体管)的主动区。在一些实施方式中，鳍片结构206包括硅(silicon,Si)材料或例如锗(germanium,Ge)的另一种元素半导体材料。在一些实施方式中，鳍片结构206包括合金半导体材料，例如硅锗(silicon germanium,SiGe)、磷砷化镓(gallium arsenide phosphide,GaAsP)、砷化铝铟(aluminum indiumarsenide,AlInAs)、砷化铝镓(aluminum gallium arsenide,AlGaAs)、砷化镓铟(galliumindium arsenide,GaInAs)、磷化镓铟(gallium indium phosphide,GaInP)、磷砷化镓铟(gallium indium arsenide phosphide,GaInAsP)、或其组合。在一些实施方式中，鳍片结构206使用n型及/或p型掺质来掺杂。
鳍片结构206通过合适的半导体制程技术来制造，例如遮罩、光学微影、及/或蚀刻制程等。作为示例，可通过蚀刻掉基板204的一部分以在基板204中形成凹槽来形成鳍片结构206。然后，可用被凹蚀或回蚀刻的隔离材料来填充凹槽，以形成浅沟槽隔离(ShallowTrench Isolation,STI)区208在基板204之上及鳍片结构206之间。可使用用于STI区208、及/或用于鳍片结构206的其他制造技术。STI区208可将鳍片结构206中的邻近主动区电性隔离。STI区208可包括介电质材料，例如氧化硅(silicon oxide,SiOx)、氮化硅(siliconnitride,SiXNy)、氮氧化硅(silicon oxynitride,SiON)、熔融石英玻璃(fused silicaglass,FSG)、低k介电材料、及/或其他合适的绝缘材料。STI区208可包括多层结构，例如具有一个或多个衬层。
虚设栅极结构210(或多个虚设栅极结构210)被包括在鳍片结构206上方的装置区202中(例如，约垂直于鳍片结构206)。虚设栅极结构210在鳍片结构206的三个或更多个侧面上接合鳍片结构206。在图2中绘示的示例中，虚设栅极结构210包括栅极介电层212、栅极电极层214、及硬遮罩层216。在一些实施方式中，虚设栅极结构210更包括盖层、一个或多个间隔层、及/或另一合适的层。虚设栅极结构210的各层可通过合适的沉积技术来形成并且通过合适的光学微影及蚀刻技术来图案化。
如本文所述，术语“虚设”是指将在稍后阶段移除并替换为另一种结构的牺牲结构，例如在替换栅极制程中的高介电常数(high-k)介电质及金属栅极结构。替换栅极制程是指在整个栅极制造制程的后期制造栅极结构。因此，图2所示的半导体装置200的配置可包括中间配置，并且可对半导体装置200进行额外的半导体加工操作以进一步加工半导体装置200。
栅极介电层212可包括介电氧化物层。介电氧化物层可通过化学氧化、热氧化、ALD、CVD、及/或其他合适的方法来形成。栅极电极层214可包括多晶硅材料或其他合适的材料。栅极电极层214可通过合适的沉积制程来形成，上述合适的沉积制程例如LPCVD或PECVD等。硬遮罩层216可包括适合在基板204上以特定特征/尺寸将栅极电极层214图案化的任何材料。
在一些实施方式中，首先将虚设栅极结构210的各层沉积为毯覆层(blanketlayers)。然后，通过包括光学微影及蚀刻制程的制程对毯覆层进行图案化，移除部分的毯覆层并将剩余部分保持在STI区208及鳍片结构206上方，以形成虚设栅极结构210。
源极/漏极区218设置在鳍片结构206相对于虚设栅极结构210的两侧区域中。源极/漏极区218包括装置区202中将要形成源极/漏极区的区域。装置区202中的源极/漏极区包括具有一种或多种例如下列掺质的硅(silicon,Si)：p型材料(例如，硼(boron,B)或锗(germanium,Ge)等)、n型材料(例如，磷(phosphorous,P)或砷(arsenic,As)等)、及/或另一种类型的掺质。因此，装置区202可包括包括p型源极/漏极区的PMOS晶体管、包括n型源极/漏极区的NMOS晶体管、及/或其他类型的晶体管。
一些源极/漏极区可在装置区202中的各种晶体管之间共享。在一些实施方式中，各个源极/漏极区可连接或耦合在一起，使得装置区202中的鳍基的晶体管实现为两个功能晶体管。举例而言，如果相邻的(例如，而非位于两侧的)源极/漏极区电性连接，例如通过借由外延成长合并这些区(例如，合并相邻的源极/漏极区，而非合并在虚设栅极结构210的两侧上的源极/漏极区)，可实现两个功能晶体管。其他示例中的其他配置可实现其他数量的功能晶体管。
图2进一步绘示了在后文的附图中所使用的参考剖面，包括图3A至图7F。剖面A-A在沿着两侧的源极/漏极区218之间的鳍片结构206中的通道的平面中。剖面B-B在垂直于剖面A-A的平面中，并且在鳍片中穿过源极/漏极区218。剖面C-C是在沿着鳍片结构206中的另一个通道的平面中。为了清楚起见，随后的附图参考这些参考剖面。在一些附图中，可省略其中绘示出的部件或特征的一些附图标记，以避免混淆其他部件或特征，以便于描绘附图。
如前文所述，提供图2作为示例。其他示例可能与图2所描述的不同。
图3A至图3D是本文所述的例示性实施方式300的图。例示性实施方式300包括形成用于半导体装置200的装置区202中的晶体管的鳍片结构206的示例。图3A至图3D是从图2中的剖面B-B绘示装置区202的透视图。参照图3A，例示性实施方式300包括与在其中、及/或在其上的基板204有关的在装置区202中形成晶体管的半导体处理操作。
如图3B所示，鳍片结构206形成在装置区202中的基板204中。在一些实施方式中，使用光阻层中的图案来形成鳍片结构206。在这些实施方式中，沉积设备102在基板204上形成光阻层。曝光设备104将光阻层暴露于辐射源以将光阻层图案化。显影设备106显影并移除部分光阻层以露出图案。蚀刻设备108蚀刻到基板204中以形成鳍片结构206。在一些实施方式中，蚀刻操作包括等离子体蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。在一些实施方式中，光阻移除设备移除光阻层的剩余部分(例如，使用化学剥离剂、等离子体灰化及/或另一种技术)。在一些实施方式中，将硬遮罩层用作基于图案所形成的鳍片结构206的替代技术。
如图3C所示，STI层302形成在鳍片结构206之间。沉积设备102使用CVD技术、PVD技术、ALD技术、前文结合图1所述的沉积技术、及/或另一种沉积技术来沉积STI层302。在一些实施方式中，STI层302形成的高度大于鳍片结构206的高度。在这些实施方式中，平坦化设备110进行平坦化(或抛光)操作以将STI层302平坦化，使得STI层302的顶表面实质上是平坦且光滑的，并且使得STI层302的顶表面及鳍片结构206的顶表面约具有相同的高度。平坦化操作可增加在随后的回蚀刻操作中由STI层302所形成的STI区208中的均匀性。
如图3D所示，在回蚀刻操作中蚀刻STI层302以露出部分的鳍片结构206。蚀刻设备108使用等离子体蚀刻技术、湿式化学蚀刻技术、及/或其他类型的蚀刻技术来蚀刻STI层302的一部分。位于鳍片结构206之间的STI层302的剩余部分包括STI区208。在一些实施方式中，蚀刻STI层302使得鳍片结构206的露出部分的高度(例如，鳍片结构206在STI区208的顶表面之上的部分)并且在装置区202中具有相同的高度。在一些实施例中，蚀刻装置区202中的STI层302的第一部分并且蚀刻装置区202中的STI层302的第二部分，使得鳍片结构206的第一子集(subset)的露出部分的高度及鳍片结构206的第二子集的露出部分的高度不同，这使得鳍片高度能够被调整以实现装置区202的特定性能特征。
如前文所述，提供图3A至图3D作为示例。其他示例可能与图3A至图3D所描述的不同。
图4A至图4C是本文描述的例示性实施方式400的图。例示性实施方式400包括在半导体装置200的装置区202的源极/漏极区218中形成源极/漏极区的示例。图4A至图4C是从装置区202的图2中的剖面A-A的角度绘示的。在一些实施方式中，结合例示性实施方式400描述的操作是在结合图3A至图3D描述的鳍片形成制程之后进行的。
如图4A所示，虚设栅极结构210形成在装置区202中。形成虚设栅极结构210并且虚设栅极结构210被包括在鳍片结构206上方，且围绕鳍片结构206的侧面，使得虚设栅极结构210在鳍片结构206的至少三个侧面上围绕鳍片结构206。将虚设栅极结构210形成为将要为晶体管形成的实际栅极结构(例如，替代高k栅极结构或金属栅极结构)的占位，上述晶体管被包括在装置区202中。可将虚设栅极结构210形成为替代栅极制程的一部分，这使得能够在形成替代栅极结构之前形成其他层及/或结构。
虚设栅极结构210包括栅极介电层212、栅极电极层214、及硬遮罩层216。栅极介电层212可各自包括介电氧化物层。作为示例，每个栅极介电层212可通过化学氧化、热氧化、ALD、CVD、及/或其他合适的方法来形成(例如，通过沉积设备102)。栅极电极层214可各自包括多晶硅层或其他合适的层。举例而言，栅极电极层214可通过例如LPCVD或PECVD等合适的沉积制程来形成(例如，通过沉积设备102)。硬遮罩层216可各自包括适合于以特定尺寸、及/或属性对栅极电极层214进行图案化的任何材料。示例包括氮化硅、氮氧化硅、碳氮化硅、或其组合等。硬遮罩层216可通过CVD、PVD、ALD、或其他沉积技术来沉积(例如，通过沉积设备102)。
如图4A进一步所示，密封间隔层402被包括在虚设栅极结构210的侧壁上。密封间隔层402可保形地沉积(例如，通过沉积设备102)并且可包括碳氧化硅(siliconoxycarbide,SiOC)、无氮SiOC、或其他合适的材料。密封间隔层402可通过ALD操作来形成，其中包括硅(silicon,Si)及碳(carbon,C)的各种类型的前驱物气体在多个交替循环中依序地供应，以形成密封间隔层402。
如图4A进一步所示，块体间隔层404可形成在密封间隔层402上。块体间隔层404可由与密封间隔层402类似的材料来形成。然而，块体间隔层404可在没有用于密封间隔层402的等离子体表面处理的情况下形成。此外，块体间隔层404可形成为相对于密封间隔层402的厚度而言更大的厚度。
在一些实施方式中，密封间隔层402及块体间隔层404保形地沉积(例如，通过沉积设备102)在虚设栅极结构210上及鳍片结构206上。然后，对密封间隔层402及块体间隔层404进行图案化(例如，通过沉积设备102、曝光设备104、及显影设备106)并蚀刻(例如，通过蚀刻设备108)，以从虚设栅极结构210的顶部及鳍片结构206的顶部移除密封间隔层402及块体间隔层404。
如图4B所示，在蚀刻操作中，在位于虚设栅极结构210之间的装置区202中的鳍片结构206中形成凹槽406。蚀刻操作可称作第一应变源极/漏极(strained source/drain,SSD)蚀刻操作，并且凹槽406可称作应变源极/漏极凹槽。在一些实施方式中，第一蚀刻操作包括等离子体蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。
在一些实施方式中，进行多个蚀刻操作，以形成用于不同类型晶体管的凹槽406。举例而言，可在鳍片结构206的第一子集上方及/或上以及虚设栅极结构210的第一子集上方及/或上形成光阻层，使得鳍片结构206的第二子集位于虚设栅极结构210的第二子集之间，使得可在单独的外延操作中形成p型源极/漏极区及n型源极/漏极区。
如图4C所示，源极/漏极区408形成在基板204上方的半导体装置200的装置区202中的凹槽406中。沉积设备102通过外延操作形成源极/漏极区408，在上述外延操作中将外延材料的层沉积在凹槽406中，使得通过在特定晶体定向上的外延成长形成p型源极/漏极区的层及/或n型源极/漏极区的层。源极/漏极区408被包括在虚设栅极结构210之间并且至少部分地位于虚设栅极结构210之下及/或低于虚设栅极结构210。此外，源极/漏极区408至少部分地延伸于鳍片结构206的顶表面之上。
用于形成源极/漏极区408的材料(例如，硅(silicon,Si)、镓(gallium,Ga)、或其他类型的半导体材料)可掺杂有p型掺质(例如，包括在材料中产生电洞的电子受体原子的掺质类型)、n型掺质(例如，一种包括在材料中产生移动电子的电子施体原子的掺质类型)、及/或另一种类型的掺质。可通过将杂质(例如，p型掺质、n型掺质)添加到在外延操作期间所使用的来源气体来掺杂材料。可用于外延操作的p型掺质的示例包括硼(boron,B)或锗(germanium,Ge)等。p型源极/漏极区的所得材料包括硅锗(silicon germanium,SixGe1-x，其中x可在约0至约100的范围)或另一种类型的p掺杂半导体材料。可用于外延操作的n型掺质的示例包括磷(phosphorous,P)或砷(arsenic,As)等。n型源极/漏极区所得的材料包括磷化硅(silicon phosphide,SixPy)或另一种类型的n掺杂的半导体材料。
如前文所述，提供图4A至图4C作为示例。其他示例可能与图4A至图4C所描述的不同。
图5A至图5D是本文描述的例示性实施方式500的图。例示性实施方式500包括例示性虚设栅极替换制程，在上述例示性虚设栅极替换制程中虚设栅极结构210被高k栅极结构、及/或金属栅极结构所替换。图5A至图5D是从装置区202的图2中的剖面A-A的透视图绘示出的。
如图5A所示，接触蚀刻停止层(contact etch stop layer,CESL)502共形地沉积(例如，通过沉积设备102)在源极/漏极区408上方、虚设栅极结构210上方、以及块体间隔层404的侧壁上。CESL 502可提供一种机制，以在形成装置区202的接触件或导孔时停止蚀刻制程。CESL 502可由具有与邻近层或元件不同的蚀刻选择性的介电材料所形成。CESL 502可包括或可为含氮材料、含硅材料、及/或含碳材料。再者，CESL 502可包括或可为氮化硅(silicon nitride,SixNy)、碳氮化硅(silicon carbon nitride,SiCN)、氮化碳(carbonnitride,CN)、氮氧化硅(silicon oxynitride,SiON)、碳氧化硅(silicon carbon oxide,SiCO)、或其组合等。可使用例如ALD、CVD、或其他沉积技术的沉积制程来沉积CESL 502。
如图5B所示，层间介电质(interlayer dielectric,ILD)层504(例如，通过沉积设备102)形成在CESL 502上方及/或上。ILD层504填充在源极/漏极区408上方的虚设栅极结构210之间的区域中。形成ILD层504以允许在装置区202中进行替换栅极结构制程，其中形成金属栅极结构以代替虚设栅极结构210。ILD层504可称作ILD零(ILD0)层。
在一些实施方式中，将ILD层504形成至一高度(或厚度)使得ILD层504覆盖虚设栅极结构210。在这些实施方式中，进行随后的CMP操作(例如，通过平坦化设备110进行)，以将ILD层504平坦化，使得ILD层504的顶表面与虚设栅极结构210的顶表面约处于相同高度。这增加了ILD层504的均匀性。
如图5C所示，进行替换栅极操作(例如，通过半导体处理设备102-112中的一个或多个)，以从装置区202移除虚设栅极结构210。移除虚设栅极结构210在块体间隔层404之间及源极/漏极区408之间留下开口(或凹槽)506。可在一个或多个蚀刻操作中移除虚设栅极结构210，上述蚀刻操作包括等离子体蚀刻技术，其可包括湿式化学蚀刻技术及/或另一种类型的蚀刻技术。
如图5D所示，继续替换栅极操作，其中沉积设备102及/或镀膜设备112在块体间隔层404之间及源极/漏极区408之间的开口506中形成栅极结构(例如，替换栅极结构)508。栅极结构508可包括金属栅极结构、高k栅极结构、或其他类型的栅极结构。栅极结构508可包括界面层(未示出)、高k介电层510、功函数调谐层512、及形成在其中以形成栅极结构508的金属电极结构514。在一些实施方式中，栅极结构508可包括材料及/或层的其他成分。
如前文所述，提供图5A至图5D作为示例。其他示例可能与图5A至图5D所描述的不同。
图6A至图6N是本文描述的例示性实施方式600的图。例示性实施方式600包括用于半导体装置200的导电结构及相关联的金属硅化物层的示例。图6A至图6N是从装置区202的图2中的剖面A-A的透视图绘示出的。
如图6A所示，将开口(或凹槽)602形成为穿过一个或多个介电层并到达源极/漏极区408。具体地，蚀刻装置区202中位于栅极结构508之间的CESL502及ILD层504，以在栅极结构508及源极/漏极区408之间形成开口602。在一些实施方式中，开口602形成在源极/漏极区408的一部分中，使得凹槽延伸到源极/漏极区408的一部分中。开口602包括底表面602a以及多个侧壁602b，上述底表面602a对应于相关的源极/漏极区408的顶表面，上述多个侧壁602b对应于CESL 502及/或ILD层504的侧面。
在一些实施方式中，使用光阻层中的图案来形成开口602。在这些实施方式中，沉积设备102在ILD层504上及栅极结构508上形成光阻层。曝光设备104暴露光阻层到辐射源以图案化光阻层。显影设备106显影并移除部分光阻层以露出图案。蚀刻设备108蚀刻到ILD层504中以形成开口602。在一些实施方式中，蚀刻操作包括等离子体蚀刻技术、湿式化学蚀刻技术、及/或另一类型的蚀刻技术。在一些实施方式中，光阻移除设备移除光阻层的剩余部分(例如，使用化学剥离剂、等离子体灰化、及/或另一种技术)。在一些实施方式中，硬遮罩层用作基于图案形成开口602的替代技术。
在一些实施方式中，进行预清洁操作以清洁开口602中的表面(例如，底表面602a、侧壁602b)。具体地，可将半导体装置200放置于处理腔室(例如，包括预清洁处理腔室的沉积设备102)中，可将处理腔室抽至至少部分真空，并且使用等离子体基、及/或化学物质基预清洁剂将预清洁开口602中的表面进行清洁。进行预清洁操作以从源极/漏极区408的顶表面、及/或开口602中的其他表面清洁(例如，移除)氧化物及其他污染物或副产物，这些表面可能在形成开口602之后形成。
如图6B所示，在开口602中的侧壁602b上形成氮化物层604。举例而言，沉积设备102在开口602中的侧壁602b上形成氮化物层604。氮化物层604可包括氮化硅(siliconnitride,SixNy)层、或其他类型的氮化物层。沉积设备102可使用CVD操作、PVD操作、ALD操作、及/或其他类型的沉积操作将氮化物层604沉积到开口602中的侧壁602b上。在一些实施方式中，可在形成氮化物层604之前在开口602中的底表面602a上形成阻障层，以阻挡氮化物层604形成在源极/漏极区408上。可在形成氮化物层604之后移除阻障层。
如图6C所示，在形成氮化物层604后，在开口602中的源极/漏极区408上形成金属硅化物层606。举例而言，沉积设备102在开口602中的源极/漏极区408上形成金属硅化物层606。金属硅化物层606可形成在源极/漏极区408上，以降低源极/漏极区408以及将在源极/漏极区408上方的开口602中形成的导电结构(例如，源极/漏极接触件)之间的接触电阻。此外，金属硅化物层606可保护源极/漏极区408免于氧化及/或其他污染。金属硅化物层606包括硅化钛(titanium silicide,TiSix)层或另一种类型的金属硅化物层。
在浸泡制程中形成金属硅化物层606，上述浸泡制程作为等离子体基沉积操作的一部分进行，上述等离子体基沉积操作例如LPCVD操作或PECVD操作等。沉积设备102提供金属前驱物的流送连同反应气体(例如，氢气(hydrogen,H2)的流送一起进入开口602气体或另一种类型的反应物或处理气体)，上述金属前驱物例如钛前驱物(例如，氯化钛(titaniumchloride,TiClx，例如TiCl4)或另一种类型的钛前驱物)。也提供等离子体(例如，氩(argon,Ar)等离子体、氦(helium,He)等离子体、氮(nitrogen,N2)等离子体、或其他类型的等离子体)到开口602中。氯化钛的钛(Titanium,Ti)、源极/漏极区的硅(silicon,Si)、反应气体中的氢(hydrogen,H)、及等离子体反应，以在源极/漏极区408的顶表面(其对应于开口602中的底表面602a)上选择性地形成金属硅化物层606(例如，硅化钛(titanium silicide,TiSix)层)。
等离子体基沉积操作中的气相反应可包括：
TiCl4+H2+Ar(gas)→TiClx+HCl+Ar(等离子体)
其中氩等离子体是由氩气所形成，盐酸(hydrochloric acid,HCl)是由氯化钛(titanium chloride,TiCl4)及氢气所形成。在开口602中的源极/漏极区408上发生的反应可包括：
TiClx+H2+Si→TiSix+HCl
其中氩等离子体用作表面处理，以在源极/漏极区408中形成移动的硅原子。表面处理导致移动的硅原子向源极/漏极区408的顶表面扩散，导致形成源极/漏极区408的富含硅的表面。移动的硅原子及氯化钛中的钛在此反应，以在源极/漏极区408的富含硅的表面上选择性地形成硅化钛层(例如，金属硅化物层606)。氯化钛中的氯(Chlorine,Cl)及氢气中的氢也反应形成盐酸(hydrochloric acid,HCl)副产物。
等离子体基沉积操作的持续时间可被包括在约80秒至约160秒的范围，以形成足够厚度的金属硅化物层606，且将在金属硅化物层606上成长的纯钛最小化。然而，其他持续时间的数值在本公开的范围。可进行等离子体基沉积操作且沉积设备102的处理腔室中的温度在约摄氏300度至约摄氏500度的范围时可进行等离子体基沉积操作，以提供足够的金属硅化物的形成且保持足够低的钛沉积速率(例如，使得源极/漏极区408上钛的氯化钛蚀刻速率大于源极/漏极区408上的钛沉积速率)。然而，温度范围的其他数值也在本公开的范围。处理腔室中的压力可在约1Torr至约10Torr的范围，以提供足够的压力以促进氯化钛及源极/漏极区408之间的反应，且使处理腔室中氯化钛冷凝的可能性最小化。然而，压力的其他数值也在本公开的范围。等离子体的操作功率可在约100watts至约1500watts的范围，以促进源极/漏极区408中的充分硅迁移，且将等离子体对半导体装置200的其他结构的损坏最小化。然而，操作功率的其他数值在本公开的范围。
如图6C进一步所示，在等离子体基沉积操作中，在氮化物层604及金属硅化物层606上形成金属氮化硅层608。氯化钛的钛、氮化物层604的硅(例如，氮化硅)、反应气体、及等离子体反应，以选择性地形成氮化钛硅(titanium silicon nitride,TiSixNy)层(例如，金属氮化硅层608)在氮化物层604上。
金属氮化硅层608可用作胶层，以促进ILD 504或氮化物层604与将在开口602中形成的金属源极/漏极接触件之间的粘着，且将减少的金属源极/漏极接触件的临界尺寸(或剖面宽度)最小化。这增加了间隙填充性能(或用导电材料填充开口602以形成金属源极/漏极接触件的性能)，这减少了金属源极/漏极接触件中的缺陷形成。由于将金属硅化物层606形成为足够的厚度并且使金属源极/漏极接触件的临界尺寸收缩最小化，氮化物层604上的金属氮化硅层608的厚度可在约5纳米至约11纳米的范围，上述源极/漏极接触件将在开口602中形成。然而，金属氮化硅层608的厚度的其他数值也在本公开的范围。
氯化钛的钛、硅化钛层的硅、反应气体、及等离子体反应，以在金属硅化物层606上选择性地形成氮化钛硅(titanium silicon nitride,TiSixNy)层(例如，金属氮化硅层608)。由于钛前驱物与金属硅化物层606中的硅反应，金属氮化硅层608形成在金属硅化物层606的顶部。氮来自开口中侧壁602b上的氮化物层604的氮及/或来自用于等离子体基沉积操作中的等离子体中的氮。
图6D绘示在形成金属硅化物层606后的半导体装置200的装置区202的立体图。如图6D所示，金属硅化物层606被包括在开口602的底部的源极/漏极区408上。可将开口602形成为露出部分的源极/漏极区408的顶表面，这取决于源极/漏极接触件随后将形成到源极/漏极区408的位置。举例而言，可形成开口602，以使源极/漏极接触件能够位于源极/漏极区408的特定侧上，以增加源极/漏极接触件与源极/漏极区408实体连接的表面面积及/或用于其他目的。
如图6E所示，金属源极/漏极接触件(metal source/drain contacts,MDs)610(例如，导电结构)形成在装置区202中的开口602中。具体地，源极/漏极接触件610形成在源极/漏极区408上方、形成在金属硅化物层606上方及/或上、及/或形成在金属氮化硅层608上。在一些实施方式中，在金属氮化硅层608上包括额外阻障层的实施例中，金属源极/漏极接触件610形成在阻障层(例如，氮化钽阻障层或氮化钛阻障层)上。在一些实施方式中，金属源极/漏极接触件610形成在开口602中而没有额外阻障层，并且可被称作无阻障金属源极/漏极接触件。沉积设备102、及/或镀膜设备112使用CVD技术、PVD技术、ALD技术、电镀技术、前文结合图1所描述的另一种沉积技术、及/或除了以上结合图1所描述的以外的沉积技术来沉积源极/漏极接触件610。沉积设备102用导电材料填充开口602，以形成金属源极/漏极接触件610。金属源极/漏极接触件610包括钌(ruthenium,Ru)金属源极/漏极接触件、钨(tungsten,W)金属源极/漏极接触件、钴(cobalt,Co)金属源极/漏极接触件、或由另一种金属所形成的金属源极/漏极接触件。
如图6F所示，在栅极结构508上方及/或上、以及金属源极/漏极接触件610上方及/或上形成一个或多个介电层。沉积设备102可使用下列方法沉积一个或多个介电层：CVD技术、PVD技术、ALD技术、及/或另一种沉积技术。一个或多个介电层包括蚀刻停止层(etchstop layer,ESL)612、ILD层614(例如，ILD1层、ILD2层)、及/或另一介电层。
如图6G所示，开口(或凹槽)616形成在ILD层614中并穿过ILD层614、在ESL 612中并穿过ESL 612、并到达金属源极/漏极接触件610的顶表面。在一些实施方式中，光阻层中的图案用于形成开口616。在这些实施方式中，沉积设备102在ILD层614上形成光阻层。曝光设备104将光阻层暴露于辐射源，以将光阻层图案化。显影设备106显影并移除部分光阻层以露出图案。蚀刻设备108蚀刻到ILD层614及ESL 612中，以形成开口616。
在一些实施方式中，蚀刻操作包括等离子体蚀刻技术、湿式化学蚀刻技术、及/或另一种类型的蚀刻技术。在一些实施方式中，光阻移除设备移除光阻层的剩余部分(例如，使用化学剥离剂、等离子体灰化、及/或另一种技术)。
在一些实施方式中，硬遮罩层用作基于图案形成开口616的替代技术。
如图6H所示，源极/漏极内连线(导孔到源极/漏极或VDs)618(例如，导电结构)形成在装置区202中的开口616中。具体地，源极/漏极内连线618形成在金属源极/漏极接触件610上，使得源极/漏极内连线618及金属源极/漏极接触件610电性连接及实体连接。沉积设备102、及/或镀膜设备112使用CVD技术、PVD技术、ALD技术、电镀技术、前文结合图1所描述的另一种沉积技术、及/或除了以上结合图1所描述的之外的沉积技术来沉积源极/漏极内连线618。沉积设备102用导电材料填充开口616，以形成源极/漏极内连线618。
源极/漏极内连线618包括钌(ruthenium,Ru)金属源极/漏极接触件、钨(tungsten,W)金属源极/漏极接触件、钴(cobalt,Co)金属源极/漏极接触件、或由另一种金属所形成的金属源极/漏极接触件。具体地，源极/漏极内连线618及金属源极/漏极接触件610包括相同类型的材料，例如钌(ruthenium,Ru)。因此，源极/漏极内连线618及金属源极/漏极接触件610包括同质的导电材料，这减少及/或最小化源极/漏极内连线618以及金属源极/漏极接触件610之间固溶的发生、减少源极/漏极内连线618及金属源极/漏极接触件610之间的电化学腐蚀的发生、及/或减少源极/漏极内连线618及金属源极/漏极接触件610中相变的发生。这降低了在源极/漏极内连线618及金属源极/漏极接触件610之间的接触电阻、降低了源极/漏极内连线618及金属源极/漏极接触件610的表面粗糙度、及/或减少源极/漏极内连线618及金属源极/漏极接触件610的分离等。由于在源极/漏极内连线618及金属源极/漏极接触件610中使用同质材料，源极/漏极内连线结构618可实现的接触电阻可在约30ohms至约80ohms。由于在源极/漏极内连线618及金属源极/漏极接触件610中使用同质材料而可为金属源极/漏极接触件610实现的接触电阻可在约30ohms至约80ohms。然而，源极/漏极接触件610及源极/漏极内连线结构618的接触电阻的其他数值也在本公开的范围。
如图6I所示，在ILD层614上方及/或上、以及源极/漏极内连线结构618上方及/或上形成一个或多个介电层。沉积设备102可使用以下方法沉积一个或多个介电层：CVD技术、PVD技术、ALD技术、及/或另一种沉积技术。一个或多个介电层包括ESL 620、ILD层622(例如，ILD2层或另一个ILD层)、及/或另一个介电层。
如图6J所示，开口(或凹槽)624形成在ILD层622中并穿过ILD层622、在ESL 620中并穿过ESL 620、并到达源极/漏极内连线结构618的顶表面。在一些实施方式中，光阻层中的图案用于形成开口624。在这些实施方式中，沉积设备102在ILD层622上形成光阻层。曝光设备104将光阻层暴露于辐射源以将光阻层图案化。显影设备106显影并移除部分光阻层以露出图案。蚀刻设备108蚀刻到ILD层622及ESL 620中，以形成开口624。在一些实施方式中，蚀刻操作包括等离子体蚀刻技术、湿式化学蚀刻技术、及/或另一种类型的蚀刻技术。在一些实施方式中，光阻移除设备移除光阻层的剩余部分(例如，使用化学剥离剂、等离子体灰化、及/或另一种技术)。在一些实施方式中，硬遮罩层用作基于图案形成开口624的替代技术。
如图6K所示，在开口624中形成阻障层626。阻障层626可包括氮化钽(tantalumnitride,TaxNy)阻障层、氮化钛(titanium nitride,TixNy)阻障层、或其他类型的阻障层。沉积设备102可使用CVD技术、PVD技术、ALD技术、及/或另一种沉积技术来沉积阻障层626。
如图6L所示，衬层628形成在阻障层626上的开口624中。可包括衬层628及阻障层626以减少、最小化、及/或防止来自生产线后端(back end of line,BEOL)层的铜电迁移，上述生产线后端层将形成在通向半导体装置200的其他区域的开口624中(这可能导致材料退化及装置性能降低)。衬层628包括钴(cobalt,Co)或另一种类型的金属衬层。沉积设备102可使用CVD技术、PVD技术、ALD技术、及/或另一种沉积技术来沉积衬层628。
如图6M所示，开口624填充有例如铜(copper,Cu)的导电材料，以形成BEOL金属化结构630。BEOL金属化结构630可包括第零层金属(metal-zero,M0)的金属线、导孔一(via-one,V1)金属导孔、及/或其他类型的BEOL金属化层。沉积设备102、及/或镀膜设备112使用CVD技术、PVD技术、ALD技术、电镀技术、前文结合图1描述的另一种沉积技术、及/或除了前文结合图1所描述的之外的沉积技术来沉积BEOL金属化结构630。
如图6N所示，盖层632形成在BEOL金属化结构630上。包括盖层632以减少、最小化、及/或防止铜向上迁移到半导体装置200中的其他BEOL层。盖层632包括钴(cobalt,Co)或其他类型的金属盖层。沉积设备102可使用CVD技术、PVD技术、ALD技术、及/或另一种沉积技术来沉积盖层632。
如前文所述，提供图6A至图6N作为示例。其他示例可能与6A图至图6N所描述的不同。在一些实施方式中，可结合图6A至图6N所描述的金属硅化物及同质导电结构的形成技术，以在半导体装置200的装置区202中的栅极结构508或另一晶体管结构上方形成金属栅极接触件及栅极内连线结构。
第7A至图7F是本文描述的例示性实施方式700的图。例示性实施方式700包括形成用于半导体装置200的导电结构及相关联的金属硅化物层的替代示例。具体地，例示性实施方式700包括形成从源极/漏极区(或另一种类型的晶体管结构)延伸到BEOL金属化层(例如，M0金属线或另一种类型的BEOL金属化层)的集成(单件)接触件及内连线的示例。图7A至图7F是从装置区202的图2中的剖面C-C的透视图绘示出的。
如图7A所示，装置区202可包括鳍片结构206。氧化硅(silicon oxide,SiOx)层702被包括在鳍片结构206上方及/或上，并且氮化硅(silicon nitride,SixNy)层704被包括在氧化硅层702上方及/或上。沉积设备102使用CVD技术、PVD技术、ALD技术、及/或另一种沉积技术来沉积氧化硅层702及氮化硅层704。
如图7A进一步所示，源极/漏极区408被包括在鳍片结构206上方及/或上。此外，源极/漏极区408被包括在氧化硅层702中(或在其部分之间)。如图7A的示例所示，氮化硅层704的部分可向下延伸到沿着源极/漏极区408的倾斜或成角度表面的区中的氧化硅层702的部分中。
如图7B所示，在氮化硅层704上方、及/或上形成另一氧化硅层706，以形成SiOx/SixNy/SiOx堆迭。沉积设备102使用CVD技术、PVD技术、ALD技术、及/或另一种沉积技术来沉积氧化硅层706。在一些实施方式中，除了ILD 614之外，氧化硅层702及/或706中的一个或多个被包括在半导体装置的装置区202中。在一些实施方式中，氧化硅层702及/或706中的一个或多个作为ILD 614的替代，半导体装置的装置区202中包括氧化硅层702或706。
在一些实施方式中，除了CESL 502、氮化物层604及/或ESL 602之外，氮化硅层704被包括在半导体装置的装置区202中。在一些实施方式中，氮化硅层704被包括在半导体装置的装置区202中，作为CESL 502、氮化物层604、及/或ESL 612的替代。
如图7C所示，开口(或凹槽708)形成在氧化硅层706中并穿过氧化硅层706、在氮化硅层704中并穿过氮化硅层704、并到达源极/漏极区408。在一些实施方式中，开口708如第7C图中的示例所示形成在源极/漏极区408的一部分中。开口708包括底表面708a(其对应于源极/漏极区408的顶表面)及多个侧壁708b(其对应于氧化硅层706的侧面及氮化硅层704的侧面)。
在一些实施方式中，光阻层中的图案用于形成开口708。在这些实施方式中，沉积设备102在氧化硅层706上形成光阻层。曝光设备104将光阻层暴露于辐射源以图案化光阻层。显影设备106显影并移除部分光阻层以露出图案。蚀刻设备108蚀刻到氧化硅层706中及氮化硅层704中，以形成开口708。在一些实施方式中，蚀刻操作包括等离子体蚀刻技术、湿式化学蚀刻技术、及/或另一种类型的蚀刻技术。在一些实施方式中，光阻移除设备移除光阻层的剩余部分(例如，使用化学剥离剂、等离子体灰化、及/或另一种技术)。在一些实施方式中，硬遮罩层用作基于图案形成开口708的替代技术。
在一些实施方式中，侧壁708b弯曲于穿过氮化硅层704的开口708的下部区710a中，并且侧壁708b在穿过氧化硅层706的开口708的上部区710b中大致笔直。在一些实施方式中，侧壁708b在开口708的上部区710b中是倾斜的或锥形的。如第7C图进一步所示，开口708包括颈区712，其位于氧化硅层706的底部，上述氧化硅层706的底部邻近于氮化硅层704。颈区712位于下部区710a及上部区710b之间。开口708过渡于颈区712中的下部区710a及上部区710b之间。
颈区712包括侧壁708b的尖锐锥形、倾斜、或弯曲部分。开口708的宽度从下部区710a的顶部的第一宽度过渡(例如，快速增加)到上部区710b的宽度。由于氮化硅层704的蚀刻速率及氧化硅层706的蚀刻速率之间的蚀刻速率差异而出现或形成颈区712。具体地，氧化硅层706的蚀刻速率相对于氮化硅层704的蚀刻速率更大。由于蚀刻剂从氧化硅层706比从氮化硅层704更快地移除材料，氧化硅层706中的上部区710b中的开口708的宽度相对于氮化硅中的下部区710a中的开口708的宽度更大。
如图7D所示，金属硅化物层606(例如，硅化钛(titanium silicide,TiSix))形成在开口708中的源极/漏极区408上。此外，金属氮化硅层608(例如，氮化钛硅(titaniumsilicon nitride,TiSixNy))形成在开口708中的侧壁708b的一部分上。金属硅化物层606及金属氮化硅层608在等离子体基沉积操作中形成，这可由沉积设备102进行如前文结合第6C图所述。因此，金属硅化物层606选择性地形成于源极/漏极408上，且金属氮化硅层608选择性地形成于对应于氮化硅层704位于部分的侧壁708b的开口708的下部区710a上。由于在等离子体基沉积操作中使用钛前驱物(例如，氯化钛(titaniumchloride,TiClx，例如TiCl4))，并且由于在源极/漏极区408上及氮化硅层704上形成富含硅的表面，因此金属氮化硅层608选择性地形成在侧壁708b的对应于氮化硅层704的部分上(而不是形成在侧壁708b对应于氧化硅层706的部分上)。因此，金属氮化硅层608被包括在氧化硅层706之下，并且在开口708中的颈区712之下。金属氮化硅层608也被包括在氧化硅层702之上。
如图7E所示，开口708填充有导电材料，以在开口708中形成集成接触件及内连线714。沉积设备102、及/或镀膜设备112在开口708中使用下列技术来沉积集成接触件及内连线714：CVD技术、PVD技术、ALD技术、电镀技术、前文结合图1描述的另一种沉积技术、及/或与除了前文结合图1描述之外的沉积技术。在等离子体基沉积操作中使用的钛前驱物(例如，氯化钛(titanium chloride,TiClx，例如TiCl4))，并且因此在源极/漏极区408及氮化硅层704上形成富含硅表面接触件及内连线714形成在开口708中的金属硅化物层606上方及/或上、金属氮化硅层608上方及/或上、以及侧壁708b对应于在开口708中的氧化硅层706的部分上方、及/或上。集成接触件及内连线714包括同质的导电材料，例如钌(ruthenium,Ru)或其他金属，并且不受例如固溶及电流腐蚀的缺陷的影响，其可能发生在由各自及不同类型的导电材料所形成的单独(两部分)金属源极/漏极接触件及源极/漏极内连线中。
如图7E中进一步所示，集成接触件及内连线714符合开口708的形状或轮廓。因此，集成接触件及内连线714包括在氮化硅层704中的下部区716a、在氧化硅层706中的上部区716b、以及在下部区716a及上部区716b之间的颈区718(其过渡于下部区716a及上部区716b之间)。填充开口708的下部区710a，以在金属硅化物层606上方及/或上、以及金属氮化硅层608上方及/或上形成下部区716a，填充开口708的颈区712以形成颈区718，并且填充上部区710b以形成上部区716b。下部区716a、颈区718及上部区716b都在单个沉积操作中或在相同的沉积操作中形成(例如，没有形成任何中间介电层或蚀刻停止层)。
下部区716a通过金属硅化物层606与源极/漏极区408交界(并且电性连接)。下部区716a在颈区718及下部区716a的底表面720a之间呈锥形或弯曲。在通过平坦化设备110平坦化之后，上部区716b的顶表面720b的高度及氧化硅层706的顶表面722的高度约相等。
如图7F所示，BEOL金属化结构630形成在集成接触件及内连线714上，使得BEOL金属化结构630电性连接到集成接触件及内连线714的上部区716b的顶表面720b。在一些实施方式中，一个或多个阻障层、及/或衬层被包括在BEOL金属化结构630与集成接触件及内连线714之间。BEOL金属化结构630可包括M0金属线、V1金属导孔、及/或其他类型BEOL金属化层。沉积设备102、及/或镀膜设备112使用CVD技术、PVD技术、ALD技术、电镀技术、前文结合图1描述的另一种沉积技术、及/或除了前文结合图1描述之外的沉积技术来沉积BEOL金属化结构630。
如图7F中进一步所示，集成接触件及内连线714从源极/漏极区408的顶表面(或从源极/漏极区408的顶表面上的金属硅化物层606)延伸到BEOL金属化结构630的底表面。因此，集成接触件及内连线714包括由实体及/或电性连接到源极/漏极区408及BEOL金属化结构630的同质导电材料所形成的单一、及/或统一的导电结构(例如，与实体及电性连接到源极/漏极区408的分离的金属源极/漏极接触件以及实体及电性连接到BEOL金属化结构630的分离的源极/漏极内连线结构相反)。集成接触件及内连线714也减少了源极/漏极区408及BEOL金属化结构630之间的层间界面的数量，这进一步降低了源极/漏极区408及BEOL金属化结构630之间的接触电阻。
如前文所述，提供图7A至图7F作为示例。其他示例可能与图7A至图7F所描述的不同。在一些实施方式中，可结合图7A至图7F所描述的金属硅化物及同质导电结构形成技术，以在半导体装置200的装置区202中的栅极结构508或另一晶体管结构上方形成金属栅极接触件及栅极内连线结构。
图8是本文所描述的一部分的半导体装置200的例示性尺寸的图。具体地，例示性尺寸与半导体装置200的装置区202中的一个或多个结构相关联。
如图8所示，例示性尺寸802包括氧化硅层706的高度或厚度。在一些实施方式中，氧化硅层706的高度或厚度在约5纳米至约50纳米的范围，以为形成集成接触件及内连线714提供足够的高度，而不会过度增加半导体装置200的高度。然而，例示性尺寸802的其他数值也在本公开的范围。
如图8进一步所示，例示性尺寸804包括氮化硅层704的高度或厚度。在一些实施方式中，氮化硅层704的高度或厚度在约5纳米至约50纳米的范围，以提供足够的高度形成集成接触件及内连线714，而不会过度增加半导体装置200的高度。然而，例示性尺寸804的其他数值也在本公开的范围。
在一些实施方式中，氮化硅层704的厚度(例如，例示性尺寸804)与氧化硅层706的厚度(例如，例示性尺寸802)之间的比例在约1:10至约10:1，以促进在集成接触件及内连线714中形成颈区718并在形成开口708时减少或最小化过度蚀刻及/或蚀刻不足的可能性。然而，比例的其他数值都在本公开的范围。
如图8中进一步所示，例示性尺寸806包括位于集成接触件及内连线714的顶表面720b处的集成接触件及内连线714的上部区716b的宽度。在一些实施方式中，宽度在20纳米至约48.5纳米的范围的厚度，以为BEOL金属化结构630提供足够的接触面积，且促进半导体装置200中晶体管密度的增加，以减少集成接触件及内连线714剥落或分层的可能性、及/或为集成接触件及内连线714提供足够的间隙填充及挤压性能。然而，宽度的其他数值在本公开的范围。
如图8进一步所示，例示性尺寸808包括位于颈区718的底部的集成接触件及内连线714的颈区718的宽度。在一些实施方式中，宽度在约28纳米至约34纳米的范围，取决于氮化硅层704及氧化硅层706的蚀刻速率的差异。然而，宽度的其他数值在本公开的范围。
如图8进一步所示，例示性尺寸810包括位于集成接触件及内连线714的顶表面720b以及金属硅化物层606的顶表面之间的集成接触件及内连线714的高度。在一些实施方式中，高度在约38.2纳米至约40.3纳米的范围，以最小化集成接触件及内连线714的负载效应并促进集成接触件及内连线714的调谐。然而，高度的其他数值在本公开的范围。
如图8进一步所示，例示性尺寸812包括在下部区716a的顶部以及在氮化硅层704及氧化硅层706之间的界面处的金属氮化硅层608的厚度。在一些实施方式中，厚度在约1纳米至约5纳米的范围，这取决于下部区716a的侧壁的角度或曲线(例如，侧壁的更陡峭的角度可能导致更小的厚度，而侧壁的更浅的角度可能会导致更大的厚度)。然而，厚度的其他数值也在本公开的范围。
如图8中进一步所示，例示性尺寸814包括金属氮化硅层608在金属氮化硅层608及金属硅化物层606之间的界面处的厚度。在一些实施方式中，厚度在约5纳米至约11纳米的范围，这取决于下部区716a的侧壁的角度或曲线(例如，侧壁的更陡峭的角度可能导致更小的厚度，而侧壁的更浅的角度可能导致更大的厚度)。然而，厚度的其他数值也在本公开的范围。
位于金属氮化硅层608及金属硅化物层606之间的界面处的金属氮化硅层608的厚度可大于位于氮化硅层704及氧化硅层706之间的界面处的金属硅化物层608的厚度。在一些实施方式中，金属氮化硅层608的厚度从金属氮化硅层608以及金属硅化物层606之间的界面增加至氮化硅层704及氧化硅层706之间的界面。在一些实施方式中，金属氮化硅层608的厚度的增加是渐进的、连续的、及/或均匀的。在一些实施方式中，金属氮化硅层608的增加是不均匀的、及/或非线性的。
如图8进一步所示，例示性尺寸816包括金属硅化物层606的厚度。在一些实施方式中，厚度在约5.4纳米至约9.6纳米的范围，以提供对源极/漏极区的充分保护，且在源极/漏极区408与集成接触件及内连线714之间提供足够的接触电阻。然而，厚度的其他数值也在本公开的范围。
如前文所述，提供图8作为示例。其他示例可能与图8所描述的不同。
图9A及图9B是本文描述的部分的半导体装置200的例示性元素组成900的图。图9A绘示从鳍片结构206穿过源极/漏极区408、穿过金属硅化物层606、以及穿过集成接触件及内连线714的例示性垂直元素组合物902。
如图9A所示，鳍片结构206主要包括朝向鳍片结构206顶部的硅(silicon,Si)904及一些锗(germanium,Ge)906(例如，这可能在形成源极/漏极区408期间所产生)。源极/漏极区408主要包括硅904及锗906的组合。此外，源极/漏极区408包括朝向源极/漏极区408的顶部的一些钛(titanium,Ti)908(例如，这可能在形成金属硅化物层606间所产生)。金属硅化物层606可主要包括硅904及钛908。金属硅化物层606可包括其他元素，例如钌(ruthenium,Ru)910、氮(nitrogen,N2)912、及/或氧(oxygen,O2)914。可得到钌910在形成集成接触件及内连线714期间朝向金属硅化物层606的顶部。由于在金属硅化物层606的形成期间使用氮等离子体及/或在金属硅化物层606中及/或上的氧化(例如，由于残留氧化物)，可包括例如氮912及/或氧914的元素。集成接触件及内连线714可主要包括钌910、一些钛908(由迁移、及/或与金属硅化物层606混合所产生)、及其他元素，例如氮912及氧914。
在一些实施方式中，金属硅化物层606中钛908的浓度与氮912的浓度的比例在约9.35:1至约10.33:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，金属硅化物层606中钛908的浓度与氧914的浓度的比例在约7.02:1至约7.98:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，金属硅化物层606中钛908的浓度与硅904的浓度的比例在约2.10:1至约2.54:1的范围，以实现用于集成接触件及内连线714的足够低的表面粗糙度。然而，其他数值也在本公开的范围。在一些实施方式中，可在金属硅化物层606中追踪氯的存在。
在一些实施方式中，金属硅化物层606中钌910的浓度与钛908的浓度的比例在约0.69:1至约0.78:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，金属硅化物层606中钌910的浓度与氮912的浓度的比例在约3.2:1至约3.59:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，金属硅化物层606中钌910的浓度与氧914的浓度的比例在约3.58:1至约4.01:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，金属硅化物层606中钌910的浓度与硅904的浓度的比例在约1.69:1至约1.89:1的范围。然而，其他数值也在本公开的范围。
图9B绘示出从金属氮化硅层608穿过集成接触件及内连线714、并穿过金属氮化硅层608的例示性水平元素组合物916。
如图9B所示，金属氮化硅层608主要包括硅904、钛908、及氮912。金属氮化硅层608也可包括一些锗906(例如，这可能在形成源极/漏极区408期间所产生)及一些残留元素，例如钌910及氧914。集成接触件及内连线714主要包括钌910、一些钛908(由迁移及/或与金属硅化物层606及金属氮化硅层608混合所产生)、以及其他元素，例如氮912及氧914。
在一些实施方式中，金属氮化硅层608中钛908的浓度与氮912的浓度的比例在约4.38:1至约4.89:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，金属氮化硅层608中钛908的浓度与氧914的浓度的比例在约5.67:1至约6.29:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，金属氮化硅层608中钛908的浓度与硅904的浓度的比例在约1.25:1至约1.41:1的范围，以实现集成接触件及内连线714的足够低的表面粗糙度。然而，其他数值也在本公开的范围。在一些实施方式中，可在金属氮化硅层608中追踪氯的存在。
在一些实施方式中，金属氮化硅层608中钌910的浓度与钛908的浓度的比例在约0.79:1至约0.89:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，金属氮化硅层608中钌910的浓度与氮912的浓度的比例在约2.68:1至约2.98:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，金属氮化硅层608中钌910的浓度与氧914的浓度的比例在约4.32:1至约4.87:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，金属氮化硅层608中钌910的浓度与硅904的浓度的比例在约1.48:1至约1.64:1的范围。然而，其他数值也在本公开的范围。
在一些实施方式中，集成接触件及内连线714中钛908的浓度与氮912的浓度的比例在约1.69:1至约1.98:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，集成接触件及内连线714中钛908的浓度与氧914的浓度的比例在约1.64:1至约1.83:1的范围。然而，其他数值也在本公开的范围。在一些实施方式中，集成接触件及内连线714中钛908的浓度与硅904的浓度的比例在约0.56:1至约0.62:1的范围，以实现集成接触件及内连线714的足够低的表面粗糙度。然而，其他数值也在本公开的范围。
如前文所述，提供图9A及图9B作为示例。其他示例可能与图9A及图9B所描述的不同。
图10是装置1000的的例示性元件的图。在一些实施方式中，一个或多个半导体处理设备102-112及/或晶圆/晶粒运输设备114可包括一个或多个装置1000、及/或装置1000的一个或多个元件。如图10所示，装置1000可包括总线(bus)1010、处理器1020、存储器1030、输入元件1040、输出元件1050及通讯元件1060。
总线1010包括允许装置100的元件之间的有线及/或无线通讯的元件。总线1010可将图10的两个或更多个元件耦合在一起，例如通过操作耦合、通讯耦合、电子耦合、及/或电性耦合。处理器1020包括中央处理单元(central processing unit)、图形处理单元(graphics processing unit)、微处理器、控制器、微控制器、数字信号处理器(digitalsignal processor)、场域可编程逻辑闸阵列(field-programmable gate array)、特殊应用集成电路(application-specific integrated circuit)、及/或其他类型的处理元件。处理器1020以硬件(hardware)、固件(firmware)、及/或硬件及软件(software)的组合来实施。在一些实施方式中，处理器1020包括一或多个能够被编程以进行本文其他处所描述的一或多个操作或制程的处理器。
存储器130包括易失性及/或非易失性存储器。举例而言，存储器1030可包括随机存取存储器(random access memory)、只读存储器(read only memory)、硬式磁盘机、及/或另一种类型的存储器(例如，快闪存储器、磁存储器(magnetic memory)、及/或光存储器(optical memory))。存储器1030可包括内部存储器(例如，RAM、ROM、或硬式磁盘机)、及/或可移动存储器(例如，通过通用串联总线连接而可移动)。存储器1030可为非暂时性电脑可读介质。存储器1030存储与装置1000的操作有关的讯息、指令、及/或软件(例如，一个或多个软件应用程序)。在一些实施方式中，存储器1030包括例如通过总线1010耦合到一个或多个处理器(例如，处理器1020)的一个或多个存储器。
输入元件1040允许装置1000能够接收输入，例如用户输入及/或感测到的输入。举例而言，输入元件1040可包括触控屏幕显示器、键盘、小键盘(keyboard)、鼠标(mouse)、按钮、麦克风、开关、传感器、全球定位***(global positioning system)元件、加速度计(accelerometer)、陀螺仪(gyroscope)、及/或致动器(actuator)。输出元件1050使装置1000能够提供输出，例如经由显示器、扬声器、及/或一个或多个发光二极管。通讯元件1060使装置1000能够与其他装置通讯，例如借由有线连接及/或无线连接。举例而言，通讯元件1060可包括接收器、发送器、收发器(transceiver)、调制解调器(modem)、网络接口卡(network interface card)、及/或天线。
装置1000可进行本文描述的一个或多个制程。举例而言，非暂时性电脑可读介质(non-transitory computer-readable medium)(例如，存储器1030)可存储一组指令(例如，一个或多个指令、代码)，以供处理器1020进行。处理器1020可进行一组指令，以进行本文描述的一个或多个制程。在一些实施方式中，由一个或多个处理器1020进行的一组指令，使一个或多个处理器1020、及/或装置1000进行本文描述的一个或多个操作或制程。在一些实施方式中，可使用硬件电路代替指令或与指令结合来进行本文描述的一或多个操作或制程。额外地或替代地，处理器1020可被配置为进行本文描述的一个或多个操作或制程。因此，本文描述的实施方式不限于硬件电路及软件的任何特定组合。
图10中所示的元件的数量及及设置作为示例。装置1000可包括相较于图10中所示的元件而言额外的元件、更少的元件、不同的元件、或不同设置的元件。额外地或替代地，装置1000的一组元件(例如，一或多个元件)可进行所述由装置1000的另一组元件进行的一或多个功能。
图11是与形成半导体装置中的导电结构相关联的例示性制程1100的流程图。在一些实施方式中，图11的一个或多个制程方框可由一个或多个半导体处理设备(例如，一个或多个半导体处理设备)来进行。额外地或替代地，图11的一个或多个制程方框可由装置1000的一个或多个元件来进行，上述装置1000例如处理器1020、存储器1030、输入元件1040、输出元件1050、及/或通讯元件1060。
如图11所示，制程1100可包括形成穿过一个或多个第一介电层并到达源极/漏极区的第一开口(方框1110)。举例而言，如前文所述，一个或多个半导体处理设备102-112可形成穿过一个或多个第一介电层(例如，CESL502、ILD 504)并到达源极/漏极区408的第一开口(例如，开口602)。
如图11进一步所示，制程1100可包括在第一开口中的一个或多个第一介电层的侧壁上形成氮化硅(silicon nitride,SixNy)层(方框1120)。举例而言，如前文所述，一个或多个半导体处理设备102-112可在第一开口中的一个或多个第一介电层的侧壁(例如，侧壁602b)上形成氮化硅(silicon nitride,SixNy)层(例如，氮化物层604)。
如图11进一步所示，制程1100可包括在形成氮化硅层之后，进行等离子体基沉积操作，以在第一开口中的源极/漏极区的顶表面上选择性地形成硅化钛(titaniumsilicide,TiSix)层(方框1130)。举例而言，如前文所述，在形成氮化硅层之后，一个或多个半导体处理设备102-112可进行等离子体基沉积操作，以选择性地形成硅化钛(titaniumsilicide,TiSix)层(例如，金属硅化物层606)在第一开口中的源极/漏极区408的顶表面(例如，对应于第一开口的底表面602a的顶表面)上。
如图11进一步所示，制程1100可包括用导电材料填充第一开口以在氮化硅层上方及硅化钛层上方形成源极/漏极接触件(方框1140)。举例而言，如前文所述，一个或多个半导体处理设备102-112可用导电材料填充第一开口以在氮化硅层上方及硅化钛层上方形成源极/漏极接触件610。
如图11进一步所示，制程1100可包括在一个或多个第一介电层之上形成一个或多个第二介电层(方框1150)。举例而言，如前文所述，一个或多个半导体处理设备102-112可在一个或多个第一介电层之上形成一个或多个第二介电层(例如，ESL 612、ILD 614)。
如图11进一步所示，制程1100可包括形成穿过一个或多个第二介电层并到达源极/漏极接触件的第二开口(方框1160)。举例而言，如前文所述，一个或多个半导体处理设备102-112可形成穿过一个或多个第二介电层并到达源极/漏极接触件610的第二开口(例如，开口616)。
如图11进一步所示，制程1100可包括用导电材料填充第二开口，以形成连接到源极/漏极接触件的源极/漏极内连线结构(方框1170)。举例而言，如前文所述，一个或多个半导体处理设备102-112可用导电材料填充第二开口，以形成连接到源极/漏极接触件的源极/漏极内连线结构618。
制程1100可包括额外的实施方式，例如后文所描述的及/或结合本文别处所描述的一个或多个其他制程的任何单一实施方式或实施方式的任何组合。
在第一实施方式中，进行等离子体基沉积操作包括将氯化钛(titaniumchloride,TiClx)及反应气体的流送提供到第一开口中，并将等离子体提供到第一开口中，其中氯化钛的钛、源极/漏极区408的硅、反应气体、及等离子体反应，以选择性地在第一开口中的源极/漏极区408的顶表面(例如，对应于第一开口中的底表面602a的顶表面)上形成硅化钛(titanium silicide,TiSix)层(例如，金属硅化物层606)。
在第二实施方式中，单独或结合第一实施方式，氯化钛的钛、氮化硅层的硅、反应气体、及等离子体反应，以选择性地形成氮化钛硅(titanium silicon nitride,TiSixNy)层(例如，金属氮化硅层608)在氮化硅层上，并且其中用导电材料填充第一开口以形成源极/漏极接触件610，包括：用导电材料填充第一开口，以在氮化硅层上形成源极/漏极接触件610。在第三实施方式中，单独或结合第一或第二实施方式，氯化钛的钛、硅化钛层的硅、反应气体、及等离子体反应，以选择性地形成氮化钛硅(titanium silicon nitride,TiSixNy)层(例如，金属氮化硅层608)在硅化钛层上，并且其中用导电材料填充第一开口以形成源极/漏极接触件610，包括：用导电材料填充第一开口，以形成源极/漏极接触件610在氮化钛硅层(例如，金属氮化硅层608)上。
在第四实施方式中，单独或结合第一至第三实施方式中的一个或多个，氮化钛硅层(例如，金属氮化硅层608)的厚度在约5纳米至约11纳米的范围。在第五实施方式中，单独或结合第一至第四实施方式中的一个或多个，等离子体基沉积操作中的等离子体轰击源极/漏极区408，这导致在源极/漏极区408中形成移动的硅原子，并且移动的硅原子向源极/漏极区408的顶表面扩散，其中移动的硅原子及氯化钛反应以形成硅化钛层。
在第六实施方式中，单独或结合第一至第五实施方式中的一个或多个，反应气体包括氢气(hydrogen,H2)，其中等离子体包括氩(argon,Ar)等离子体、氦(helium,He)等离子体、或氮(nitrogen,N2)等离子体，其中氯化钛中的氯、氢气中的氢、及等离子体在等离子体基沉积操作中反应，以形成盐酸(hydrochloric acid,HCl)副产物。
尽管图11绘示出了制程1100的例示性方框，但在一些实施方式中，制程1100可包括相较于图11中所绘示的方框而言额外的方框、更少的方框、不同的方框、或不同排列的方框。额外地或替代地，两个或更多个制程1100的方框可同时进行。
图12是与在半导体装置中形成导电结构相关联的例示性制程1200的流程图。在一些实施方式中，图12的一个或多个处理方框可由一个或多个半导体处理设备(例如，半导体处理设备102-112中的一个或多个)来进行。额外地或替代地，图12的一个或多个处理方框可由装置1000的一个或多个元件来进行，例如处理器1020、存储器1030、输入元件1040、输出元件1050、及/或通讯元件1060。
如图12所示，制程1200可包括形成穿过氧化硅(silicon oxide,SiOx)层并穿过位于氧化硅层下方的氮化硅(silicon nitride,SixNy)层到源极/漏极区的开口(方框1210)。举例而言，如前文所述，一个或多个半导体处理设备102-112可形成穿过氧化硅(siliconoxide,SiOx)层706并穿过氮化硅(silicon nitride,SixNy)层704至源极/漏极区408的开口(例如，开口708)，上述氮化硅层704位于氧化硅层706下方。
如图12进一步所示，制程1200可包括进行等离子体基沉积操作，以在开口中的源极/漏极区408的顶表面上选择性地形成硅化钛(titanium silicide,TiSix)层(方框1220)。举例而言，如前文所述，一个或多个半导体处理设备102-112可进行等离子体基沉积操作，以在开口708(例如，其可对应于开口708的底表面708a)中的源极/漏极区408的顶表面上选择性地形成硅化钛(titanium silicide,TiSix)层(例如，金属硅化物层606)。
如图12进一步所示，制程1200可包括用导电材料填充开口，以在硅化钛层上形成导电结构，其中导电结构包括位于导电结构的第一区及导电结构的第二区之间的颈区(方框1230)。举例而言，如前文所述，一个或多个半导体处理设备102-112可用导电材料填充开口708，以在硅化钛层上形成导电结构(例如，集成接触件及内连线714)。在一些实施方式中，导电结构包括位于导电结构的第一区716a及导电结构的第二区716b之间的颈区718。
如图12进一步所示，制程1200可包括在导电结构上形成BEOL金属化结构(方框1240)。举例而言，如前文所述，一个或多个半导体处理设备102-112可在导电结构上形成BEOL金属化结构630。在一些实施方式中，导电结构从源极/漏极区408延伸到BEOL金属化结构630。
制程1200可包括额外的实施方式，例如后文所描述的、及/或结合本文别处所描述的一个或多个其他制程的任何单个实施方式或实施方式的任何组合。
在第一实施方式中，BEOL金属化结构630包括M0金属线。在第二实施方式中，单独或结合第一实施方式，颈区718是由于氧化硅层706的蚀刻速率相对于氮化硅层704的蚀刻速率而言更大而产生的。在第三实施方式中，单独或结合第一及第二实施方式中的一个或多个，用导电材料填充开口708以形成导电结构，包括：用导电材料填充开口708，以在相同的沉积操作中形成第一区716a、第二区716b及颈区718。
在第四实施方式中，单独或结合第一至第三实施方式中的一个或多个，进行等离子体基沉积操作，包括：将钛前驱物及反应气体的流送提供到开口中并将等离子体提供到开口中，其中钛前驱物的钛、源极/漏极区的硅、反应气体、及等离子体反应，以选择性地在开口中的源极/漏极区的顶表面上形成硅化钛层。在第五实施方式中，单独或结合第一至第四实施方式中的一个或多个，钛前驱物的钛、氮化硅层704的硅、反应气体、及等离子体反应，以选择性地形成氮化钛硅(titanium silicon nitride,TiSixNy)层(例如，金属氮化硅层608)在开口708中的氮化硅层704上，并且其中用导电材料填充开口708以形成导电结构，包括：用导电材料填充开口，以形成氮化钛硅层上的导电结构。
在第六实施方式中，单独或结合第一至第五实施方式中的一个或多个，制程1200包括在硅化钛层上形成氮化钛(titanium nitride,TixNy)阻障层或氮化钽(tantalumnitride,TaxNy)阻障层中的至少一个并用导电材料填充开口708以形成导电结构，包括：用钌(ruthenium,Ru)填充开口708，以在氮化钛阻障层或氮化钽阻障层中的至少一个上形成导电结构。在第七实施方式中，单独或结合第一至第六实施方式中的一个或多个，等离子体基沉积操作中的等离子体导致源极/漏极区408中的硅原子向源极/漏极区408的顶表面扩散，导致源极/漏极区408的富含硅的顶表面，并且其中钛前驱物与源极/漏极区408的富含硅的顶表面反应以形成硅化钛层。
尽管图12绘示出了制程1200的例示性方框，但在一些实施方式中，制程1200可包括相较于与图12中所绘示的方框而言额外的方框、更少的方框、不同的方框、或不同排列的方框。额外地或替代地，两个或更多个制程1200的方框可同时进行。
因此，钛前驱物被用于在半导体装置中选择性地形成硅化钛(titaniumsilicide,TiSix)层。进行等离子体基沉积操作，其中将钛前驱物提供到开口中，并且使用反应气体及等离子体使硅扩散到晶体管结构的顶表面。硅的扩散导致晶体管结构的富含硅的表面的形成，这增加了硅化钛形成相对于半导体装置的其他材料的选择性。钛前驱物与富含硅的表面反应形成硅化钛层。选择性硅化钛层的形成导致在开口中的侧壁上形成氮化钛硅(titanium silicide,TiSixNy)，这使得能够在开口中形成例如金属源极/漏极接触件的导电结构而无需添加另一个阻障层。
如前文更详细地描述的，本文描述的一些实施方式提供了一种方法。方法包括：形成第一开口穿过一个或多个第一介电层并至源极/漏极区。方法包括：在第一开口中的一个或多个第一介电层的侧壁上形成氮化硅(silicon nitride,SixNy)层。方法包括：在形成氮化硅层之后进行等离子体基沉积操作，以在第一开口中的源极/漏极区的顶表面上选择性地形成硅化钛(titanium silicide,TiSix)层。方法包括：用导电材料填充第一开口，以在氮化硅层上方及硅化钛层上方形成源极/漏极接触件。方法包括：在一个或多个第一介电层之上形成一个或多个第二介电层。方法包括：形成第二开口穿过一个或多个第二介电层并至源极/漏极接触件。方法包括：用导电材料填充第二开口，以形成连接至源极/漏极接触件的源极/漏极内连线结构。
在一些实施例中，进行等离子体基沉积，包括：提供氯化钛(TiClx)及反应气体的流送到第一开口中；及提供等离子体到第一开口中，其中氯化钛的钛、源极/漏极区的硅、反应气体及等离子体反应，以选择性地形成硅化钛层在第一开口中的源极/漏极区的顶表面上。在一些实施例中，氯化钛的钛、氮化硅层的硅、反应气体及等离子体反应，以选择性地形成氮化钛硅(TiSixNy)层在氮化硅层上：及其中用导电材料填充第一开口以形成源极/漏极接触件，包括：用导电材料填充第一开口，以形成源极/漏极接触件在氮化钛硅层上。在一些实施例中，氯化钛的钛、硅化钛层的硅、反应气体及等离子体反应，以选择性地形成氮化钛硅(TiSixNy)层在硅化钛层上：及其中用导电材料填充第一开口以形成源极/漏极接触件，包括：用导电材料填充第一开口，以形成源极/漏极接触件在氮化钛硅层上。在一些实施例中，反应气体包括氢气(H2)；其中等离子体包括下列的至少其一：氩(Ar)等离子体，氦(He)等离子体，或氮(N2)等离子体；及其中氯化钛中的氯、氢气中的氢及等离子体在等离子体基沉积操作中反应，以形成盐酸作为副产物。在一些实施例中，等离子体基沉积操作中的等离子体轰击源极/漏极区，导致形成迁移的硅原子在源极/漏极区中；及其中迁移的硅原子向源极/漏极区的顶表面扩散，其中迁移的硅原子与氯化钛反应以形成硅化钛层在源极/漏极区的顶表面。
如前文更详细地描述的，本文描述的一些实施方式提供了一种方法。方法包括：形成开口穿过氧化硅(silicon oxide,SiOx)层并穿过位于氧化硅层下方的氮化硅(siliconnitride,SixNy)层至源极/漏极区。方法包括：进行等离子体基沉积操作，以在开口中的源极/漏极区的顶表面上选择性地形成硅化钛(titanium silicide,TiSix)层。方法包括：用导电材料填充开口，以在硅化钛层上形成导电结构。方法包括：在导电结构上形成BEOL金属化结构，其中导电结构从源极/漏极区延伸到BEOL金属化结构。
在一些实施例中，BEOL金属化结构包括第零层金属(M0)的金属线。在一些实施例中，导电结构包括颈区，位于导电结构的第一区及该导电结构的第二区之间；及其中颈区是由于氧化硅层的蚀刻速率相对于氮化硅层的蚀刻速率较大所导致的。在一些实施例中，用导电材料填充开口以形成导电结构，包括：用导电材料填充开口，以在相同沉积操作中形成第一区、第二区及颈区。在一些实施例中，进行等离子体基沉积操作，包括：提供钛前驱物及反应气体的流送到开口中；及提供等离子体到开口中，其中钛前驱物的钛、源极/漏极区的硅、反应气体及等离子体反应，以选择性地形成硅化钛层在开口中的源极/漏极区的顶表面上。在一些实施例中，钛前驱物的钛、氮化硅层的硅、反应气体及等离子体反应，以选择性地形成氮化钛硅(TiSixNy)层在开口中的氮化硅层上：及其中用导电材料填充开口以形成导电结构，包括：用导电材料填充开口，以形成导电结构在氮化钛硅层上。在一些实施例中，等离子体基沉积操作中的等离子体使源极/漏极区中的硅原子向源极/漏极区的顶表面扩散，导致源极/漏极区的富含硅的顶表面，及其中钛前驱物与源极/漏极区的富含硅的顶表面反应，以形成硅化钛层。
如前文更详细描述的，本文描述的一些实施方式提供了一种半导体装置。半导体装置包括：基板。半导体装置包括：延伸于基板之上的半导体鳍片结构。半导体装置包括：位于鳍片结构之上的第一氧化物层。半导体装置包括：位于半导体鳍片结构上方及第一氧化物层中的晶体管结构，其中晶体管结构包括源极/漏极区或栅极结构。半导体装置包括：位于第一氧化物层上方的氮化物层。半导体装置包括：位于氮化物层上方的第二氧化物层。半导体装置包括：集成接触件及内连线，包括：位于氮化物层中的第一区、位于第二氧化物层中的第二区、以及过渡于第一区及第二区之间的颈区。半导体装置包括：位于晶体管结构与集成接触件及内连线的第一区之间的硅化钛(titanium silicide,TiSix)层。半导体装置包括：位于氮化物层与集成接触件及内连线的第一区之间的氮化钛硅(titanium siliconnitride,TiSixNy)层。
在一些实施例中，氮化物层的厚度与第二氧化物层的厚度之间的比例在约1:10至约10:1的范围。在一些实施例中，氮化钛硅层的厚度从氮化物层及第二氧化物层之间的第一界面增加到氮化钛硅层及硅化钛层之间的第二界面。在一些实施例中，颈区被包含在第二氧化层中；及其中氮化钛硅层位于第二氧化层之下。在一些实施例中，在硅化钛层中的钛与硅的第一比例在约2.10:1至约2.54:1的范围；及其中在集成接触件及内连线的第一区中的钛与硅的第二比例在约0.56:1至约0.62:1的范围。在一些实施例中，集成接触件及内连线包括钌(Ru)集成接触件及内连线；及其中半导体装置，更包括：第零层金属(M0)的金属线，位于第二氧化物层上方并且电性连接至钌集成接触件及内连线的第二区的顶表面。在一些实施例中，集成接触件及内连线的第一区弯曲于颈区以及集成接触件及内连线的第一区的底表面之间。
以上概述数个实施例的特征，以使所属技术领域中具有通常知识者可更加理解本公开实施例的观点。本公开所属技术领域中具有通常知识者应理解，可轻易地以本公开实施例为基础，设计或修饰其他制程及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本公开所属技术领域中具有通常知识者也应理解，此类均等的结构并无悖离本公开的精神与范围，且可在不违背本公开实施例的精神及范围下，做各式各样的改变、取代及替换。

Claims (10)

1.一种半导体装置的形成方法，包括：
形成一第一开口穿过一个或多个第一介电层并至一源极/漏极区；
形成一氮化硅(SixNy)层在该第一开口中的该一个或多个第一介电层的侧壁上；
在形成该氮化硅层后，进行一等离子体基沉积操作，以选择性地形成一硅化钛(TiSix)层在该第一开口中的该源极/漏极区的一顶表面上；
用一导电材料填充该第一开口，以形成一源极/漏极接触件在该氮化硅层上方及该硅化钛层上方；
形成一个或多个第二介电层在该一个或多个第一介电层之上；
形成一第二开口穿过该一个或多个第二介电层并至该源极/漏极接触件；及
用该导电材料填充该第二开口，以形成连接至该源极/漏极接触件的一源极/漏极内连线结构。
2.如权利要求1所述的半导体装置的形成方法，其中进行该等离子体基沉积，包括：
提供氯化钛(TiClx)及一反应气体的流送到该第一开口中；及
提供一等离子体到该第一开口中，
其中该氯化钛的钛、该源极/漏极区的硅、该反应气体及该等离子体反应，以选择性地形成该硅化钛层在该第一开口中的该源极/漏极区的该顶表面上。
3.如权利要求2所述的半导体装置的形成方法，其中该氯化钛的该钛、该氮化硅层的硅、该反应气体及该等离子体反应，以选择性地形成一氮化钛硅(TiSixNy)层在该氮化硅层上：及
其中用该导电材料填充该第一开口以形成该源极/漏极接触件，包括：
用该导电材料填充该第一开口，以形成该源极/漏极接触件在该氮化钛硅层上。
4.如权利要求2所述的半导体装置的形成方法，其中该反应气体包括氢气(H2)；
其中该等离子体包括下列的至少其一：
一氩(Ar)等离子体，
一氦(He)等离子体，或
一氮(N2)等离子体；及
其中该氯化钛中的氯、该氢气中的氢及该等离子体在该等离子体基沉积操作中反应，以形成盐酸作为副产物。
5.一种半导体装置的形成方法，包括：
形成一开口穿过一氧化硅(SiOx)层并穿过位于该氧化硅层下方的一氮化硅(SixNy)层至一源极/漏极区，
进行一等离子体基沉积操作，以选择性地形成一硅化钛(TiSix)层在该开口中的该源极/漏极区的一顶表面上；
用一导电材料填充该开口，以形成一导电结构在该硅化钛层上；及
形成一生产线后端(BEOL)金属化结构在该导电结构上，
其中该导电结构从该源极/漏极区延伸到该生产线后端金属化结构。
6.如权利要求5所述的半导体装置的形成方法，其中该导电结构包括一颈区，位于该导电结构的一第一区及该导电结构的一第二区之间；及
其中该颈区是由于该氧化硅层的蚀刻速率相对于该氮化硅层的蚀刻速率较大所导致的。
7.一种半导体装置，包括：
一基板；
一半导体鳍片结构，延伸于该基板之上；
一第一氧化层，位于该鳍片结构之上；
一晶体管结构，位于该半导体鳍片结构上方及该第一氧化物层中，
其中该晶体管结构包括一源极/漏极区或一栅极结构；
一氮化物层，位于该第一氧化物层上方；
一第二氧化物层，位于该氮化物层上方；
一集成接触件及内连线，包括：
一第一区，位于该氮化物层中；
一第二区，位于该第二氧化物层中；及
一颈区，过渡于该第一区及该第二区之间；
一硅化钛(TiSix)层，位于该晶体管结构以及该集成接触件及内连线的该第一区之间；及
一氮化钛硅(TiSixNy)层，位于该氮化物层以及该集成接触件及内连线的该第一区之间。
8.如权利要求7所述的半导体装置，其中该氮化物层的厚度与该第二氧化物层的厚度之间的比例在约1:10至约10:1的范围。
9.如权利要求7所述的半导体装置，其中该颈区被包含在该第二氧化层中；及
其中该氮化钛硅层位于该第二氧化层之下。
10.如权利要求7所述的半导体装置，其中在该硅化钛层中的钛与硅的一第一比例在约2.10:1至约2.54:1的范围；及
其中在该集成接触件及内连线的该第一区中的钛与硅的一第二比例在约0.56:1至约0.62:1的范围。
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