CN115331633A - 一种像素电路、硅基显示面板及显示装置 - Google Patents

Abstract

本发明实施例公开了一种像素电路、硅基显示面板及显示装置，包括：驱动晶体管和发光元件，驱动晶体管的源极耦接于第一电源端，驱动晶体管的漏极和发光元件的阳极电连接，发光元件的阴极和第二电源端电连接；像素电路还包括至少一个第一晶体管，第一晶体管为至少四端器件，第一晶体管的源极与驱动晶体管的漏极电连接，第一晶体管的衬底端与第一晶体管的源极电连接。本发明实施例提供的技术方案，以解决现有像素电路中因阈值电压漂移导致的显示发光异常的问题，提高显示质量，同时节省像素面积，有利于显示装置的高分辨设计。

Description

一种像素电路、硅基显示面板及显示装置

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种像素电路、硅基显示面板及显示装置。

背景技术

随着显示技术的不断发展和提升，人们对显示的要求也越来越高。其中，有机发光显示设备通过以矩阵形式排布的多个像素实现图像显示，每个像素包括发光元件以及驱动发光元件发光的像素电路。现有的像素电路中，当与发光元件的阳极电连接的晶体管的阈值电压产生漂移时，将影响发光元件的稳定发光，使得显示质量下降。

发明内容

本发明提供了一种像素电路、硅基显示面板及显示装置，以解决现有像素电路中因阈值电压漂移导致的显示发光异常的问题。

第一方面，本发明实施例提供了一种像素电路，包括：驱动晶体管和发光元件，所述驱动晶体管的源极耦接于第一电源端，所述驱动晶体管的漏极和所述发光元件的阳极电连接，所述发光元件的阴极和第二电源端电连接；

所述像素电路还包括至少一个第一晶体管，所述第一晶体管为至少四端器件，所述第一晶体管的源极与所述驱动晶体管的漏极电连接，所述第一晶体管的衬底端与所述第一晶体管的源极电连接。

第二方面，本发明实施例还提供了一种硅基显示面板，包括：阵列排布的多个如第一方面所述的像素电路。

第三方面，本发明实施例还提供了一种显示装置，包括：第二方面所述的硅基显示面板。

本发明的技术方案，通过设置像素电路中的驱动晶体管的源极耦接于第一电源端，驱动晶体管的漏极耦接于发光元件的阳极，使得驱动晶体管根据其栅极的数据信号以及第一电源端之间的电压差产生驱动电流，驱动发光元件进行发光；驱动晶体管的漏极还与至少一个第一晶体管的源极电连接，且该第一晶体管为至少四端器件，通过将第一晶体管的衬底端与第一晶体管的源极电连接，可以使得第一晶体管的源极与衬底端始终为同一电位，使第一晶体管的栅极与源极之间的电位差保持稳定，避免因驱动晶体管的漏极的电位处于波动状态，影响第一晶体管的阈值电压，而无法准确控制第一晶体管的导通或断开，从而能够使得发光元件的阳极电位保持稳定，使得发光元件准确且稳定地发光，提高显示质量；同时，将第一晶体管的衬底端与第一晶体管的源极电连接，无需额外设置电连接第一晶体管的衬底端的走线，有利于简化像素电路的结构，减小像素电路占用面积，从而有利于显示装置的高分辨的设计。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种像素电路的结构示意图；

图2为本发明实施例提供的一种像素电路的部分剖面结构示意图；

图3为本发明实施例提供的另一种像素电路的部分剖面结构示意图；

图4为本发明实施例提供的一种像素电路的部分俯视结构示意图；

图5为本发明实施例提供的又一种像素电路的部分剖面结构示意图；

图6为本发明实施例提供的另一种像素电路的结构示意图；

图7为本发明实施例提供的又一种像素电路的部分剖面结构示意图；

图8为本发明实施例提供的又一种像素电路的结构示意图；

图9为本发明实施例提供的一种像素电路的驱动时序图；

图10为本发明实施例提供的又一种像素电路的结构示意图；

图11为本发明实施例提供的另一种像素电路的驱动时序图；

图12为本发明实施例提供的一种硅基显示面板的结构示意图；

图13为本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

目前，发光元件为电流型驱动元件，需要在像素电路中设置驱动晶体管，使得驱动晶体管将写入其栅极的数据信号转换为驱动电流，进而驱动发光元件发光。

其中，在驱动晶体管的栅极写入不同的数据信号时，驱动晶体管会产生不同的驱动电流，使得发光元件具有不同的发光亮度；此外，由于发光元件的整体发光亮度还与发光元件的发光时长相关，因此在一些应用场景中，通过控制驱动晶体管向发光元件提供驱动电流的时间长度，可以控制显示面板的发光亮度。

现有技术中，通过在驱动晶体管的漏极与发光元件的阳极和/或在驱动晶体管的源极与第一电源之间设置发光控制模块，通过发光控制模块周期性控制由第一电源到发光元件之间的电流通路，可以实现对向发光元件提供驱动电流的时间的控制。如此，驱动晶体管的漏极电位会因间断地向发光元件提供驱动电流，而处于波动状态，这将使得与驱动晶体管的漏极电连接的其它晶体管的源极随着驱动晶体管的漏极电位的波动而变化，使得该与驱动个晶体管的漏极电连接的晶体管的阈值电压反复漂移，不利用对该晶体管的控制。同时，通常驱动晶体管的漏极还与发光元件的阳极电连接，这使得在无法准确控制与驱动晶体管的漏极电连接的晶体管时，将影响发光元件的阳极电位，进而影响发光元件的发光准确性。

为解决上述技术问题，本发明实施例提供一种像素电路，该像素电路能够防止与驱动晶体管的漏极电连接的第一晶体管的阈值电压反复漂移，从而能够对该第一晶体管准确控制，进而能够确保发光元件的阳极电位的稳定性。

图1为本发明实施例提供的一种像素电路的结构示意图，如图1所示，该像素电路包括：驱动晶体管M1和发光元件20，驱动晶体管M1的源极S耦接于第一电源端ELVDD，驱动晶体管M1的漏极D和发光元件20的阳极电连接，发光元件20的阴极和第二电源端ELVSS电连接；像素电路还包括至少一个第一晶体管10，第一晶体管10为至少四端器件，第一晶体管10的源极与驱动晶体管M1的漏极D电连接，第一晶体管10的衬底端与第一晶体管10的源极电连接。

其中，发光元件20包括但不限于OLED、Micro OLED等电流型驱动元件。驱动晶体管M1可以是为P沟道晶体管，此时，驱动晶体管M1的栅极与其源极S之间的电压差小于其阈值电压时，驱动晶体管M1导通；驱动晶体管M1也可以是为N沟道晶体管，此时，驱动晶体管M1的栅极与其源极S之间的电压差大于其阈值电压时，驱动晶体管M1导通。为便于描述，本发明实施例以驱动晶体管M1为P沟道晶体管为例进行示例性的说明。

具体的，驱动晶体管M1的源极S耦接于第一电源端ELVDD，驱动晶体管M1的漏极D和发光元件20的阳极电连接，使得驱动晶体管M1可以根据其栅极写入的数据信号以及第一电源端ELVDD的电压差产生驱动电流，并传输至发光元件20的阳极，以驱动发光元件20发光，且在驱动晶体管M1驱动发光元件20发光的过程中，驱动晶体管M1的漏极D的电位会处于波动状态。此时，由于驱动晶体管M1的漏极D还与第一晶体管10的源极电连接，该第一晶体管例如可以为第一发光控制晶体M2和/或复位晶体管M3，因此在驱动晶体管M1的漏极D的电位波动时，第一晶体管10的源极的电位也会随之发生波动，若第一晶体管10的衬底端为固定电位，则会因第一晶体管10的衬底与其源极之间电位差反复跳动，而致使第一晶体管10的阈值电压反复漂移，从而影响第一晶体管10的性能，进而影响发光元件20的阳极电位的稳定性。

本发明实施例通过将第一晶体管10的衬底端、第一晶体管10的源极均与驱动晶体管M1的漏极D电连接在同一节点，如此，即使驱动晶体管M1的漏极D的电位发生波动，也能够保证第一晶体管的源极与衬底端始终为同一电位，使第一晶体管10的栅极与源极之间的电位差保持稳定，从而避免在驱动晶体管M1的漏极D的电位在波动时，对第一晶体管的阈值电压造成影响，而无法精准控制第一晶体管的导通或关断。如此，可提高发光元件20的阳极电位的稳定性，保证发光元件20的稳定发光。

可以理解的是，本发明实施例中的第一晶体管10可以是与驱动晶体管M1的漏极D电连接的任意晶体管，包括但不限于图1所示的结构。

示例性的，如图1所示，像素电路还可以包括写入模块30和存储模块40，驱动晶体管M1的栅极、写入模块30和存储模块40耦接于第二节点N2，其中，写入模块30还与输入信号端DATA电连接，驱动晶体管M1的源极S、存储模块40与第一电源端ELVDD耦接于第四节点N4，在驱动晶体管M1的漏极D与发光元件20的阳极电连接，发光元件20的阴极与第二电源端ELVSS电连接，通常第一电源端ELVDD提供第一电源信号Elvdd为正性电源信号，第二电源端ELVSS提供第二电源信号Elvss为负性电源信号。因此，当第一电源信号Elvdd至第二电源信号Elvss之间形成导通的通路时，使得驱动晶体管M1根据写入其栅极的数据信号以及第一电源端ELVDD之间的电压差产生驱动电流，驱动发光元件20进行发光。

在一可选的实施例中，继续参考图1，当像素电路包括复位晶体管M3和第一发光控制晶体管M2时，第一发光控制晶体管M2和复位晶体管M3可以均为第一晶体管10；复位晶体管M3的栅极与复位信号控制端RESET电连接，复位晶体管M3的漏极与复位信号端VREF电连接；第一发光控制晶体管M2的栅极与发光控制信号端EMIT电连接，第一发光控制晶体管M2的漏极与发光元件20的阳极电连接；复位晶体管M3的源极、复位晶体管M3的衬底端、第一发光控制晶体管M2的源极、第一发光控制晶体管M2的衬底端和驱动晶体管M1的漏极D电连接于第一节点N1。

其中，在一个驱动周期中，该像素电路可以依次执行初始化阶段、阈值补偿阶段、数据写入阶段和发光阶段。在初始化阶段，写入模块30用于写入初始化信号Vof至第二节点N2，以对与第二节点N2电连接的驱动晶体管M1的栅极和存储模块40进行初始化，通过使初始化信号Vof与第一电源端ELVDD的第一电源信号Elvdd之间的差值小于驱动晶体管M1的阈值电压，能够确保驱动晶体管M1处于导通状态，以为后续的阈值补偿阶段做准备。在阈值补偿阶段T2，写入模块30继续向第二节点N2写入初始化信号Vof，并使驱动晶体管M1处于导通的临界状态，可以侦测到驱动晶体管M1的阈值电压，并将该阈值电压存储于存储模块40中。在数据写入阶段，写入模块20将数据信号Vdata写入第二节点N2，并存储于存储模块80中，使得第二节点N2的电位由Vof变为Vdata。在发光阶段，发光控制信号端EMIT可以周期性地控制第一发光控制晶体管M2导通，使得第一发光控制晶体管M2的源极与驱动晶体管M1的漏极D耦接于第一节点N1的电位处于动态的变化过程，即驱动晶体管M1可在第一发光控制晶体管M2的控制下周期性向发光元件20提供驱动电流，以控制发光元件20的发光时长，由于发光元件20所呈现的亮度与其发光亮度对时间的积分相关，因此，通过控制发光元件20的发光时长，能够对发光元件20的发光亮度进行精确控制。

此外，该像素电路中的复位信号控制端RESET提供的复位控制信号Reset可以控制复位晶体管M3的导通或断开。在一个驱动周期内还可以包括复位阶段，在复位阶段，复位控制信号Reset控制复位晶体管M3导通时，复位信号端VREF提供的复位信号Vref通过导通的复位晶体管M3写入第一节点N1，以对发光元件20的阳极电位进行复位。

具体的，当第一晶体管10为第一发光控制晶体管M2时，将第一晶体管10的衬底端与第一晶体管10的源极电连接，且与驱动晶体管M1的漏极D耦接于第一节点N1，可以使得第一发光控制晶体管M2的源极与其衬底端始终为同一电位，进而使得第一发光控制晶体管M2的栅极与源极之间的电位差保持为稳定状态。即使发光控制信号端EMIT周期性地控制第一发光控制晶体管M2导通或断开，也不会因为第一节点N1的电位处于波动状态使第一发光控制晶体管M2的阈值电压发生漂移，而影响发光元件20的阳极电位，进而影响发光元件20的稳定发光。同样的，当第一晶体管10为复位晶体管M3时，将复位晶体管M3的源极与其衬底端电连接，且与驱动晶体管M1的漏极D耦接于第一节点N1，同样可以抑制第一晶体管10的阈值电压的漂移，以使复位信号控制端RESET提供的复位控制信号Reset可以稳定地控制复位晶体管M3的导通或断开，以能够对第一节点N1的电位进行复位，保证发光元件20的稳定可靠发光。

需要说明的是，第一晶体管10可以为P沟道晶体管，也可以为N沟道晶体管，本发明实施例对此不做具体限定，为便于描述，本发明实施例以第一晶体管10均为P沟道晶体管为例进行示例性的说明。

可选的，图2为本发明实施例提供的一种像素电路的部分剖面结构示意图，如图1所示，硅基衬底100，硅基衬底100中设置有第一晶体管10的源极101、漏极102以及衬底端103；第一晶体管10的衬底端103的掺杂类型与硅基衬底100的类型相同，第一晶体管10的源极101、第一晶体管10的漏极102的掺杂类型与第一晶体管10的衬底端103的掺杂类型相反。

具体的，硅基衬底100可以为P型或者N型衬底，第一晶体管10的衬底端103的掺杂类型与该第一晶体管10的沟道类型相同，即当第一晶体管10的沟道类型为N型时，第一晶体管10的衬底端103的掺杂类型也为N型，可通过在硅基衬底100上重掺杂N型杂质离子形成N型重掺区，即为衬底端103；第一晶体管10的源极101、第一晶体管10的漏极102的掺杂类型与第一晶体管10的沟道类型相反，即当第一晶体管10的沟道类型为N型时，通过在第一晶体管10的沟道相对的两侧重掺杂P型杂质离子形成两个P型重掺区，并分别将两个P型重掺区作为第一晶体管10的源极101和漏极102。

或者，在其他实施例中，当第一晶体管10的沟道类型为P型时，第一晶体管10的衬底端103的掺杂类型也为P型，可通过在硅基衬底100上重掺杂P型杂质离子形成P型重掺区，即为衬底端103，同时，在第一晶体管10的相对两侧重掺杂N型杂质离子形成两个N型重掺区，分别将两个N型重掺区作为第一晶体管10的源极101和漏极102。

需要说明的是，本发明实施例对第一晶体管10的沟道类型不做具体限定，可根据实际需求进行设置。

可选的，结合参考图1和图2，第一晶体管10还包括第一连接电极111、源极连接结构112和漏极连接结构113；像素电路还包括位于硅基衬底100一侧的第一金属层110；第一金属层110包括第一连接电极111、源极连接结构112和漏极连接结构113；同一第一晶体管10中，第一连接电极111通过过孔131与衬底端103电连接，源极连接结构112与源极101电连接，漏极连接结构113与漏极102电连接。如此，第一晶体管10的源极101和衬底端103可分别通过源极连接结构112和第一连接电极111与驱动晶体管M1的漏极电连接，第一晶体管10的漏极102可通过漏极连接结构113与其它器件或信号线电连接；同时，将第一连接电极111、源极连接结构112和漏极连接结构113同层设置，能够简化像素电路的结构，有利于包括该像素电路的硅基显示面板的轻薄化。

此外，在第一金属层110和硅基衬底100之间还可以设置第二金属层120，第二金属层120可以包括第一晶体管10的栅极104，在第一金属层110和第二金属层120之间包括绝缘层130，绝缘层130的材料可以包括无机材料和/或有机材料，此处不进行限定。此时，第一金属层110还可以包括栅极连接结构114，栅极连接结构114与栅极104电连接，以使第一晶体管10的栅极可通过栅极连接结构114接收相应的控制信号，实现对第一晶体管10的导通或断开的控制。

其中，第一金属层110的材料包括但不限于钼铝钼或者钛铝钛等，第二金属层120的材料包括但不限于钼或者钛铝钛等。

可选的，图3为本发明实施例提供的另一种像素电路的部分剖面结构示意图，如图3所示，当第一发光控制晶体管M2和复位晶体管M3均为第一晶体管10时，第一发光控制晶体管M2的衬底端与复位晶体管M3的衬底端为同一衬底端103。

具体的，通过将衬底端103设置于第一发光控制晶体管M2的有源区和复位晶体管M3的有源区之间，能够使该衬底端103既作为第一发光控制晶体管M2的衬底端，又作为复位晶体管M3的衬底端，如此，可以减少像素电路中所设置的衬底端的数量，从而无需为设置较多的衬底端而预留相应的空间，有利于简化像素电路的结构，减小像素电路的占用面积。

此外，图4为本发明实施例提供的一种像素电路的部分俯视结构示意图，结合参考图3和图4，由于第一发光控制晶体管M2的源极101和复位晶体管M3的源极101均与衬底端103电连接，可以使第一发光控制晶体管M2的源极101和复位晶体管M3的源极101为硅基衬底100中的同一重掺区(例如P型重掺区或者N型重掺区)，衬底端103与源极101相邻设置，以减少像素占用面积，且有利于缩短第一发光控制晶体管M2的源极101和复位晶体管M3的源极101与衬底端103的电连接路径，便于线路布局。第一发光控制晶体管M2的漏极102和复位晶体管M3的漏极102为相互独立的两个重掺区，以便于分别接收不同的电信号。位于第一发光控制晶体管M2的源极101和漏极102之间，且与第一发光控制晶体管M2的栅极104在垂直于衬底基板100方向上的投影重叠的区域，即为第一发光控制晶体管M2的沟道区。同样的，在位于复位晶体管M3的源极101和漏极102之间，且与复位晶体管M3的栅极104在垂直于衬底基板100方向上的投影重叠的区域，即为复位晶体管M3的沟道区。

需要说明的是，第一发光控制晶体管M2的源极连接结构112和漏极连接结构113与复位晶体管M3的源极连接结构112和漏极连接结构113可以是同层设置，也可以是不同层设置，本发明实施例对此不做具体限定。同样的，第一发光控制晶体管M2的栅极连接结构114与复位晶体管M3的栅极连接结构114可以是同层设置，也可以是不同层设置，本发明实施例对此也不做具体限定。图3仅为示例性示出。

可选的，图5为本发明实施例提供的又一种像素电路的部分剖面结构示意图，结合图1和图5所示，驱动晶体管M1的衬底端与第一电源端ELVDD电连接；其中，驱动晶体管M1的衬底端与第一晶体管10的衬底端相互绝缘。

具体的，由于驱动晶体管M1的衬底端与第一电源端ELVDD电连接，且第一电源端ELVDD通常为固定的正性电源信号，使得驱动晶体管M1的衬底中的载流子不会在外界因素的影响下而发生前移，进而不会影响驱动晶体管M1的开关性能，达到防止噪声的作用。然而，第一晶体管10的衬底端与驱动晶体管M1的漏极D电连接，由于第一发光控制晶体管M2为周期性地导通，使得第一电源端ELVDD至第二电源端ELVSS之间形成通路会在第一发光控制晶体管M2的控制下周期性地导通和断开，从而使得驱动晶体管M1产生的驱动电流周期性地对驱动晶体管M1的漏极D充放电，致使驱动晶体管M1的漏极D出现电位波动，与驱动晶体管M1的漏极D电连接的第一晶体管10的衬底端103接收到的电位也是波动的。此时，可在驱动晶体管M1和第一晶体管10之间的衬底基板100中掺杂与驱动晶体管M1和第一晶体管10的衬底掺杂类型相反的杂质，形成隔离区105，可使驱动晶体管M1的衬底端与第一晶体管10的衬底端相互隔离，以避免驱动晶体管M1的衬底电位与第一晶体管10的衬底电位之间的相互影响。

需要说明的是，第一发光控制晶体管M2的源极连接结构112和漏极连接结构113与驱动晶体管M1的源极连接结构和漏极连接结构可以是同层设置，也可以是不同层设置，本发明实施例对此不做具体限定。同样的，第一发光控制晶体管M2的栅极连接结构114与驱动晶体管M1的栅极连接结构可以是同层设置，也可以是不同层设置，本发明实施例对此也不做具体限定。图5仅为示例性的附图。

可选的，图6为本发明实施例提供的另一种像素电路的结构示意图，如图6所示，该像素电路还包括至少一个第二晶体管50；第二晶体管50的漏极与驱动晶体管M1的源极S或驱动晶体管M1的栅极电连接；第二晶体管50为至少四端器件；第二晶体管50的衬底端与第一电源端ELVDD电连接；其中，第二晶体管50的衬底端与第一晶体管10的衬底端相互绝缘。

示例性的，图6示例性的示出第二晶体管50可以是写入模块30中的写入晶体管M4，也可以是电连接在第一电源端ELVDD与驱动晶体管M1的源极S之间的第二发光控制晶体管M5，本发明实施例对此不做具体限定。图6仅为示例性的示出。

第二晶体管50可以是为P沟道晶体管，也可以为N沟道晶体管，本发明实施例对此不做具体限定。当第二晶体管50与第一晶体管10的沟道类型相同时，第二晶体管50的衬底端与第一晶体管10的衬底端的掺杂类型相同，由于第二晶体管50的衬底端与第一电源端ELVDD电连接，且第一电源端ELVDD通常为固定的正性电源信号，而与第一晶体管10的衬底端电连接的驱动晶体管M1的漏极D的电位是波动的，因此，图7为本发明实施例提供的又一种像素电路的部分剖面结构示意图，可参考图7，使第二晶体管50的衬底端与第一晶体管10的衬底端相互隔离，以避免第二晶体管50的衬底电位和第一晶体管10的衬底电位相互影响，而影响第二晶体管50和第一晶体管10的稳定工作。

可选的，当像素电路包括多个第二晶体管50，例如图6中的写入晶体管M4和第二发光控制晶体管M5等，由于多个第二晶体管50的衬底端均与第一电源端ELVDD电连接，且多个第二晶体管50的沟道类型相同(例如均为P沟道晶体管，或者均为N沟道晶体管)，可使多个第二晶体管50共用同一个衬底端，或者，分别对各第二晶体管50设置衬底端，本发明实施例对此不做具体限定。

可选的，图8为本发明实施例提供的又一种像素电路的结构示意图，如图8所示，当像素电路包括写入晶体管M4、存储电容C1和保持电容C2时，写入晶体管M4的栅极与第一控制端SCAN1电连接，写入晶体管M4的源极与输入信号端DATA电连接，写入晶体管M4的漏极与驱动晶体管M1的栅极电连接于第二节点N2；保持电容C2的第一极板与第一电源端ELVDD电连接，保持电容C2的第二极板与存储电容C1的第一极板电连接于第三节点N3；存储电容C1的第二极板电连接于第二节点N2电连接。

可以理解的，第一电容C1具有耦合作用，当第一电容C1两端的第二节点N2和第三节点N3均有信号写入或信号传输时，第一电容C1可以根据第二节点N2和第三节点N3的电位进行信号存储，第二电容C2可以维持第一电容C1中所存储的信号。当第二节点N2和第三节点N3浮置时，第一电容C1可使浮置节点的电位随着另一节点的电位变化而变化，且两者变化量相同；当第二节点N2和第三节点N3均浮置时，在第二电容C2及第一电源端ELVDD的作用下第二节点N2的电位和第三节点N3的电位均保持不变。

其中，写入晶体管M4可以为第二晶体管50，写入晶体管M4的衬底端与第一电源端ELVDD电连接，且写入晶体管M4的衬底端与第一晶体管10的衬底端相互绝缘，以避免写入晶体管M4的衬底端电位与第一晶体管10的衬底端电位相互影响，而影响写入晶体管M4和第一晶体管10的稳定工作。

可选的，继续参考图6或图8所示，当像素电路还包括第二发光控制晶体管M5时，第二发光控制晶体管M5的栅极与发光控制信号端EMIT电连接，第二发光控制晶体管M5的源极与第一电源端ELVDD电连接，第二发光控制晶体管M5的漏极与驱动晶体管M1的源极S电连接于第四节点N4；第四节点N4耦接于第三节点N3。

可以理解的，与第二发光控制晶体管M5的栅极电连接的发光控制信号端可以与第一发光控制晶体管M2的发光控制信号端为同一发光控制信号端，即具有相同的驱动时序，也可以是不同的发光控制信号端，即具有不同的驱动时序，本发明实例对此不做具体限定。图6和图8示例性的示出与第二发光控制晶体管M5的栅极电连接的发光控制信号端与第一发光控制晶体管M2的发光控制信号端为同一发光控制信号端，均为发光控制信号端EMIT，以有利于简化像素电路的结构，可以减少向像素电路提供信号的信号线数量。

同样的，第二发光控制晶体管M5可以为第二晶体管50，第二发光控制晶体管M5的衬底端与第一电源端ELVDD电连接，且第二发光控制晶体管M5的衬底端与第一晶体管10的衬底端相互绝缘，以避免第二发光控制晶体管M5的衬底端电位和第一晶体管10的衬底端电位相互影响，而影响第二发光控制晶体管M5和第一晶体管10的稳定工作。

需要说明的是，图6和图8仅示例性的对各像素电路的结构进行了说明，在本发明实施例中，像素电路的结构不限于上述结构，在能够实现像素电路的功能，且符合本发明实施例的核心发明点的前提下，可以适当增加或减少某些器件，其同样属于本发明实施例所要保护的内容，在此不再一一赘述。以下以图8为例，对本发明实施例的像素电路的具体工作过程进行实例性的说明。

示例性的，图9为本发明实施例提供的一种像素电路的驱动时序图，结合参考图8和图9，以像素电路中各个晶体管均为P沟道晶体管为例。

在初始化阶段T1，发光控制端EMIT的发光控制信号Emit为使能电平(即低电平)，使得该发光控制信号Emit控制第二发光控制晶体管M5处于导通状态，第一电源端ELVDD的第一电源信号Elvdd传输至第四节点N4，以对第四节点N4进行初始化，第四节点N4的信号继续传输至第三节点N3，使得第二节点N2的电位与第三节点N3的电位相同，均为第一电源信号Elvdd。复位信号控制端RESET的复位控制信号Reset也由高电平变为低电平，使得该复位控制信号Reset控制复位晶体管M3导通，复位信号端VREF的复位信号Vref通过导通的复位晶体管M3传输至第一节点N1，以实现对第一节点N1的复位。同时，第一控制端SCAN1的第一控制信号Scan1也会由高电平变为低电平，控制写入晶体管M4导通，使输入信号端DATA为初始化信号Vof，该初始化信号Vof会通过导通的写入晶体管M4传输至第二节点N2，以对第二节点N2进行初始化。此外，由于第二节点N2的初始化信号Vof通常为较低的电平，而第一电源信号Elvdd通常为较高的电位，使得在驱动晶体管M1为P沟道晶体管时，驱动晶体管M1的栅极的初始化信号Vof与驱动晶体管M1的源极S的第一电源信号Elvdd之间的差值会小于驱动晶体管M1的阈值电压Vth，使得驱动晶体管M1能够处于导通状态，以为后续的阈值补偿阶段T2做准备。

在阈值补偿阶段T2，发光控制端EMIT的发光控制信号Emit由使能电平(即低电平)变为非使能电平(即高电平)，使得第二发光控制晶体管M5断开，第一电源端ELVDD的第一电源信号Elvdd不再向第四节点N4传输。复位信号控制端RESET的复位控制信号Reset和第一控制端SCAN1的第一控制信号Scan1仍包括低电平，复位晶体管M3和写入晶体管M4均导通，且因输入信号端DATA仍为初始化信号Vof，使得第二节点N2保持为初始化信号Vof。同时，驱动晶体管M1在上一阶段结束时处于导通状态，且因第一电源端ELVDD的电压通常高于复位信号Vref，使得从第三节点N3经驱动晶体管M1和复位晶体管M3到复位信号端VREF形成通路，第三节点N3和第四节点N4的电位不断被下拉，直至到达驱动晶体管M1导通的临界状态(驱动晶体管M1的栅源电压差等于其阈值电压Vth)，即第二节点N2与第四节点N4的电位差等于驱动晶体管M1的阈值电压Vth，第三节点N3和第四节点N4无法被进一步下拉。此时，第四节点N4的电位为Vof-Vth，第三节点N3的电位与第四节点N4的电位相同，也为Vof-Vth，第三节点N3的电位可存储于存储电容C1中。因第三节点N3的电位包含驱动晶体管M1的阈值电压，从而能够实现存储电容C1对阈值电压进行存储。

在阈值补偿阶段T2即将结束时，输入信号端DATA会由初始化信号Vof变为数据信号Vdata，为防止输入信号端DATA的信号在由初始化信号Vof变为数据信号Vdata的过程中，输入信号端DATA的信号写入至第二节点N2，影响第二节点N2的电位，可在该过程中使第一控制端SCAN1的第一控制信号Scan1由低电平变为高电平，控制写入晶体管M4处于断开状态。

在阈值补偿阶段T2结束后会进入数据写入阶段T3，此时，输入信号端DATA已经变为数据信号Vdata，第一控制端SCAN1的第一控制信号Scan1由高电平再次变为低电平，写入晶体管M4导通，输入信号端DATA的数据信号Vdata能够通过导通的写入晶体管M4写入第二节点N2，并存储于存储电容C1中；若第三节点N3没有任何信号写入，则会因存储电容C1的耦合作用，使得第三节点N3的电位随之发生变化，即驱动晶体管M1的源极S的电压随之发生改变，驱动晶体管M1会再次导通。在此期间，复位信号端VREF的复位控制信号Reset仍保持为低电平，使得复位晶体管M3保持导通状态，复位信号端VREF会再次下拉第三节点N3和第四节点N4的电位，直至驱动晶体管M1再次处于导通的临界状态，使得第三节点N3和第四节点N4的电位会保持为Vof-Vth。如此，在数据写入阶段T3结束时，第三节点N3和第四节点N4的电位会保持为Vof-Vth，第二节点N2的电位会变为Vdata。

在发光阶段T4，第一控制端SCAN1的第一控制信号Scan1变为高电平，控制写入晶体管M4断开，第二节点N2不再有信号写入。发光控制端EMIT的发光控制信号Emit由非使能电平(即高电平)变为使能电平(即低电平)，第一方控制晶体管M2和第二发光控制晶体管M5均导通，第一电源端ELVDD的第一电源信号Elvdd再次写入第四节点N4，驱动晶体管M1在第一电源信号Elvdd和第二节点N2的电位的控制下再次处于导通状态，同时，由第一电源端ELVDD到第二电源端ELVSS形成电流通路，驱动晶体管M1产生驱动电流，并开始向发光元件20提供驱动电流。此外，由于第三节点N3和第四节点N4的电位由Vof-Vth变为Elvdd，电位的变化量为Vdd-(Vof-Vth)，因存储电容C1的耦合作用，使得第二节点N2的电位随第三节点N3的电位变化而变化，且第二节点N2的电位的变化量也为Vdd-(Vof-Vth)，因此第二节点N2的电位由Vdata变为Vdata+Vdd-(Vof-Vth)，即第二节点N2的电位为Vdata+Vdd-Vof+Vth。

此时，驱动晶体管M1根据其栅极和源极S的电位产生的驱动电流Id＝k(Vdata+Vdd-Vof+Vth)-Vdd-Vth)^2，即所产生的驱动电流Id＝k(Vdata-Vof)^2，使得驱动晶体管M1所产生的驱动电流Id与其自身的阈值电压Vth无关，从而不会因驱动晶体管M1老化、工艺制程等致使驱动晶体管M1发生阈值漂移，而影响驱动晶体管M1所产生的驱动电流Id的大小，以控制发光元件20进行稳定发光。其中，k为与驱动晶体管M1的材料和尺寸相关的系数。

可选的，图10为本发明实施例提供的又一种像素电路的结构示意图，如图10所示，像素电路还可以包括：隔离晶体管M6；隔离晶体管M6的栅极与第二控制端SCAN2电连接，隔离晶体管M6的源极和漏极分别与第三节点N3和第四节点N4电连接。

其中，隔离晶体管M6可以为P沟道晶体管或者N沟道晶体管，本发明实施例对此不做具体限定，图10示例性的示出隔离晶体管M6为P沟道晶体管。隔离晶体管M6能够在发光阶段将第四节点N4(驱动晶体管M1的源极S和第二发光控制晶体管M5电连接的节点)与驱动晶体管M1的栅极相互隔离，能够防止驱动晶体管M1的栅极在发光阶段随第四节点N4波动而发生变化，从而能够提高驱动晶体管M1的栅极电位的稳定性，使得驱动晶体管M1能够根据其栅极稳定的电位提供稳定的驱动电流，进而在发光元件20接收到该稳定的电流时能够稳定地发光。

可选的，继续参考图10，写入晶体管M4、第二发光控制晶体管M5和隔离晶体管M6中的至少一个为第二晶体管50。在一可选的实施例中，写入晶体管M4、第二发光控制晶体管M5和隔离晶体管M6可以均为第二晶体管50，即写入晶体管M4、第二发光控制晶体管M5和隔离晶体管M6的衬底端均与第一电源端ELVDD电连接，且均与第一晶体管10的衬底端相互绝缘，一方面可以避免驱动写入晶体管M4、第二发光控制晶体管M5和隔离晶体管M6因自身阈值电压发生漂移而导致驱动晶体管M1的漏极D的电位(即第一节点N1电位)发生波动影响发光元件20的稳定发光。另一方面，通过将写入晶体管M4、第二发光控制晶体管M5和隔离晶体管M6的衬底端与第一晶体管10的衬底端相互绝缘，还可以避免写入晶体管M4、第二发光控制晶体管M5以及隔离晶体管M6和第一晶体管10的衬底端电位相互影响，进而影响写入晶体管M4、第二发光控制晶体管M5、隔离晶体管M6和第一晶体管10的稳定工作。

继续参考图10，可以理解的，在发光阶段中，发光控制端EMIT的发光控制信号Emit以设定周期在使能电平和非使能电平之间切换，使得第四节点N4的电位处于震荡变化状态，由于第四节点N4和第三节点N3的电位相同，且同时变化，如此将会使得第三节点N3的电位处于震荡变化状态，再通过存储电容C1的耦合作用，对第二节点N2的电位造成影响，使得第二节点N2的电位波动，即驱动晶体管M1的栅极电位处于波动状态，从而影响发光元件20的稳定发光。

因此，通过在第三节点N3和第四节点N4之间设置隔离晶体管M6，隔离晶体管M6的源极和漏极分别与第三节点N3和第四节点N4电连接，可将图9中的发光阶段T4分为两个阶段，即第一阶段T41和第二阶段T42(如图11所示)。图11与图9中相同之处可参考上述对图9的描述，在此不再赘述，此处仅针对图11与图9不同之处进行示例性的说明，结合参考图10和图11，需要说明的是，第二控制端SCAN2可以复用复位信号端VREF，以简化像素电路的线路布局。

在发光阶段T4的第一阶段T41，第二控制端SCAN2控制隔离晶体管M6导通，使得第四节点N4的信号可传输至第三节点N3，且在阈值补偿阶段T2，隔离晶体管M5还可将驱动晶体管M1的阈值电压Vth补偿至存储电容C1中。在发光阶段T4的第二阶段T42，第二控制端的第二控制信号Scan2为高电平信号，隔离晶体管M5断开，断开第三节点N3与第四节点N4之间的通路，使第四节点N4的信号无法向第三节点N3传输，从而能够防止因驱动晶体管M1的源极S的电位(即第四节点N4的电位)波动，而影响第三节点N3的电位，进而间接影响第二节点N2的电位。如此，能够确保第二节点N2电位保持稳定，使得在发光阶段T4的第二阶段T42中，驱动晶体管M1能够产生稳定的驱动电流，以驱动发光元件20稳定发光。

可以理解的是，相较于发光阶段T4的第二阶段T42，发光阶段T4的第一阶段T41可以为一较短的时间段，在能够确保第一电源信号Vdd写入第二节点N2，从而使得带有驱动晶体管M1的阈值电压Vth的耦合量耦合至第一节点N1的前提下，本发明实施例对发光阶段T4的第一阶段T41的时间长度不做具体限定。

基于同一发明构思，本发明实施例还提供了一种硅基显示面板，图12为本发明实施例提供的一种硅基显示面板的结构示意图，如图12所示，该硅基显示面板2包括阵列排布的多个上述任一实施例中的像素电路1。具备像素电路相应的技术特征和有益效果，未在硅基显示面板2的实施例中详尽描述的内容，可参照上文对像素电路的描述，在此不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示装置，图13为本发明实施例提供的一种显示装置的结构示意图，参考图13，该显示装置3包括本发明任一实施例提供的硅基显示面板2。本发明实施例提供的显示装置3可以为图13所示的手机，也可以为任何具有显示功能的电子产品，包括但不限于以下类别：数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (13)

1.一种像素电路，其特征在于，包括：驱动晶体管和发光元件，所述驱动晶体管的源极耦接于第一电源端，所述驱动晶体管的漏极和所述发光元件的阳极电连接，所述发光元件的阴极和第二电源端电连接；

所述像素电路还包括至少一个第一晶体管，所述第一晶体管为至少四端器件，所述第一晶体管的源极与所述驱动晶体管的漏极电连接，所述第一晶体管的衬底端与所述第一晶体管的源极电连接。

2.根据权利要求1所述的像素电路，其特征在于，还包括：

硅基衬底，所述硅基衬底中设置有所述第一晶体管的源极、漏极以及衬底端；所述第一晶体管的衬底端的掺杂类型与所述硅基衬底的类型相同，所述第一晶体管的源极、所述第一晶体管的漏极的掺杂类型与所述第一晶体管的衬底端的掺杂类型相反。

3.根据权利要求2所述的像素电路，其特征在于，所述第一晶体管还包括第一连接电极、源极连接结构和漏极连接结构；

所述像素电路还包括位于所述硅基衬底一侧的第一金属层；所述第一金属层包括所述第一连接电极、所述源极连接结构和所述漏极连接结构；

同一所述第一晶体管中，所述第一连接电极通过过孔与所述衬底端电连接，所述源极连接结构与所述源极电连接，所述漏极连接结构与所述漏极电连接。

4.根据权利要求1所述的像素电路，其特征在于，还包括：复位晶体管和第一发光控制晶体管，所述第一发光控制晶体管和所述复位晶体管均为所述第一晶体管；

所述复位晶体管的栅极与复位信号控制端电连接，所述复位晶体管的漏极与复位信号端电连接；所述第一发光控制晶体管的栅极与发光控制信号端电连接，所述第一发光控制晶体管的漏极与所述发光元件的阳极电连接；

所述复位晶体管的源极、所述复位晶体管的衬底端、所述第一发光控制晶体管的源极、所述第一发光控制晶体管的衬底端和所述驱动晶体管的漏极电连接于第一节点。

5.根据权利要求4所述的像素电路，其特征在于，所述第一发光控制晶体管的衬底端与所述复位晶体管的衬底端为同一衬底端。

6.根据权利要求1所述的像素电路，其特征在于，所述驱动晶体管的衬底端与所述第一电源端电连接；

其中，所述驱动晶体管的衬底端与所述第一晶体管的衬底端相互绝缘。

7.根据权利要求1所述的像素电路，其特征在于，还包括：至少一个第二晶体管；所述第二晶体管的漏极与所述驱动晶体管的源极或所述驱动晶体管的栅极电连接；所述第二晶体管为至少四端器件；所述第二晶体管的衬底端与所述第一电源端电连接；

其中，所述第二晶体管的衬底端与所述第一晶体管的衬底端相互绝缘。

8.根据权利要求7所述的像素电路，其特征在于，还包括：写入晶体管、存储电容和保持电容；

所述写入晶体管的栅极与第一控制端电连接，所述写入晶体管的源极与输入信号端电连接，所述写入晶体管的漏极与所述驱动晶体管的栅极电连接于第二节点；

所述保持电容的第一极板与所述第一电源端电连接，所述保持电容的第二极板与所述存储电容的第一极板电连接于第三节点；所述存储电容的第二极板电连接于所述第二节点电连接。

9.根据权利要求8所述的像素电路，其特征在于，还包括：第二发光控制晶体管；

所述第二发光控制晶体管的栅极与发光控制信号端电连接，所述第二发光控制晶体管的源极与所述第一电源端电连接，所述第二发光控制晶体管的漏极与所述驱动晶体管的源极电连接于第四节点；所述第四节点耦接于所述第三节点。

10.根据权利要求9所述的像素电路，其特征在于，还包括：隔离晶体管；

所述隔离晶体管的栅极与第二控制端电连接，所述隔离晶体管的源极和漏极分别与所述第三节点和所述第四节点电连接。

11.根据权利要求10所述的像素电路，其特征在于，所述写入晶体管、所述第二发光控制晶体管和所述隔离晶体管中的至少一个为所述第二晶体管。

12.一种硅基显示面板，其特征在于，包括：阵列排布的多个如权利要求1-11任一项所述的像素电路。

13.一种显示装置，其特征在于，包括：权利要求12所述的硅基显示面板。

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