CN115296671B - 混合结构的数模转换电路 - Google Patents

Abstract

本申请涉及混合结构的数模转换电路，包括粗量化模块、细量化+输入级融合模块和输出级模块，粗量化模块为电阻型结构，用于在DAC输入信号中的高位数字码控制下进行粗量化处理并输出粗量化电压。细量化+输入级融合模块的差分输入级正端连接粗量化模块的输出端，细量化+输入级融合模块的差分输入级负端连接输出级模块的输出端，细量化+输入级融合模块的输出端连接输出级模块的输入端。细量化+输入级融合模块为复用输入级的MOS管型结构，用于在DAC输入信号中的低位数字码控制下对粗量化电压进行细量化处理，输出细量化电压并经输出级模块后得到DAC输出电压。大幅提高了DAC的综合性能。

Description

混合结构的数模转换电路

技术领域

本发明属于数模转换电路技术领域，涉及一种混合结构的数模转换电路。

背景技术

数模转换器(Digital-to-Analog Converter，DAC)作为连接数字信号和模拟信号的桥梁，是数字***和外部模拟世界之间信息交换的主要渠道，在通讯、医疗和工业控制等领域有着广泛的应用。DAC种类繁多，按照其结构的不同可以分为电阻型DAC、电容型DAC以及电流型DAC。

电阻型的DAC难以实现高的分辨率，且线性度较差。如果采用开尔文结构，N位的DAC需要

个等值电阻串联和

个开关控制，对于分辨率比较高的DAC需要使用大量的电阻和开关，占用大量电路面积，成本过大。由于物理尺寸的约束，电阻型DAC分辨率有限，一般为8位到10位。电阻的天然精度不高，对性能有影响。

为了降低电路面积和成本，市面上已提出了分段电阻结构，通过粗量化和细量化来实现DAC功能，其与传统结构相比，可以降低电路面积。然而，在实现本发明的过程中，发明人发现分段电阻结构的DAC在粗量化和细量化的两段电阻匹配问题也很明显，影响DAC的精度，且在粗量化时，第二段电阻和第一段电阻并联，改变电阻串等效阻值，导致粗量化不够准确，影响DAC线性度，因此相对于其他类型的DAC，电阻型DAC的精度、线性度和功耗等指标仍明显落后，仍存在着综合性能不高的技术问题。

发明内容

针对上述传统方法中存在的问题，本发明提出了一种混合结构的数模转换电路，能够更有效地降低DAC电路面积、电路复杂度和功耗，还有效提升DAC的精度和线性度，大幅提高DAC的综合性能。

为了实现上述目的，本发明实施例采用以下技术方案：

一方面，提供一种混合结构的数模转换电路，包括粗量化模块、细量化+输入级融合模块和输出级模块，粗量化模块为电阻型结构，用于在DAC输入信号中的高位数字码控制下进行粗量化处理并输出粗量化电压；

细量化+输入级融合模块的差分输入级正端连接粗量化模块的输出端，细量化+输入级融合模块的差分输入级负端连接输出级模块的输出端，细量化+输入级融合模块的输出端连接输出级模块的输入端；

细量化+输入级融合模块为复用输入级的MOS管型结构，用于在DAC输入信号中的低位数字码控制下对粗量化电压进行细量化处理，输出细量化电压并经输出级模块后得到DAC输出电压。

在其中一个实施例中，细量化+输入级融合模块的差分输入级为缓冲器、比较器或者PGA的差分输入级。

在其中一个实施例中，细量化+输入级融合模块的差分输入级为缓冲器的差分输入级，差分输入级包括共源放大差分结构、源跟随器差分结构或共源共栅放大差分结构。

在其中一个实施例中，细量化+输入级融合模块的差分输入级正端包括漏源分别并联的L个MOS管基本单元，每个MOS管基本单元的结构相同、MOS管的沟道长相同且沟道宽成二进制比例关系；L为低位数字码的总位数；

各MOS管基本单元的MOS管栅极分别在低位数字码中的各位数字码控制下选择接入粗量化电压；粗量化电压包括高量化电压或低量化电压。

在其中一个实施例中，MOS管基本单元包括选择开关和MOS管，选择开关的控制端用于接入低位数字码，选择开关的输入端连接粗量化模块的输出端，选择开关的输出端连接MOS管的栅极，MOS管的源级接地，MOS管的漏极连接输出级模块的负输入端。

在其中一个实施例中，细量化+输入级融合模块的差分输入级正端还包括终端补偿单元，终端补偿单元包括控制开关和基础MOS管，控制开关的控制端用于接入固定低电位，控制开关的输入端连接粗量化模块的输出端，控制开关的输出端连接基础MOS管的栅极，基础MOS管的源级接地，基础MOS管的漏极连接输出级模块的负输入端；

基础MOS管的沟道长与MOS管基本单元的MOS管的沟道长相同，各MOS管基本单元的MOS管沟道宽分别为基础MOS管沟道宽的m倍，其中，

，

)。

在其中一个实施例中，细量化+输入级融合模块的差分输入级负端包括漏源分别并联的2^L个相同基础MOS管，L为低位数字码的总位数；

各基础MOS管的栅极分别连接输出级模块的输出端，基础MOS管的源级接地，基础MOS管的漏极连接输出级模块的正输入端。

在其中一个实施例中，MOS管为NMOS管或PMOS管。

在其中一个实施例中，粗量化模块包括多个电阻串联组成的电阻串电路以及匹配的多个控制开关，各控制开关分别用于选择输出相应电阻两端的电压作为粗量化电压。

在其中一个实施例中，DAC输入信号中的高位数字码采用7-128译码。

上述技术方案中的一个技术方案具有如下优点和有益效果：

上述混合结构的数模转换电路，通过设计一种新的DAC架构，将分段DAC的第二段和后级电路的输入级融合在一起，降低架构的设计复杂度以及电路复杂度；由于在物理实现中电阻面积往往要比MOS管面积大，且通过MOS管来细量化电压会比电阻的细量化精度高，其一是因为分段电阻结构中第一段电阻在量化时，第二段电阻会并联在第一段电阻上，使得量化精度受到影响，其二是电阻在而物理实现中会伴随寄生电阻，导致匹配不好，从而也会影响量化精度，相比较而言，使用MOS管的量化精度则可以做到很高。因此，通过复用输入级的MOS管来实现分段DAC的细量化功能（如电阻型第二段的细量化），从而可以有效减小电路面积，并且在细量化时，使用MOS管代替电阻，可减少电阻精度不足对DAC精度的影响，从而达到更有效地降低DAC电路面积、电路复杂度和功耗，提升DAC的精度和线性度，大幅提高DAC的综合性能的目的。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为传统分段电阻结构的DAC架构示意图；

图2为一个实施例中混合结构的数模转换电路的结构示意图；

图3为一个实施例中细量化+输入级融合模块的电路结构示意图；

图4为一个实施例中细量化+输入级融合模块的的差分输入级正端电路结构的示意图；

图5为一个实施例中细量化+输入级融合模块的局部电路结构放大示意图；

图6为另一个实施例中混合结构的数模转换电路的结构示意图；

图7为一个实施例中DAC静态参数仿真结果示意图，其中，（a）为微分非线性结果，（b）为积分非线性结果。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

需要说明的是，在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置展示该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。

本领域技术人员可以理解，本文所描述的实施例可以与其它实施例相结合。在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语 “一端”、“另一端”以及类似的表述只是为了说明的目的。

如图1所示，传统分段电阻结构的DAC主要包含有四个部分：粗量化模块、细量化模块、缓冲器输入级和缓冲器输出级（传统分段DAC核心架构包括粗量化电路、细量化电路和缓冲器电路（BUFFER，简称BUF），缓冲器电路一般为运放，分为输入级和输出级两部分，主要目的是增加DAC的驱动能力。图1中，译码模块1（可表示为Decode1）用于将MSB数字码译为直接控制粗量化模块开关切换的控制码；译码模块2（可表示为Decode2）用于将LSB数字码译为直接控制细量化模块开关切换的数字码，触发器（可表示为Deglitch）；CLK表示时钟，V_REF表示参考电压VREF的值，V_OUT表示缓冲器的输出电压。

针对传统分段电阻结构的DAC所存在的综合性能不高的技术问题，本申请把细量化模块和缓冲器输入级融合到一起，把DAC原有的四个部分缩减为三个部分，也即粗量化模块、细量化模块+缓冲器输入级以及缓冲器输出级，从而进一步降低DAC面积以及电路复杂度，并且第二段不会影响第一段的输出，粗量化结果准确，使DAC具有良好的线性度。

下面将结合本发明实施例图中的附图，对本发明实施方式进行详细说明。

在一个实施例中，如图2所示，本申请实施例提供了一种混合结构的数模转换电路100，粗量化模块10、细量化+输入级融合模块20和输出级模块30。粗量化模块10为电阻型结构，用于在DAC输入信号中的高位数字码控制下进行粗量化处理并输出粗量化电压。细量化+输入级融合模块20的差分输入级正端连接粗量化模块10的输出端，细量化+输入级融合模块20的差分输入级负端连接输出级模块30的输出端，细量化+输入级融合模块20的输出端（V_op和V_on）连接输出级模块30的输入端。细量化+输入级融合模块20为复用输入级的MOS管型结构，用于在DAC输入信号中的低位数字码控制下对粗量化电压进行细量化处理，输出细量化电压并经输出级模块30后得到DAC输出电压V_OUT。

可以理解，上述混合结构的数模转换电路100的设计构思是：针对传统的电阻型分段DAC电路结构，将细量化模块融合到其后级电路的输入级，形成新的电路模块，即称为上述的细量化+输入级融合模块20，该模块通过复用原输入级的MOS管（具体增设的并联MOS管单元的数量可以根据DAC的低位部分量化需要而确定），来量化DAC的低位部分并同时配合输出级模块30保证DAC的驱动能力。因此，粗量化模块10和输出级模块30的电路结构及其工作原理，均可以参照本领域传统电阻型分段DAC电路结构中相应粗量化模块10和输出级模块30的同理理解，本说明书中不再展开单独详述。

具体的，对于一个N位的DAC转换处理，可以分为高H位和低L位两个部分，H和L的取值可根据实际转换需求来选择（N=H+L）。其中粗量化模块10为电阻型DAC结构，负责量化DAC的高H位，其主要由电阻串分压电路组成，通过DAC输入信号中的高H位的不同的数字码（记为MSB，也称高位数字码）可以得到不同的高量化/低量化电压，记为V_H和V_L，统称为粗量化电压。

细量化+输入级融合模块20通过把输入级的MOS管拆分成不同尺寸的MOS管并联单元（如可拆分成L个或L+1个MOS管单元并联支路），DAC输入信号中的低L位数字码（记为LSB，也称低位数字码）控制并联的MOS管单元的栅极接高量化/低量化电压从而改变细量化+输入级融合模块20的输出电压，以此来实现细量化处理。细量化+输入级融合模块20的输出电压经过输出级模块30后得到DAC的输出电压。图2中S表示细量化+输入级融合模块20中接高量化/低量化电压的控制开关，由时钟控制模块为数字码的解码模块直接提供正常工作所需的时钟。

上述混合结构的数模转换电路100，通过设计一种新的DAC架构，将分段DAC的第二段和后级电路的输入级融合在一起，降低架构的设计复杂度以及电路复杂度；由于在物理实现中电阻面积往往要比MOS管面积大，且通过MOS管来细量化电压会比电阻的细量化精度高，其一是因为分段电阻结构中第一段电阻在量化时，第二段电阻会并联在第一段电阻上，使得量化精度受到影响，其二是电阻在而物理实现中会伴随寄生电阻，导致匹配不好，从而也会影响量化精度，相比较而言，使用MOS管的量化精度则可以做到很高。因此，通过复用输入级的MOS管来实现分段DAC的细量化功能（如电阻型第二段的细量化），从而可以有效减小电路面积，并且在细量化时，使用MOS管代替电阻，可减少电阻精度不足对DAC精度的影响，从而达到更有效地降低DAC电路面积、电路复杂度和功耗，提升DAC的精度和线性度，大幅提高DAC的综合性能的目的。

在一个实施例中，细量化+输入级融合模块20的差分输入级为缓冲器、比较器或者PGA（Programmable Gain Amplifier，可编程增益放大器）的差分输入级。

可以理解，DAC的后级电路可以是连接的缓冲器，也可以是比较器，还可以是PGA等本领域的电路模块，把DAC的输出作为这些电路模块的输入，也即可以将细量化模块与这些电路模块的输入级融合，其原理均相同，只要保证输入级为差分结构即可，因此采用细量化+输入级融合模块20的电路设计，可以使得DAC适用性较强。

在一个实施例中，细量化+输入级融合模块20的差分输入级为缓冲器的差分输入级。差分输入级包括共源放大差分结构、源跟随器差分结构或共源共栅放大差分结构。

进一步的，在本实施例中，DAC的后级电路是连接的缓冲器，因此细量化+输入级融合模块20的差分输入级即为缓冲器的差分输入级，其差分结构可以是本领域的共源放大差分结构，也可以是本领域的常用的源跟随器差分结构，还可以是本领域的共源共栅放大差分结构，各类型差分结构原理相同，差分输入级正端（可以记为M_左）输入为粗量化模块10的输出电压，通过DAC输入信号中的低位数字码控制值改变选择接入高量化电压或低量化电压，实现差分输入级输出电压的不同，达到细量化的目的，差分输入级负端（可以记为M_右）输入为输出级模块30的输出电压反馈而来。

通过以缓冲器的输入级与细量化融合，可以在增加DAC驱动能力的同时，实现DAC的低位部分的细量化功能。

在一个实施例中，如图3所示，细量化+输入级融合模块20的差分输入级正端202包括漏源分别并联的L个MOS管基本单元2021，每个MOS管基本单元2021的结构相同、MOS管的沟道长相同且沟道宽成二进制比例关系；L为低位数字码的总位数。各MOS管基本单元2021的MOS管栅极分别在低位数字码中的各位数字码控制下选择接入粗量化电压；粗量化电压包括高量化电压或低量化电压。

可以理解，在细量化+输入级融合模块20的差分输入级正端202（可记为M_左，负端则相应的可以记为M_右）的电路中，将原差分输入级正端202的MOS管复用了L个，形成L个MOS管基本单元2021并且每个MOS管基本单元2021都由不同的相应数字码控制，以支持细量化和输入级功能的实现。每个MOS管基本单元2021的电路结构相同，每个MOS管基本单元2021中包含的MOS管的沟道长也相同，以更好地实现电路版图匹配并方便电路设计。但每个MOS管基本单元2021中MOS管的沟道宽不同，而是所有MOS管基本单元2021中的MOS管的沟道宽之间形成二进制比例关系。

具体的，所有MOS管基本单元2021中MOS管的宽长比影响跨导（即漏极电流变化量与栅源电压变化量的比值），设置了MOS管的沟道长相同，当MOS管的宽成二进制比例关系时，所有MOS管基本单元2021中MOS管的跨导也成二进制比例关系变化，最后会反映到输出电压上也成二进制比例关系变化，即通过改变每个MOS管的栅极接入电压的变化（V_H或V_L，V_H表示高量化电压，V_L表示低量化电压）来实现缓冲器输出级的输出电压按照所需的二进制比例关系的规律变化，然后通过不同的低位数字码可以得到不同的输出电压，这也是DAC的工作原理。

通过上述漏源分别并联的L个MOS管基本单元2021设计，可以更简约的电路结构设计，实现所需的细量化与输入级融合设计。

在一个实施例中，如图4所示，MOS管基本单元2021包括选择开关S _i 和MOS管M_Nj ，选择开关S _i 的控制端用于接入低位数字码，选择开关S _i 的输入端连接粗量化模块10的输出端，选择开关S _i 的输出端连接MOS管M_Nj 的栅极。MOS管M_Nj 的源级接地，MOS管M_Nj 的漏极连接输出级模块30的负输入端。其中，

，

。

进一步的，在本实施例中，每个MOS管基本单元2021均由MOS管M_Nj 及其输入电压选择控制的选择开关S _i 组成，选择开关S _i 由相应位的低位数字码控制，该低位数字码为高（D=1）则控制MOS管M_Nj 的栅极接V_H，该低位数字码为低（D=0）则控制MOS管M_Nj 的栅极接V_L。根据L值的不同，可并联不同个数的MOS管基本单元2021，每个MOS管基本单元2021中的MOS管M_Nj 沟道长相同（MOS沟道长相同可以更好实现版图匹配，方便电路设计，后续设置二进制比例关系时只需改变沟道宽即可），沟道宽成二进制比例关系。

需要说明的是，如图4中所示的差分输入级的电路是以共源放大差分结构的缓冲器输入级为例的示意图，其余类型的差分结构原理相同。如图4中除包括改进的上述各MOS管基本单元2021外，可以包括了既有的电阻、供电源VDD和恒流源等组成器件，本领域技术人员可以参照传统共源放大差分结构的缓冲器输入级中包括的相同器件的工作原理，对图4中包括的前述既有组成器件同理理解，其余附图中相同部分亦同理。

通过上述MOS管基本单元2021的具体结构设计，电路结构简约高效，能够更好地减小电路面积并降低设计生产成本。

在一个实施例中，如图4所示，细量化+输入级融合模块20的差分输入级正端202还包括终端补偿单元204。终端补偿单元204包括控制开关S₀₀和基础MOS管M₀，控制开关S₀₀的控制端用于接入固定低电位（记为D₀₀）低位数字码，控制开关S₀₀的输入端连接粗量化模块10的输出端，控制开关S₀₀的输出端连接基础MOS管M₀的栅极。基础MOS管M₀的源级接地，基础MOS管M₀的漏极连接输出级模块30的负输入端。基础MOS管M₀的沟道长与MOS管基本单元2021的MOS管的沟道长相同，各MOS管基本单元2021的MOS管沟道宽分别为基础MOS管M₀沟道宽的m倍，其中，m=2ⁱ，i∈[0，L)。

进一步的，在本实施例中，细量化+输入级融合模块20的差分输入级正端202还设置有终端补偿单元204，从而与各MOS管基本单元2021共同组成并联的L+1个结构相同、MOS管尺寸不同的MOS管单元，以终端补偿单元204中的MOS管为基础MOS管M₀，所有MOS管基本单元2021的沟道宽之比可表示为1:2:4:…:2^L-1，结合电路版图实现，可设置各MOS管基本单元2021的比例系数m值为M₀的2ⁱ，即可实现MOS管的沟道宽之比符合上述二进制要求。

具体的，例如在电路设计中，往往需要设置MOS管的沟道宽成比例的变化（一般是整数倍比例，而根据DAC需求，需成二进制比例关系变化）比如M₁=2*M₀，在电路中可以通过将M₀设置为基础MOS管，然后将M₁管的m值设置为2即可实现M₁=2*M₀。m值可以看做有m个基础MOS管复制m份，源漏分别并联在一起，如下文图5中右上角的电路部分示意，图5中为m=4的示例说明，由于在本申请中需要获得二进制关系，m值只需取2ⁱ即可，i的取值为正整数，i<L，例如低5位，实现1:1:2:4:8:16即可。

固定低电位D₀₀=0，用于使控制开关S₀₀的控制端在D₀₀的控制下，保持控制开关S₀₀的输入端接入粗量化模块10输出的低量化电压V_L，以使M₀的栅极保持接入低量化电压V_L，从而确保终端补偿的实现。

终端补偿单元204起终端补偿作用，如上述比例1:1:2:4:8:16，其中第一个1即为终端补偿，通过设置终端补偿单元204，与各MOS管基本单元2021共同组成细量化+输入级融合模块20的差分输入级正端202的核心电路，可以保证DAC细量化与全范围转换的高效实现。

进一步的，关于上述细量化具体实现的理论推导可以如下所示：

假设每个基本单元中MOS管跨导（漏极电流变化量与栅源电压变化量的比值）可近似看作不随输入电压（栅源电压）的变化而变化，

记终端补偿单元204中M₀的跨导为

。由于差分输入级正端202（M_左）由2^L个M0组成，所以M_左的跨导G _m 与

关系为：

（1）

所以M₀（引入M₀是为了更好说明每个管子的宽不同，M₀应指m=1的管子，即图4和图5中的终端补偿单元204，其余m不为1的不能称为M₀）

的跨导为：

（2）

假设M_左的等效输入电压为V _X ，根据图4可知：

（3）

M_左的总电流等于各支路电流之和，可得：

（4）

其中

，分别为M₀，M_N0，…，M_NL-1栅极输入电压。则：

（5）

上式中

表示参考电压。

将式（5）带入式（4）中可得M_左的总电流：

（6）

则DAC输出电压（DAC传输函数）为：

（7）

根据上式（7）可知，该细量化+输入级融合模块20可正确实现细量化功能，并且具有良好线性度。根据粗量化模块10可知：

（8）

（9）

上三式（7）、（8）和（9）合并化简可得DAC传输函数为：

（10）

根据上式（10）的DAC传输函数可知，本申请的DAC结构可以实现DAC量化功能且能保证良好的单调性。

在一个实施例中，如图4所示，细量化+输入级融合模块20的差分输入级负端包括漏源分别并联的2^L个相同基础MOS管，L为低位数字码的总位数。各基础MOS管的栅极分别连接输出级模块30的输出端，基础MOS管的源级接地，基础MOS管的漏极连接输出级模块30的正输入端。

可以理解，细量化+输入级融合模块20的差分输入级负端也设计了与正端类似的单元结构，以配合细量化+输入级融合模块20的差分输入级正端202实现完整的输入级功能。

在一个实施例中，进一步的，上述细量化+输入级融合模块20中的MOS管可以为NMOS管或PMOS管。

在一个实施例中，如图6所示，粗量化模块10包括多个电阻R串联组成的电阻串电路以及匹配的多个控制开关，各控制开关分别用于选择输出相应电阻R两端的电压作为粗量化电压。可以理解，粗量化模块10采用传统的电阻串及其控制开关的经典结构，图6中译码模块1用于将MSB数字码译为直接控制粗量化模块10开关切换的控制码；译码模块2用于将LSB数字码译为直接控制细量化+输入级融合模块20开关切换的数字码；

表示参考电压，S表示细量化+输入级融合模块20中的选择开关。

在一个实施例中，为了更便于理解本申请的上述方案，下面根据上述方案内容，以一个12（7+5）位DAC的设计为例进行举例说明。高H位（MSB，记D₁₁-D₅）和低L位（LSB，记D₄-D₀）的分段方式，如图5和图6所示，粗量化模块10是由128个电阻值为R的电阻组成的电阻串电路，每两个电阻之间分别设有选择高量化电压和低量化电压输出的控制开关，电阻串一端连接到地，另一端接入参考电压VREF。电阻串将参考电压VREF均分，分压的对应电位表达式（此示例中H=7）：

（11）

其中，

，V _REF 参考电压VREF的值。

进一步的，DAC输入信号中的高位数字码采用7-128译码。具体的，MSB（此处使用的是7-128译码）来控制开关选择不同的电阻串分压电位（根据MSB的不同选择电阻串中其中一个电阻的两端电压作为V _H 和V _L ，如下式（12）和式（13）计算所示）得到粗量化模块10输出的高量化电压（V _H ）和低量化电压（V _L ），通过计算可得：

（12）

（13）

细量化+输入级融合模块20对粗量化得到的高量化/低量化电压继续进行量化，如图6所示，细量化+输入级融合模块20和输出级模块30以跟随器的形式连接，输出级模块30的输出端接入细量化+输入级融合模块20的差分输入级负端，假设细量化+输入级融合模块20的差分输入级正端202的等效电压为V _X 则：

（14）

输出电压V _OUT 随细量化+输入级融合模块20的差分输入级正端202的等效电压V _X 变化而变化。

细量化+输入级融合模块20负责实现细量化与输入级功能，具体电路如图5所示，其差分输入级正端202（M_左）输入为粗量化模块10的输出电压，通过数字码LSB控制值改变选择接入高量化电压和低量化电压，来实现输出电压的不同，达到细量化的目的；其差分输入级负端（M_右）输入为输出级模块30的输出反馈而来。

细量化+输入级融合模块20的差分输入级正端202由L+1个类似终端补偿单元204的基本单元并联而成，每个基本单元包括MOS管及其相应开关，每个基本单元由不同的低位数字码控制，根据L值的不同，可并联不同个数的基本单元。每个基本单元中的MOS管沟道长相同，沟道宽成二进制比例关系，即每个MOS管沟道宽之比为1:2:4:…:2 ^L-1 ，考虑到版图实现，通过设置各基本单元的m值为2ⁱ，即可实现MOS管的沟道宽之比符合上述二进制要求，其中终端补偿单元204起终端补偿作用，参与实际DAC转换。

细量化+输入级融合模块20的右边（也即差分输入级负端）NMOS管M_右由2 ^L 个源漏分别并联的基础MOS管M₀组成（此实例中L=5）即m值为2 ^L ，记M_右的总跨导为G_m，由于差分对在平衡状态时电流相等，并且宽长比也相等，所以跨导相同，即M_左管的跨导同样为G_m。

假设对于每个基本单元的NMOS管而言，无论栅极电压接V _H 还是V _L ，跨导都不会随V _H 和V _L 的变化发生改变。记基本单元内NMOS管M₀的跨导为g_m0。由于M_左由2 ^L 个基础MOS管组成，所以：

所以M_N0-M_NL-1的跨导为：

假设M_左的等效输入电压为V _X ，根据图6可知：

M_左的总电流等于各支路电流之和，可得：

其中

，分别为M₀，M_N0，…，M_NL-1栅极输入电压。则：

将上式带入前式中可得M_左的总电流：

则DAC输出电压（DAC传输函数）为：

在此实例中，H=7，L=5，带入上式得：

至此，该示例的DAC转换推导已完成，通过上述推导分析，证明该DAC结构可实现DAC功能。在Cadence应用中将此12位DAC电路搭建出来，进行静态参数仿真，结果如图7所示，图7（a）中微分非线性（DNL）为-0.06LSB/+0.039LSB，图7（b）中积分非线性（INL）为-0.287LSB/+1.063LSB。经实践验证，本申请上述设计方案适用于分段DAC中，对位数无要求，例如在8-16位DAC中均适用。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可做出若干变形和改进，都属于本申请保护范围。因此本申请专利的保护范围应以所附权利要求为准。

Claims (8)

1.一种混合结构的数模转换电路，其特征在于，包括粗量化模块、细量化+输入级融合模块和输出级模块，所述粗量化模块为电阻型结构，用于在DAC输入信号中的高位数字码控制下进行粗量化处理并输出粗量化电压；

所述细量化+输入级融合模块的差分输入级正端连接所述粗量化模块的输出端，所述细量化+输入级融合模块的差分输入级负端连接所述输出级模块的输出端，所述细量化+输入级融合模块的输出端连接所述输出级模块的输入端；

所述细量化+输入级融合模块为复用输入级的MOS管型结构，用于在所述DAC输入信号中的低位数字码控制下对所述粗量化电压进行细量化处理，输出细量化电压并经所述输出级模块后得到DAC输出电压；

所述细量化+输入级融合模块的差分输入级正端包括漏源分别并联的L个MOS管基本单元，每个所述MOS管基本单元的结构相同、MOS管的沟道长相同且沟道宽成二进制比例关系；L为所述低位数字码的总位数；

各所述MOS管基本单元的MOS管栅极分别在所述低位数字码中的各位数字码控制下选择接入所述粗量化电压，MOS管源极接地且MOS管漏极连接所述输出级模块的负输入端；所述粗量化电压包括高量化电压或低量化电压；

所述细量化+输入级融合模块的差分输入级负端包括漏源分别并联的2^L个相同基础MOS管；

各所述基础MOS管的栅极分别连接所述输出级模块的输出端，所述基础MOS管的源级接地，所述基础MOS管的漏极连接所述输出级模块的正输入端。

2.根据权利要求1所述的混合结构的数模转换电路，其特征在于，所述细量化+输入级融合模块的差分输入级为缓冲器、比较器或者PGA的差分输入级。

3.根据权利要求1或2所述的混合结构的数模转换电路，其特征在于，所述细量化+输入级融合模块的差分输入级为缓冲器的差分输入级，所述差分输入级包括共源放大差分结构、源跟随器差分结构或共源共栅放大差分结构。

4.根据权利要求3所述的混合结构的数模转换电路，其特征在于，所述MOS管基本单元包括选择开关和MOS管，所述选择开关的控制端用于接入所述低位数字码，所述选择开关的输入端连接所述粗量化模块的输出端，所述选择开关的输出端连接所述MOS管的栅极，所述MOS管的源级接地，所述MOS管的漏极连接所述输出级模块的负输入端。

5.根据权利要求4所述的混合结构的数模转换电路，其特征在于，所述细量化+输入级融合模块的差分输入级正端还包括终端补偿单元，所述终端补偿单元包括控制开关和基础MOS管，所述控制开关的控制端用于接入固定低电位，所述控制开关的输入端连接所述粗量化模块的输出端，所述控制开关的输出端连接所述基础MOS管的栅极，所述基础MOS管的源级接地，所述基础MOS管的漏极连接所述输出级模块的负输入端；

所述基础MOS管的沟道长与所述MOS管基本单元的MOS管的沟道长相同，各所述MOS管基本单元的MOS管沟道宽分别为所述基础MOS管沟道宽的m倍，其中，m=2ⁱ，i∈[0，L)。

6.根据权利要求3所述的混合结构的数模转换电路，其特征在于，所述MOS管为NMOS管或PMOS管。

7.根据权利要求1所述的混合结构的数模转换电路，其特征在于，所述粗量化模块包括多个电阻串联组成的电阻串电路以及匹配的多个控制开关，各所述控制开关分别用于选择输出相应电阻两端的电压作为所述粗量化电压。

8.根据权利要求7所述的混合结构的数模转换电路，其特征在于，所述DAC输入信号中的高位数字码采用7-128译码。

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