CN115274475A - 一种具有高密度连接层的芯片封装方法及其芯片封装结构 - Google Patents
一种具有高密度连接层的芯片封装方法及其芯片封装结构 Download PDFInfo
- Publication number
- CN115274475A CN115274475A CN202211179108.2A CN202211179108A CN115274475A CN 115274475 A CN115274475 A CN 115274475A CN 202211179108 A CN202211179108 A CN 202211179108A CN 115274475 A CN115274475 A CN 115274475A
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- metal wiring
- chip
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 120
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 228
- 229910052751 metal Inorganic materials 0.000 claims abstract description 139
- 239000002184 metal Substances 0.000 claims abstract description 139
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 47
- 229910052802 copper Inorganic materials 0.000 claims description 47
- 239000010949 copper Substances 0.000 claims description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 43
- 229910052710 silicon Inorganic materials 0.000 claims description 43
- 239000010703 silicon Substances 0.000 claims description 43
- 230000000149 penetrating effect Effects 0.000 claims description 22
- 238000000227 grinding Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 14
- 238000009713 electroplating Methods 0.000 claims description 12
- 238000004544 sputter deposition Methods 0.000 claims description 12
- 239000000853 adhesive Substances 0.000 claims description 10
- 230000001070 adhesive effect Effects 0.000 claims description 10
- 238000005520 cutting process Methods 0.000 claims description 9
- 239000000945 filler Substances 0.000 claims description 9
- 229910000679 solder Inorganic materials 0.000 claims description 9
- 238000001746 injection moulding Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000002360 preparation method Methods 0.000 claims description 6
- 238000003825 pressing Methods 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 238000003892 spreading Methods 0.000 claims 1
- 238000003466 welding Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 427
- 238000000465 moulding Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 239000012790 adhesive layer Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16153—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/16155—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
- H01L2224/16157—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
本发明公开了一种具有高密度连接层的芯片封装方法及其芯片封装结构,该方法包括步骤:S1:制备具有多层金属布线层的高密度连接层;S2:预备基板中间体,将高密度连接层贴装于基板中间体上;S3:继续完成基板的制作,高密度连接层嵌于基板内,在基本的表层介电层上制备第一类焊盘、第二类焊盘,使第一类焊盘与多层金属布线层连接,第二类焊盘与基板中间体的线路层连接;S4:将芯片倒装于基板表面,芯片设有第一类凸块、第二类凸块,第一类凸块与第一类焊盘连接,第二类凸块与第二类焊盘连接。制备的芯片封装结构以单面或双面的高密度连接层取代一部分基板内部的线路层,从而减少基板层数、厚度,降低排版布线的难度,提高集成度和性能。
Description
技术领域
本发明涉及半导体封装技术领域,更具体涉及一种具有高密度连接层的芯片封装方法及其芯片封装结构。
背景技术
现有技术中,倒装芯片封装是将工作面上制有凸点电极的芯片朝下,与封装衬底直接键合,通过芯片上呈阵列排布的凸点来实现芯片与封装衬底的互连。封装衬底一般选用基板,基板包括至少一层介电层、在介电层上分布的线路层,相邻介电层之间的线路层之间电连接。
为了满足集成化、高密度化的封装要求,一个封装结构往往需要设置更多的线路以及引脚数目,这就需要设置更多的基板层数,以便于布局设计电路。
然而,基板的层数越多,排版布线难度增加,制作工艺也越复杂,封装结构的集成度大大降低,无法满足集成化的需求,另外,也不可避免的导致成本增加。
因此,亟需一种能够减少基板层数、提高电路集成度和性能的芯片封装方法。
发明内容
为了解决上述问题,本发明提供了一种具有高密度连接层的芯片封装方法及其芯片封装结构,以高密度连接层取代一部分基板内部的线路层,从而减少基板层数、厚度,降低基板排版布线的难度,提高电路的集成度和性能。
根据本发明的一个方面,提供了一种具有高密度连接层的芯片封装方法,所述方法包括如下步骤:
S1:制备高密度连接层,高密度连接层包括多层金属布线层,多层金属布线层的表面具有导电凸块;
S2:预备基板中间体,基板中间体包括至少一层介电层、贯穿介电层的线路层,将高密度连接层贴装于基板中间体上;
S3:继续完成基板的制作,在基板中间体上制备表层介电层,高密度连接层嵌于基板的表层介电层内,表层介电层上制备第一类焊盘、第二类焊盘,第一类焊盘的底部与多层金属布线层的导电凸块电连接,第一类焊盘的顶部暴露于表层介电层,第二类焊盘贯穿表层介电层,且第二类焊盘的底部与基板中间体的线路层电连接;
S4:将芯片倒装于基板表面,芯片设有第一类凸块、第二类凸块,第一类凸块与第一类焊盘电连接,所述第二类凸块与第二类焊盘电连接。
在一些实施方式中,所述步骤S4完成后,继续完成芯片的封装,对芯片底部与基板之间填充填料,芯片的表面涂覆有导热界面层,导热界面层上贴装有散热片,散热片与基板表面通过粘结材料连接,基板未封装芯片的一侧的线路层上制作焊球,完成球栅阵列封装。
在一些实施方式中,所述步骤S4中,倒装于基板表面的芯片至少设有两个,两个相邻芯片的第一类凸块位置相靠近,两个相邻芯片的第一类凸块均连接于多层金属布线层的导电凸块,使相邻的两个芯片通过高密度连接层相连接。
在一些实施方式中,第一类凸块的直径尺寸为25~65μm,相邻第一类凸块的中心间距尺寸为40~100μm,第二类凸块的直径尺寸为60~150μm,相邻第二类凸块的中心间距尺寸为100~300μm。
在一些实施方式中,步骤S1中所述高密度连接层为双面高密度连接层,高密度连接层还包括设于多层金属布线层一侧的塑封层一,塑封层一内设有贯穿塑封层一的铜柱,铜柱的两端分别与多层金属布线层下表面的导电凸块、基板中间体的线路层电连接;
所述高密度连接层的制备包括如下步骤:
S1-1A:在衬底上制备铜柱:预备衬底,依次采用涂胶、曝光、显影工艺,在衬底上制备图案化开口的光刻胶层,在开口内采用电镀或者溅射工艺制备铜柱,去除光刻胶层;
S1-2A:制备包裹铜柱的塑封层一:在衬底上形成包裹铜柱的塑封层一,并露出铜柱的端面;若塑封层一高于铜柱,通过研磨塑封层一表面,使铜柱的端面露出;
S1-3A:在塑封层一表面制备多层金属布线层:在塑封层一表面制备图案化开口的绝缘介质层,在开口内采用电镀或者溅射工艺形成多层金属布线层,多层金属布线层的表面具有导电凸块,相邻金属布线层之间存在互连,多层金属布线层与铜柱之间存在互连;所述多层金属布线层的金属布线层为2~10层;
S1-4A:去除衬底:去除衬底,研磨减薄塑封层一,使远离多层金属布线层一侧的铜柱露出;
S1-5A:切割成单颗,获得双面高密度连接层。
在一些实施方式中,步骤S1中所述高密度连接层还包括设于多层金属布线层一侧的塑封层二,塑封层二内设有硅片,硅片与多层金属布线层表面的导电凸块电连接;
所述高密度连接层的制备包括如下步骤:
S1-1B:倒装硅片:预备经过研磨减薄处理后的硅片,硅片由晶圆切割而成、且硅片中不包含器件,预备载体晶圆,在载体晶圆上贴合临时键合层,硅片研磨减薄后形成磨面和光面,将硅片的光面倒装压合于临时键合层上;
S1-2B:制备包裹硅片的塑封层二:采用注塑方式对临时键合层进行塑封,形成包裹硅片的塑封层二,硅片被包裹于塑封层二内部;
S1-3B:制备多层金属布线层:通过解键合剥离载体晶圆和临时键合层,在硅片的光面先制备图案化开口的绝缘介质层,在开口内采用电镀或者溅射工艺形成所述多层金属布线层,多层金属布线层的表面具有导电凸块,相邻金属布线层之间存在互连;所述多层金属布线层的金属布线层为2~10层;
S1-4B:减薄塑封层二:减薄后的塑封层二的厚度至少大于硅片的厚度;
S1-5B:切割成单颗,获得高密度连接层。
在一些实施方式中,步骤S1中所述高密度连接层还包括设于多层金属布线层一侧的塑封层三;
所述高密度连接层的制备包括如下步骤:
S1-1C:在衬底上制备塑封层三:预备衬底,采用注塑或层压工艺在衬底上制备塑封层三;
S1-2C:制备多层金属布线层:在塑封层三表面制备图案化开口的绝缘介质层,在开口内采用电镀或者溅射工艺形成所述多层金属布线层,多层金属布线层的表面具有导电凸块,相邻金属布线层之间存在互连;所述多层金属布线层的金属布线层为2~10层;
S1-3C:减薄塑封层三:去除衬底后,减薄塑封层三;
S1-4C:切割成单颗,获得高密度连接层。
根据本发明的另一个方面,提供了一种具有高密度连接层的芯片封装结构,所述芯片封装结构包括基板、嵌于基板内的高密度连接层、倒装于基板表面的芯片,基板具有表层介电层,高密度连接层位于表层介电层内,表层介电层下方的基板包括至少一层介电层、以及贯穿介电层的线路层,高密度连接层包括多层金属布线层、位于多层金属布线层一侧的塑封层、以及贯穿塑封层的铜柱,多层金属布线层的上下面均设有导电凸块,铜柱的两端分别与多层金属布线层一侧的导电凸块、基板的线路层电连接,芯片设有第一类凸块、第二类凸块,第一类凸块通过第一类焊盘与多层金属布线层的导电凸块相连接,第二类凸块通过第二类焊盘与基板的线路层相连接,第二类焊盘贯穿设置于表层介电层。
在一些实施方式中,倒装于基板表面的芯片至少设有两个,两个相邻芯片的第一类凸块位置相靠近,两个相邻芯片的第一类凸块均连接于多层金属布线层的导电凸块,使相邻的两个芯片通过高密度连接层相连接。
根据本发明的另一个方面,提供了一种具有高密度连接层的芯片封装结构,所述芯片封装结构包括基板、嵌于基板内的高密度连接层、倒装于基板表面的芯片,基板具有表层介电层,高密度连接层位于表层介电层内,表层介电层设有第二类焊盘,表层介电层下方的基板包括至少一层介电层、以及贯穿介电层的线路层,高密度连接层包括多层金属布线层、以及位于多层金属布线层一侧的塑封层二,塑封层二内设有硅片,多层金属布线层的上下面均设有导电凸块,硅片与多层金属布线层一侧的导电凸块相连接,芯片设有第一类凸块、第二类凸块,多层金属布线层另一侧的导电凸块通过第一类焊盘与第一类凸块电连接,第二类凸块与第二类焊盘电连接,芯片底部与基板之间填充有填料,芯片的表面涂覆有导热界面,导热界面层上贴装有散热片,散热片与基板表面通过粘结材料连接,基板未封装芯片的一侧的线路层上制作焊球。
根据本发明的另一个方面,提供了一种具有高密度连接层的芯片封装结构,所述芯片封装结构包括基板、嵌于基板内的高密度连接层、倒装于基板表面的芯片,基板具有表层介电层,高密度连接层位于表层介电层内,表层介电层设有第二类焊盘,表层介电层下方的基板包括至少一层介电层、以及贯穿介电层的线路层,高密度连接层包括多层金属布线层、以及位于多层金属布线层一侧的塑封层三,多层金属布线层设有导电凸块,芯片设有第一类凸块、第二类凸块,导电凸块通过第一类焊盘与第一类凸块电连接,第二类凸块与第二类焊盘电连接,芯片底部与基板之间填充有填料,芯片的表面涂覆有导热界面,导热界面层上贴装有散热片,散热片与基板表面通过粘结材料连接,基板未封装芯片的一侧的线路层上制作焊球。
与现有技术相比,本发明的有益效果是:本发明提供了一种具有高密度连接层的芯片封装方法及其芯片封装结构,先制备所需结构的高密度连接层,再将高密度连接层贴装于基板中间体,继续完成基板的制作,使高密度连接层嵌入基板内,然后将芯片倒装于基板完成封装,该芯片封装方法利用晶圆级工艺,将芯片与基板互连,具有多层金属布线层的高密度连接层嵌于基板能够取代一部分基板内部的线路层,从而可减少基板层数;高密度连接层可采用微米级的光刻机预先制作完成,工艺路线相对简单易行,降低成本;高密度连接层的具体结构可多样化,增加了设计的灵活性,减少了基板排版布线的困难程度,且基板结合高密度连接层,可以减少基板的厚度,使各器件能以更紧凑的方式排列,从而提高电路的集成度和性能;本发明制备而成的芯片封装结构内部高密度连接层,可以是单面的高密度连接层也可以是双面的高密度连接层,双面的高密度连接层相较于单面的高密度连接层与基板之间的互连增多,双面的高密度连接层的连接效率更高,降低了芯片封装结构的走线难度。
附图说明
图1是本发明实施例1的高密度连接层的制备过程结构示意图;
图2是本发明实施例1的高密度连接层贴装于基板中间体的结构示意图;
图3是本发明实施例1的高密度连接层嵌于基板后的结构示意图;
图4是本发明实施例1的芯片封装结构图;
图5是本发明实施例1的芯片上第一类凸块、第二类凸块的分布示意图;
图6是本发明实施例2的高密度连接层的制备过程结构示意图;
图7是本发明实施例2的芯片封装结构图;
图8是本发明实施例3的高密度连接层的制备过程结构示意图;
图9是本发明实施例3的芯片封装结构图;
图10是本发明实施例4的芯片封装结构图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此,以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围,而是仅仅表示本发明的选定实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
实施例1
如图4所示,通过本发明实施例提供的具有高密度连接层的芯片封装方法制得芯片封装结构,该芯片封装结构包括基板1、嵌于基板1的高密度连接层2、以及倒装于基板1表面的至少两个芯片3。每个芯片3均具有第一类凸块31和第二类凸块32。基板1具有表层介电层103,高密度连接层2位于表层介电层103内,表层介电层103下方的基板包括至少一层介电层101、以及贯穿介电层101的线路层102。该高密度连接层2为双面高密度连接层2,即上下面均能与其他器件实现电连接,该高密度连接层2包括多层金属布线层21、以及位于多层金属布线层21一侧的塑封层一22,塑封层一22内贯穿有铜柱23,多层金属布线层21的上下面均设有导电凸块211,且铜柱23与多层金属布线层21一侧的导电凸块211电连接。高密度连接层2嵌于基板1内,铜柱23与基板1的线路层102电连接,多层金属布线层21另一侧的导电凸块211通过第一类焊盘104与芯片3的第一类凸块31电连接,芯片3的第二类凸块32与基板1的第二类焊盘105电连接,第二类焊盘105贯穿设置于表层介电层103。倒装于基板1表面的两个相邻芯片3的第一类凸块31位置相靠近,具体的,比如位于左边的芯片3的第一类凸块31位置处于该芯片3的下表面右侧,位于右边的芯片3的第一类凸块31位置处于该芯片3的下表面左侧,这样,有利于实现相邻的两个芯片3通过同一高密度连接层2相连接。
该芯片封装结构所采用的芯片封装方法,包括如下步骤:
S1:制备高密度连接层2,具体的,如图1所示:
S1-1A:在衬底24上制备铜柱23:如1-1A所示,预备晶圆级衬底24,依次采用涂胶、曝光、显影工艺,在衬底24上制备图案化开口的光刻胶层,在开口内采用电镀或者溅射工艺制备铜柱23,去除光刻胶层;其中,衬底24的材料为硅、陶瓷、玻璃中的一种,具有支撑的作用;制备的铜柱23高度为100~200μm,该铜柱23作为导电结构,后续和基板1内部的线路层连接。
S1-2A:制备包裹铜柱23的塑封层一22:如1-2A所示,采用注塑方式对步骤S1-1A形成的衬底24进行塑封、形成包裹铜柱23的塑封层一22,也可以采用ABF压膜方式在衬底24上形成包裹铜柱23的塑封层一22,并露出铜柱23的端面;若塑封后,塑封层一22高于铜柱23,则通过研磨工艺,对塑封层一22表面进行研磨,使铜柱23的端面露出。
S1-3A:在塑封层一22表面制备多层金属布线层21:如1-3A所示,在塑封层一22表面制备图案化开口的绝缘介质层212,绝缘介质层212的材料选用PI、PBO、BCB中的一种,在开口内采用电镀或者溅射工艺形成多层金属布线层21,相邻金属布线层之间存在互连,多层金属布线层21的上下面具有导电凸块211,多层金属布线层21通过一侧的导电凸块211与铜柱23之间存在互连;多层金属布线层21另一侧的导电凸块211用于后续和基板1的焊盘或者线路层相连,多层金属布线层21的金属布线层为2~10层,多层金属布线层21的金属布线层可以以铜、铝等金属材质为导电材料。
S1-4A:去除衬底24:如1-4A所示,去除衬底24,研磨掉一部分塑封层一22,使塑封层一22减薄,使远离多层金属布线层21一侧的铜柱23露出。
S1-5A:步骤S1-4A形成的结构,切割成单颗,获得双面高密度连接层2(如1-5A所示)。双面高密度连接层2一侧暴露出导电凸块211、另一侧暴露出铜柱23,便于后续与基板1或者芯片3互连。
S2:预备基板中间体11,基板中间体11包括至少一层介电层101、贯穿介电层101的线路层102,如图2所示,将步骤S1制得的高密度连接层2贴装于基板中间体11上,使铜柱23与基板中间体11的线路层102相连。
S3:如图3所示,继续完成基板1的制作,在基板中间体11上制备表层介电层103,使高密度连接层2嵌于基板1的表层介电层103内,在表层介电层103上制备第一类焊盘104、第二类焊盘105,第一类焊盘104的底部与多层金属布线层21的导电凸块211电连接,第一类焊盘104的顶部暴露于表层介电层103,第二类焊盘105贯穿表面介电层103,且第二类焊盘105的底部与基板中间体11的线路层102电连接。
S4:如图4所示,将至少两个芯片3倒装于基板1表面,每个芯片3均设置有两类凸块,分别为第一类凸块31和第二类凸块32,两个芯片3的第一类凸块31均通过第一类焊盘104、使芯片3与多层金属布线层21的导电凸块211相连接,使相邻的两个芯片3通过高密度连接层2相连接,芯片3的第二类凸块32与第二类焊盘105电连接。第一类凸块31的直径尺寸为25~65μm,相邻两个第一类凸块31的中心之间的间距尺寸为40~100μm。第二类凸块32的直径尺寸为60~150μm,相邻两个第二类凸块32的中心之间的间距尺寸为100~300μm。
本实施例提供的高密度连接层2为双面的高密度连接层2,双面高密度连接层2相较于单面高密度连接层2与基板1之间的互连增多,双面高密度连接层2的连接效率更高,降低了芯片封装结构的走线难度。
实施例2
如图7所示,通过本发明实施例提供的具有高密度连接层的芯片封装方法制得芯片封装结构,该芯片封装结构包括基板1、嵌于基板1的高密度连接层2、以及倒装于基板1表面的芯片3,并进行了BGA封装(Ball Grid Array Package球栅阵列封装)。芯片3均具有第一类凸块31和第二类凸块32。基板1具有表层介电层103,高密度连接层2位于表层介电层103内,表层介电层103下方的基板包括至少一层介电层101、以及贯穿介电层101的线路层102。该高密度连接层2为单面高密度连接层2,即单面与其他器件实现电连接,该高密度连接层2包括多层金属布线层21、以及位于多层金属布线层21一侧的塑封层二26,塑封层二26内设有硅片25,多层金属布线层21的上下面均设有导电凸块211,硅片25与多层金属布线层21一侧的导电凸块211相连接。高密度连接层2的塑封层二26通过粘结层20固定于基板中间体11,使高密度连接层2嵌于基板1内,多层金属布线层21另一侧的导电凸块211通过第一类焊盘104与芯片3的第一类凸块31电连接,芯片3的第二类凸块32与基板1的第二类焊盘105电连接,第二类焊盘105贯穿设置于表层介电层103。具体BGA封装:在芯片3底部与基板1之间填充有填料41,依需要还可贴装被动元件42,芯片3的表面涂覆有导热界面层43,导热界面层43上贴装有散热片44,散热片44与基板1表面通过粘结材料45连接,基板1未封装芯片3的一侧的线路层102上制作焊球46。
该芯片封装结构所采用的芯片封装方法,包括如下步骤:
S1:制备高密度连接层2,具体的,如图6所示:
S1-1B:倒装硅片25:如1-1B预备经过研磨减薄处理后的硅片25,硅片25由晶圆切割而成、且硅片25中不包含器件,仅作为支撑作用;预备载体晶圆27,在载体晶圆27上贴合临时键合层28,硅片25研磨减薄后形成磨面和光面,将硅片25的光面倒装压合于临时键合层28上;预备的经过研磨减薄处理后的硅片25,硅片25厚度为50~100μm,整个高密度连接层2的厚度为80~200μm。
S1-2B:制备包裹硅片25的塑封层二26:采用注塑方式对步骤S1-1B形成的具有临时键合层28的载体晶圆27进行塑封,形成包裹硅片25的塑封层二26,硅片25被包裹于塑封层二26内部,如1-2B所示。
S1-3B:制备多层金属布线层21:如1-3B所示,通过解键合剥离载体晶圆27和临时键合层28,在硅片25的光面先制备图案化开口的绝缘介质层212,绝缘介质层212的材料选用PI、PBO、BCB中的一种,在开口内采用电镀或者溅射工艺形成多层金属布线层21,相邻金属布线层之间存在互连,多层金属布线层21上下面具有具有导电凸块211,多层金属布线层21的金属布线层为2~10层,多层金属布线层21的金属布线层可以以铜、铝等金属材质为导电材料。
S1-4B:减薄塑封层二26:如1-4B所示,为了减薄整体厚度,通过研磨减薄塑封层二26,由于塑封层二26能够起到增加机械强度的作用,因此塑封层二26仍然需要保留一定的厚度,要求减薄后的塑封层二26的厚度至少大于硅片25的厚度。
S1-5B:步骤S1-4B形成的结构,切割成单颗,获得单面的高密度连接层2,如1-5B所示。该高密度连接层2利用硅片25和塑封层二26共同多层金属布线层21,方便后续将有高密度连接层2直接贴装在基板1中。
S2:预备基板中间体11,基板中间体11包括至少一层介电层101、贯穿介电层101的线路层102,将制得的高密度连接层2贴装于基板中间体11上,具体的,将塑封层二26通过粘结层20固定于基板中间体11上。
S3:继续完成基板1的制作,在基板中间体11上制备表层介电层103,使高密度连接层2嵌于基板1的表层介电层103内,在表层介电层103上制备第一类焊盘104、第二类焊盘105,第一类焊盘104的底部与多层金属布线层21的导电凸块211电连接,第一类焊盘104的顶部暴露于表层介电层103,第二类焊盘105贯穿表面介电层103,且第二类焊盘105的底部与基板中间体11的线路102电连接。
S4:将芯片3倒装于基板1表面,芯片3具有第一类凸块31、第二类凸块32,芯片3的第一类凸块31通过第一类焊盘104、使芯片3与多层金属布线层21的导电凸块211相连接,芯片3的第二类凸块32与第二类焊盘105电连接。芯片3倒装于基板1后,继续完成BGA封装,具体的,对芯片3底部与基板1之间填充填料41,依需要还可贴装被动元件42,芯片3的表面涂覆有导热界面层43,导热界面层43上贴装有散热片44,散热片44与基板1表面通过粘结材料45连接,基板1未封装芯片3的一侧的线路层102上制作焊球46,完成球栅阵列封装。
实施例3
如图9所示,通过本发明实施例提供的具有高密度连接层的芯片封装方法制得芯片封装结构,该芯片封装结构包括基板1、嵌于基板1的高密度连接层2、以及倒装于基板1表面的芯片3,并进行了BGA封装(Ball Grid Array Package球栅阵列封装)。芯片3均具有第一类凸块31和第二类凸块32。基板1具有表层介电层103,高密度连接层2位于表层介电层103内,表层介电层103下方的基板包括至少一层介电层101、以及贯穿介电层101的线路层102。该高密度连接层2为单面高密度连接层2,即单面与其他器件实现电连接,该高密度连接层2包括多层金属布线层21、以及位于多层金属布线层21一侧的塑封层三29,多层金属布线层21的表面设有导电凸块211。高密度连接层2的塑封层三29通过粘结层20固定于基板中间体11,使高密度连接层2嵌于基板1内,多层金属布线层21导电凸块211通过第一类焊盘104与芯片3的第一类凸块31电连接,芯片3的第二类凸块32与基板1的第二类焊盘105电连接,第二类焊盘105贯穿设置于表层介电层103。具体BGA封装:在芯片3底部与基板1之间填充有填料41,依需要还可贴装被动元件42,芯片3的表面涂覆有导热界面层43,导热界面层43上贴装有散热片44,散热片44与基板1表面通过粘结材料45连接,基板1未封装芯片3的一侧的线路层102上制作焊球46。
该芯片封装结构所采用的芯片封装方法,包括如下步骤:
S1:制备高密度连接层2,具体的,如图8所示:
S1-1C:在衬底24上制备塑封层三29:如1-1C所示,预备衬底24,衬底24的材料为硅、陶瓷、玻璃中的一种,具有支撑的作用,在衬底24上制作塑封层三29,塑封层三29可选用环氧树脂模塑料为材料,通过注塑工艺完成,塑封层三29也可选用ABF为材料,通过层压完成。
S1-2C:制备多层金属布线层21:如1-2C所示,在塑封层三29表面制备图案化开口的绝缘介质层212,绝缘介质层212的材料选用PI、PBO、BCB中的一种,在开口内采用电镀或者溅射工艺形成多层金属布线层21,多层金属布线层21的表面具有导电凸块211,相邻金属布线层之间存在互连;多层金属布线层21的金属布线层为2~10层,多层金属布线层21的金属布线层可以以铜、铝等金属材质为导电材料。
S1-3C:减薄塑封层三29:如1-3C所示,去除衬底24后,为了减薄整体厚度,通过研磨减薄塑封层三29,但由于后续需要依靠塑封层三29进行支撑,因此塑封层三29仍需要保留一定的厚度。本实施例中,多层金属布线层21的厚度为30~70μm,控制塑封层三29的厚度,以便控制高密度连接层2的整体厚度在50~200μm。
S1-4C:步骤S1-3C形成的结构,切割成单颗,获得单面的高密度连接层2,如1-4C所示。
S2:预备基板中间体11,基板中间体11包括至少一层介电层101、贯穿介电层101的线路层102,将制得的高密度连接层2贴装于基板中间体11上,具体的,将塑封层三29通过粘结层20固定于基板中间体11上。
S3:继续完成基板1的制作,在基板中间体11上制备表层介电层103,使高密度连接层2嵌于基板1的表层介电层103内,在表层介电层103上制备第一类焊盘104、第二类焊盘105,第一类焊盘104的底部与多层金属布线层21的导电凸块211电连接,第一类焊盘104的顶部暴露于表层介电层103,第二类焊盘105贯穿表面介电层103,且第二类焊盘105的底部与基板中间体11的线路层102电连接。
S4:将芯片3倒装于基板1表面,芯片3具有第一类凸块31、第二类凸块32,芯片3的第一类凸块31通过第一类焊盘104、使芯片3与多层金属布线层21的导电凸块211相连接,芯片3的第二类凸块32与第二类焊盘105电连接。芯片3倒装于基板1后,继续完成BGA封装,具体的,对芯片3底部与基板1之间填充填料41,依需要还可贴装被动元件42,在芯片3的表面涂覆有导热界面层43,导热界面层43上贴装有散热片44,散热片44与基板1表面通过粘结材料45连接,基板1未封装芯片3的一侧的线路层102上制作焊球46,完成球栅阵列封装。
实施例4
本实施例4与实施例1的主要区别在于,倒装于基板1表面的芯片3为单颗。
如图10所示,通过本发明实施例提供的具有高密度连接层的芯片封装方法制得芯片封装结构,该芯片封装结构包括基板1、嵌于基板1的高密度连接层2、以及倒装于基板1表面的一个芯片3。该高密度连接层2为双面高密度连接层2,与实施例1的高密度连接层2的制作工艺相同。
芯片3具有第一类凸块31和第二类凸块32。高密度连接层2嵌于基板1内,铜柱23与基板1的线路层102电连接,多层金属布线层21另一侧的导电凸块211通过第一类焊盘104与芯片3的第一类凸块31电连接,芯片3的第二类凸块32与基板1的第二类焊盘105电连接,第二类焊盘105贯穿设置于表层介电层103。在具体应用中,芯片3的凸块也可以全部为第一类凸块31。
在芯片3倒装于基板1后,可继续完成BGA封装,具体的,对芯片3底部与基板1之间填充填料41,依需要还可贴装被动元件42,在芯片3的表面涂覆有导热界面层43,导热界面层43上贴装有散热片44,散热片44与基板1表面通过粘结材料45连接,基板1未封装芯片3的一侧的线路层102上制作焊球46,完成球栅阵列封装。
本发明提供了具有高密度连接层的芯片封装方法及其芯片封装结构,先制备所需结构的高密度连接层2,再将高密度连接层2贴装于基板中间体11,继续完成基板1的制作,使高密度连接层2嵌入基板1内,然后将芯片3倒装于基板1完成封装,该芯片封装方法利用晶圆级工艺,将芯片3与基板1互连,具有多层金属布线层21的高密度连接层2嵌于基板1能够取代一部分基板1内部的线路层102,从而可减少基板1层数。高密度连接层2可采用微米级的光刻机预先制作完成,工艺路线相对简单易行,降低成本。高密度连接层2的具体结构可多样化,增加了设计的灵活性,减少了基板1排版布线的困难程度,且基板1结合高密度连接层2,可以减少基板1的厚度,使各器件能以更紧凑的方式排列,从而提高电路的集成度和性能。制备而成的芯片封装结构内部的高密度连接层2,可以是单面的高密度连接层2也可以是双面的高密度连接层2,双面的高密度连接层2相较于单面的高密度连接层2与基板1之间的互连增多,双面的高密度连接层2的连接效率更高,降低了芯片封装结构的走线难度。
以上所述的仅是本发明的一些实施方式,应当指出,对于本领域的普通技术人员来说,在不脱离本发明的创造构思的前提下,还可以做出其它变形和改进,这些都属于本发明的保护范围。
Claims (11)
1.一种具有高密度连接层的芯片封装方法,其特征在于,所述方法包括如下步骤:
S1:制备高密度连接层,所述高密度连接层包括多层金属布线层,所述多层金属布线层的表面具有导电凸块;
S2:预备基板中间体,所述基板中间体包括至少一层介电层、贯穿介电层的线路层,将高密度连接层贴装于基板中间体上;
S3:继续完成基板的制作,在所述基板中间体上制备表层介电层,高密度连接层嵌于基板的表层介电层内,所述表层介电层上制备第一类焊盘、第二类焊盘,所述第一类焊盘的底部与多层金属布线层的导电凸块电连接,所述第一类焊盘的顶部暴露于表层介电层,所述第二类焊盘贯穿表层介电层,且所述第二类焊盘的底部与基板中间体的线路层电连接;
S4:将芯片倒装于基板表面,所述芯片设有第一类凸块、第二类凸块,所述第一类凸块与第一类焊盘电连接,所述第二类凸块与第二类焊盘电连接。
2.根据权利要求1所述的具有高密度连接层的芯片封装方法,其特征在于,所述步骤S4完成后,继续完成芯片的封装,对芯片底部与基板之间填充填料,所述芯片的表面涂覆有导热界面层,所述导热界面层上贴装有散热片,所述散热片与基板表面通过粘结材料连接,所述基板未封装芯片的一侧的线路层上制作焊球,完成球栅阵列封装。
3.根据权利要求1或2所述的具有高密度连接层的芯片封装方法,其特征在于,所述步骤S4中,倒装于基板表面的芯片至少设有两个,两个相邻所述芯片的第一类凸块位置相靠近,两个相邻所述芯片的第一类凸块均连接于多层金属布线层的导电凸块,使相邻的两个芯片通过高密度连接层相连接。
4.根据权利要求3所述的具有高密度连接层的芯片封装方法,其特征在于,所述第一类凸块的直径尺寸为25~65μm,相邻所述第一类凸块的中心间距尺寸为40~100μm,所述第二类凸块的直径尺寸为60~150μm,相邻所述第二类凸块的中心间距尺寸为100~300μm。
5.根据权利要求4所述的具有高密度连接层的芯片封装方法,其特征在于,步骤S1中所述高密度连接层为双面高密度连接层,所述高密度连接层还包括设于多层金属布线层一侧的塑封层一,所述塑封层一内设有贯穿塑封层一的铜柱,所述铜柱的两端分别与多层金属布线层下表面的导电凸块、基板中间体的线路层电连接;
所述高密度连接层的制备包括如下步骤:
S1-1A:在衬底上制备铜柱:预备衬底,依次采用涂胶、曝光、显影工艺,在衬底上制备图案化开口的光刻胶层,在开口内采用电镀或者溅射工艺制备所述铜柱,去除光刻胶层;
S1-2A:制备包裹铜柱的塑封层一:在衬底上形成包裹铜柱的塑封层一,并露出铜柱的端面;若所述塑封层一高于铜柱,通过研磨塑封层一表面,使所述铜柱的端面露出;
S1-3A:在塑封层一表面制备多层金属布线层:在所述塑封层一表面制备图案化开口的绝缘介质层,在开口内采用电镀或者溅射工艺形成所述多层金属布线层,所述多层金属布线层的表面具有导电凸块,相邻金属布线层之间存在互连,所述多层金属布线层与铜柱之间存在互连;所述多层金属布线层的金属布线层为2~10层;
S1-4A:去除衬底:去除衬底,研磨减薄塑封层一,使远离多层金属布线层一侧的铜柱露出;
S1-5A:切割成单颗,获得双面高密度连接层。
6.根据权利要求2所述的具有高密度连接层的芯片封装方法,其特征在于,步骤S1中所述高密度连接层还包括设于多层金属布线层一侧的塑封层二,所述塑封层二内设有硅片,所述硅片与多层金属布线层表面的导电凸块电连接;
所述高密度连接层的制备包括如下步骤:
S1-1B:倒装硅片:预备经过研磨减薄处理后的硅片,所述硅片由晶圆切割而成、且硅片中不包含器件,预备载体晶圆,在所述载体晶圆上贴合临时键合层,所述硅片研磨减薄后形成磨面和光面,将所述硅片的光面倒装压合于临时键合层上;
S1-2B:制备包裹硅片的塑封层二:采用注塑方式对临时键合层进行塑封,形成包裹硅片的塑封层二,所述硅片被包裹于塑封层二内部;
S1-3B:制备多层金属布线层:通过解键合剥离载体晶圆和临时键合层,在硅片的光面先制备图案化开口的绝缘介质层,在开口内采用电镀或者溅射工艺形成所述多层金属布线层,所述多层金属布线层的表面具有导电凸块,相邻金属布线层之间存在互连;所述多层金属布线层的金属布线层为2~10层;
S1-4B:减薄塑封层二:减薄后的塑封层二的厚度至少大于硅片的厚度;
S1-5B:切割成单颗,获得高密度连接层。
7.根据权利要求2所述的具有高密度连接层的芯片封装方法,其特征在于,步骤S1中所述高密度连接层还包括设于多层金属布线层一侧的塑封层三;
所述高密度连接层的制备包括如下步骤:
S1-1C:在衬底上制备塑封层三:预备衬底,采用注塑或层压工艺在衬底上制备塑封层三;
S1-2C:制备多层金属布线层:在所述塑封层三表面制备图案化开口的绝缘介质层,在开口内采用电镀或者溅射工艺形成所述多层金属布线层,所述多层金属布线层的表面具有导电凸块,相邻金属布线层之间存在互连;所述多层金属布线层的金属布线层为2~10层;
S1-3C:减薄塑封层三:去除衬底后,减薄塑封层三;
S1-4C:切割成单颗,获得高密度连接层。
8.一种具有高密度连接层的芯片封装结构,其特征在于,采用如权利要求5所述的芯片封装方法制备而得,所述芯片封装结构包括基板、嵌于基板内的高密度连接层、倒装于基板表面的芯片,所述基板具有表层介电层,所述高密度连接层位于表层介电层内,所述表层介电层下方的基板包括至少一层介电层、以及贯穿介电层的线路层,所述高密度连接层包括多层金属布线层、位于多层金属布线层一侧的塑封层、以及贯穿塑封层的铜柱,所述多层金属布线层的上下面均设有导电凸块,所述铜柱的两端分别与多层金属布线层一侧的导电凸块、基板的线路层电连接,所述芯片设有第一类凸块、第二类凸块,所述第一类凸块通过第一类焊盘与多层金属布线层的导电凸块相连接,所述第二类凸块通过第二类焊盘与基板的线路层相连接,所述第二类焊盘贯穿设置于表层介电层。
9.根据权利要求8所述的具有高密度连接层的芯片封装结构,其特征在于,倒装于基板表面的所述芯片至少设有两个,两个相邻所述芯片的第一类凸块位置相靠近,两个相邻所述芯片的第一类凸块均连接于多层金属布线层的导电凸块,使相邻的两个芯片通过高密度连接层相连接。
10.一种具有高密度连接层的芯片封装结构,其特征在于,采用如权利要求6所述的芯片封装方法制备而得,所述芯片封装结构包括基板、嵌于基板内的高密度连接层、倒装于基板表面的芯片,所述基板具有表层介电层,所述高密度连接层位于表层介电层内,所述表层介电层设有第二类焊盘,所述表层介电层下方的基板包括至少一层介电层、以及贯穿介电层的线路层,所述高密度连接层包括多层金属布线层、以及位于多层金属布线层一侧的塑封层二,所述塑封层二内设有硅片,所述多层金属布线层的上下面均设有导电凸块,所述硅片与多层金属布线层一侧的导电凸块相连接,所述芯片设有第一类凸块、第二类凸块,所述多层金属布线层另一侧的导电凸块通过第一类焊盘与第一类凸块电连接,所述第二类凸块与第二类焊盘电连接,所述芯片底部与基板之间填充有填料,所述芯片的表面涂覆有导热界面,所述导热界面层上贴装有散热片,所述散热片与基板表面通过粘结材料连接,所述基板未封装芯片的一侧的线路层上制作焊球。
11.一种具有高密度连接层的芯片封装结构,其特征在于,采用如权利要求7所述的芯片封装方法制备而得,所述芯片封装结构包括基板、嵌于基板内的高密度连接层、倒装于基板表面的芯片,所述基板具有表层介电层,所述高密度连接层位于表层介电层内,所述表层介电层设有第二类焊盘,所述表层介电层下方的基板包括至少一层介电层、以及贯穿介电层的线路层,所述高密度连接层包括多层金属布线层、以及位于多层金属布线层一侧的塑封层三,所述多层金属布线层设有导电凸块,所述芯片设有第一类凸块、第二类凸块,所述导电凸块通过第一类焊盘与第一类凸块电连接,所述第二类凸块与第二类焊盘电连接,所述芯片底部与基板之间填充有填料,所述芯片的表面涂覆有导热界面,所述导热界面层上贴装有散热片,所述散热片与基板表面通过粘结材料连接,所述基板未封装芯片的一侧的线路层上制作焊球。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211179108.2A CN115274475B (zh) | 2022-09-27 | 2022-09-27 | 一种具有高密度连接层的芯片封装方法及其芯片封装结构 |
PCT/CN2023/119916 WO2024067275A1 (zh) | 2022-09-27 | 2023-09-20 | 一种具有高密度连接层的芯片封装方法及其芯片封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211179108.2A CN115274475B (zh) | 2022-09-27 | 2022-09-27 | 一种具有高密度连接层的芯片封装方法及其芯片封装结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN115274475A true CN115274475A (zh) | 2022-11-01 |
CN115274475B CN115274475B (zh) | 2022-12-16 |
Family
ID=83757655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202211179108.2A Active CN115274475B (zh) | 2022-09-27 | 2022-09-27 | 一种具有高密度连接层的芯片封装方法及其芯片封装结构 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN115274475B (zh) |
WO (1) | WO2024067275A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024067275A1 (zh) * | 2022-09-27 | 2024-04-04 | 江苏芯德半导体科技有限公司 | 一种具有高密度连接层的芯片封装方法及其芯片封装结构 |
Citations (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020108781A1 (en) * | 1999-07-30 | 2002-08-15 | Nitto Denko Corporation | Printed wiring board and production thereof |
US20110143501A1 (en) * | 2009-12-10 | 2011-06-16 | Nitto Denko Corporation | Manufacturing method for semiconductor device |
US20150348895A1 (en) * | 2013-01-21 | 2015-12-03 | Pbt Pte. Ltd. | Substrate for semiconductor packaging and method of forming same |
CN107359142A (zh) * | 2016-04-28 | 2017-11-17 | 李志雄 | 无基板中介层及应用彼的半导体装置 |
US20190006264A1 (en) * | 2017-06-30 | 2019-01-03 | Intel Corporation | Embedded bridge with through-silicon vias |
US20200035603A1 (en) * | 2018-07-24 | 2020-01-30 | International Business Machines Corporation | Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate |
US20200243448A1 (en) * | 2015-12-22 | 2020-07-30 | Intel Corporation | Semiconductor package with through bridge die connections |
US20200303310A1 (en) * | 2017-12-22 | 2020-09-24 | Intel Corporation | Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same |
CN111769093A (zh) * | 2016-10-06 | 2020-10-13 | 美光科技公司 | 使用埋入式架桥硅穿通孔内连件的半导体封装 |
CN112086447A (zh) * | 2019-06-13 | 2020-12-15 | 英特尔公司 | 无衬底双面嵌入式多管芯互连桥 |
US20210035911A1 (en) * | 2019-07-29 | 2021-02-04 | Intel Corporation | Multi-die ultrafine pitch patch architecture and method of making |
US20210134723A1 (en) * | 2017-03-31 | 2021-05-06 | Intel Corporation | A Die Interconnect Substrate, an Electrical Device and a Method for Forming a Die Interconnect Substrate |
US20210327847A1 (en) * | 2018-11-21 | 2021-10-21 | Mitsui Mining & Smelting Co., Ltd. | Semiconductor package manufacturing method |
CN114267661A (zh) * | 2021-11-09 | 2022-04-01 | 华为技术有限公司 | 电子设备、芯片封装结构及其制作方法 |
CN217387150U (zh) * | 2022-08-10 | 2022-09-06 | 江苏芯德半导体科技有限公司 | 半导体封装结构 |
CN217444385U (zh) * | 2022-08-16 | 2022-09-16 | 江苏芯德半导体科技有限公司 | 芯片封装结构 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115274475B (zh) * | 2022-09-27 | 2022-12-16 | 江苏芯德半导体科技有限公司 | 一种具有高密度连接层的芯片封装方法及其芯片封装结构 |
-
2022
- 2022-09-27 CN CN202211179108.2A patent/CN115274475B/zh active Active
-
2023
- 2023-09-20 WO PCT/CN2023/119916 patent/WO2024067275A1/zh unknown
Patent Citations (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020108781A1 (en) * | 1999-07-30 | 2002-08-15 | Nitto Denko Corporation | Printed wiring board and production thereof |
US20110143501A1 (en) * | 2009-12-10 | 2011-06-16 | Nitto Denko Corporation | Manufacturing method for semiconductor device |
US20150348895A1 (en) * | 2013-01-21 | 2015-12-03 | Pbt Pte. Ltd. | Substrate for semiconductor packaging and method of forming same |
US20200243448A1 (en) * | 2015-12-22 | 2020-07-30 | Intel Corporation | Semiconductor package with through bridge die connections |
CN107359142A (zh) * | 2016-04-28 | 2017-11-17 | 李志雄 | 无基板中介层及应用彼的半导体装置 |
CN111769093A (zh) * | 2016-10-06 | 2020-10-13 | 美光科技公司 | 使用埋入式架桥硅穿通孔内连件的半导体封装 |
US20210134723A1 (en) * | 2017-03-31 | 2021-05-06 | Intel Corporation | A Die Interconnect Substrate, an Electrical Device and a Method for Forming a Die Interconnect Substrate |
US20190006264A1 (en) * | 2017-06-30 | 2019-01-03 | Intel Corporation | Embedded bridge with through-silicon vias |
US20200303310A1 (en) * | 2017-12-22 | 2020-09-24 | Intel Corporation | Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same |
US20200035603A1 (en) * | 2018-07-24 | 2020-01-30 | International Business Machines Corporation | Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate |
CN112514062A (zh) * | 2018-07-24 | 2021-03-16 | 国际商业机器公司 | 具有在芯片与封装衬底之间提供电源连接的芯片互连桥的多芯片封装结构 |
US20210327847A1 (en) * | 2018-11-21 | 2021-10-21 | Mitsui Mining & Smelting Co., Ltd. | Semiconductor package manufacturing method |
CN112086447A (zh) * | 2019-06-13 | 2020-12-15 | 英特尔公司 | 无衬底双面嵌入式多管芯互连桥 |
US20210035911A1 (en) * | 2019-07-29 | 2021-02-04 | Intel Corporation | Multi-die ultrafine pitch patch architecture and method of making |
CN114267661A (zh) * | 2021-11-09 | 2022-04-01 | 华为技术有限公司 | 电子设备、芯片封装结构及其制作方法 |
CN217387150U (zh) * | 2022-08-10 | 2022-09-06 | 江苏芯德半导体科技有限公司 | 半导体封装结构 |
CN217444385U (zh) * | 2022-08-16 | 2022-09-16 | 江苏芯德半导体科技有限公司 | 芯片封装结构 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024067275A1 (zh) * | 2022-09-27 | 2024-04-04 | 江苏芯德半导体科技有限公司 | 一种具有高密度连接层的芯片封装方法及其芯片封装结构 |
Also Published As
Publication number | Publication date |
---|---|
WO2024067275A1 (zh) | 2024-04-04 |
CN115274475B (zh) | 2022-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11574875B2 (en) | Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers | |
US10804204B2 (en) | Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate | |
US11018088B2 (en) | Dummy features in redistribution layers (RDLS) and methods of forming same | |
US11164817B2 (en) | Multi-chip package structures with discrete redistribution layers | |
TWI721309B (zh) | 半導體裝置與形成嵌入式晶粒基板的方法以及具有其之系統級封裝模組 | |
US10446520B2 (en) | 3D semiconductor package interposer with die cavity | |
US10276526B2 (en) | Semiconductor package structure and manufacturing method thereof | |
US8865521B2 (en) | 3D semiconductor package interposer with die cavity | |
US6639324B1 (en) | Flip chip package module and method of forming the same | |
JP4343296B2 (ja) | 半導体デバイスの製造方法 | |
US20050056942A1 (en) | Method of fabricating integrated electronic chip with an interconnect device | |
KR20150059635A (ko) | 패키지 구조물 형성을 위한 메커니즘들 | |
KR20220085756A (ko) | 반도체 디바이스 및 제조 방법 | |
CN115132593B (zh) | 一种三维封装结构及其制备方法 | |
US20240021583A1 (en) | Package and method of fabricating the same | |
CN115274475B (zh) | 一种具有高密度连接层的芯片封装方法及其芯片封装结构 | |
CN113539844A (zh) | 半导体装置及其制造方法 | |
TWI575691B (zh) | 柱頂互連(pti)之半導體封裝構造 | |
TWI847491B (zh) | 半導體裝置及其形成方法 | |
US20230290747A1 (en) | Heat dissipating features for laser drilling process | |
US20230378132A1 (en) | Semiconductor package and method of manufacturing the same | |
CN220367918U (zh) | 改善电源信号传输的2.5d封装结构 | |
US20230307375A1 (en) | Semiconductor Package and Method of Forming the Same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |