CN115224097A - 显示基板以及显示装置 - Google Patents

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CN115224097A CN202210898751.4A CN202210898751A CN115224097A CN 115224097 A CN115224097 A CN 115224097A CN 202210898751 A CN202210898751 A CN 202210898751A CN 115224097 A CN115224097 A CN 115224097A
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胡明
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Abstract

显示基板以及显示装置。显示基板包括第一信号线和第二信号线。显示基板包括第一区域和第二区域；第一信号线和第二信号线均不经过第二区域。第一信号线沿第一方向延伸，第二信号线沿第二方向延伸；延长线经过第二区域的第一信号线的位于第二区域两侧的部分通过沿第一方向延伸的第一连接线和沿第二方向延伸的第二连接线电连接；延长线经过第二区域的第二信号线的位于第二区域两侧的部分通过沿第一方向延伸的第三连接线和沿第二方向延伸的第四连接线电连接；第二连接线与第三连接线交叠，且第二区域的同一侧中第一连接线位于第三连接线远离第二区域的一侧。显示基板在降低第二区域周边布线空间的同时，减小第一信号线和第二信号线的负载突变。

Description

显示基板以及显示装置
技术领域
本公开实施例涉及一种显示基板以及显示装置。
背景技术
在显示技术领域，薄膜晶体管(thin film transistor,TFT)可以包括非晶硅(a-Si)TFT、低温多晶硅(Low Temperature Poly-Silicon,LTPS)TFT、氧化物(如铟镓锌氧化物TFT)等。低温多晶氧化物(Low Temperature Polycrystalline Oxide,LTPO)是一种低功耗显示技术，LTPO技术将低温多晶硅工艺和氧化物工艺融合，在显示面板中制备LTPS TFT和氧化物TFT，从而结合LTPS TFT的优点和氧化物TFT的优点，最大程度地利用低温多晶硅超高迁移率的优势以及氧化物的漏电流较小的优势以实现更为出色的显示性能。
随着人们对显示产品视觉效果的不断追求，窄边框以及显示全面屏逐渐成为当前有机发光二极管(OLED)显示产品发展的大趋势。
发明内容
本公开实施例提供一种显示基板以及显示装置。
本公开的实施例中，显示基板包括衬底基板以及位于所述衬底基板上的多条第一信号线以及多条第二信号线。所述衬底基板包括第一区域和第二区域，所述第一区域位于所述第二区域的周边；所述多条第一信号线，不经过所述第二区域；所述多条第二信号线，与所述多条第一信号线位于不同层，且不经过所述第二区域。其中，至少部分第一信号线沿第一方向延伸，至少部分第二信号线沿第二方向延伸，所述第一方向与所述第二方向相交；所述多条第一信号线包括延长线经过所述第二区域的部分第一信号线，所述部分第一信号线中的每条第一信号线包括位于所述第二区域两侧的第一子信号线和第二子信号线，所述第一子信号线和所述第二子信号线通过沿所述第一方向延伸的第一连接线和沿所述第二方向延伸的第二连接线电连接，且所述部分第一信号线与多条第一连接线和多条第二连接线电连接；所述多条第二信号线包括延长线经过所述第二区域的部分第二信号线，所述部分第二信号线中的每条第二信号线包括位于所述第二区域两侧的第三子信号线和第四子信号线，所述第三子信号线和所述第四子信号线通过沿所述第一方向延伸的第三连接线和沿所述第二方向延伸的第四连接线电连接，且所述部分第二信号线与多条第三连接线和多条第四连接线电连接；在垂直于所述衬底基板的方向上，至少一条第二连接线与至少一条第三连接线交叠，且所述第二区域的同一侧中，至少一条第一连接线位于至少一条第三连接线远离所述第二区域的一侧。
例如，根据本公开的实施例，所述多条第一信号线包括数据线，所述多条第二信号线至少包括发光控制信号线。
例如，根据本公开的实施例，最靠近所述第二区域的一条第四连接线与所述第二区域的边缘之间的最小距离小于最靠近所述第二区域的一条第一连接线与所述第二区域的边缘之间的最小距离。
例如，根据本公开的实施例，所述第二区域的同一侧中，所述多条第二连接线中的第一组连接线位于至少一条第四连接线靠近所述第二区域的一侧，所述多条第二连接线中的第二组连接线位于所述至少一条第四连接线远离所述第二区域的一侧。
例如，根据本公开的实施例，沿垂直于所述衬底基板的方向，所述第一组连接线与所述第三连接线交叠，且所述第二组连接线与所述第三连接线没有交叠。
例如，根据本公开的实施例，所述第一组连接线中最靠近所述第二组连接线的一条第二连接线与所述第二组连接线中最靠近所述第一组连接线的一条第二连接线之间的距离为第一距离，所述第二组连接线中相邻两条第二连接线之间的距离为第二距离，所述第一距离与所述第二距离之比大于2。
例如，根据本公开的实施例，与所述第一组连接线中最靠近所述第二组连接线的所述一条第二连接线连接的所述第一连接线包括分别位于所述一条第二连接线在所述第一方向上的两侧的两部分。
例如，根据本公开的实施例，与所述第一组连接线中最靠近所述第二组连接线的所述一条第二连接线连接的所述第一连接线延伸至所述第二组连接线中最靠近所述第一组连接线的一条第二连接线的位置处。
例如，根据本公开的实施例，与所述第一组连接线中最靠近所述第二组连接线的N条第二连接线分别连接的N条第一连接线中的每条第一连接线均包括分别位于与其连接的第二连接线在所述第一方向上的两侧的两部分，且沿靠近所述第二区域的方向排列的所述N条第一连接线中，所述第一连接线的位于与其连接的所述第二连接线的靠近所述第二组连接线一侧的部分的长度逐渐减小，N为大于等于1的正整数，且位于所述第二区域中心一侧的所述第一组连接线中的所述第二连接线的数量大于等于N。
例如，根据本公开的实施例，所述多条第二信号线中延长线不经过所述第二区域的部分第二信号线中最靠近所述第二区域的一条第二信号线位于最靠近所述第二区域的一条第四连接线和与其相邻的第四连接线之间。
例如，根据本公开的实施例，所述第二区域的同一侧中，所述多条第一信号线中延长线不经过所述第二区域的至少一条第一信号线位于所述第一连接线靠近所述第二区域的一侧。
例如，根据本公开的实施例，所述多条第一连接线和所述多条第三连接线中彼此最靠近的一条第一连接线和一条第三连接线之间的距离与相邻两条第三连接线之间的距离之比为0.8～1.2。
例如，根据本公开的实施例，在所述第一区域内，至少一条第一连接线与至少一条第三连接线位于同层，至少一条第二连接线与至少一条第四连接线位于同层。
例如，根据本公开的实施例，至少一条第一连接线和至少一条第三连接线均与所述多条第一信号线位于同层。
例如，根据本公开的实施例，所述多条第二信号线位于所述多条第一信号线与所述衬底基板之间，所述第四连接线位于所述多条第一信号线与所述多条第二信号线之间。
例如，根据本公开的实施例，所述第一区域为显示区，所述第一区域围绕所述第二区域，所述衬底基板还包括围绕所述显示区的周边区，所述多条第二组连接线包括位于所述第一区域的所述第二连接线以及位于所述周边区的所述第二连接线，位于所述第一区域的所述第二连接线与所述第一连接线不同层设置，位于所述周边区的所述第二连接线与所述第一连接线同层设置。
例如，根据本公开的实施例，位于所述周边区的所述第二连接线与所述第一信号线同层设置。
例如，根据本公开的实施例，所述第一组连接线中的至少一条第二连接线与至少一条第四连接线同层且间隔设置，且位于同一直线上。
例如，根据本公开的实施例，在所述第二区域的同一侧中，与所述第二组连接线连接的至少一条第一信号线在垂直于所述衬底基板的方向上与各第四连接线均交叠。
例如，根据本公开的实施例，各第一连接线在沿所述第一方向延伸的直线上的正投影与各第三连接线在该直线上的正投影交叠；至少一条第二连接线在沿所述第二方向延伸的直线上的正投影与至少一条第四连接线在该直线上的正投影没有交叠。
例如，根据本公开的实施例，显示基板还包括：位于所述衬底基板上的发光元件和像素电路，所述像素电路与所述发光元件电连接。所述像素电路包括驱动晶体管、发光控制晶体管以及复位晶体管，所述发光控制晶体管的栅极与所述发光控制信号线电连接，所述发光控制晶体管的第一极与所述驱动晶体管的第一极电连接，所述发光控制晶体管的第二极与所述发光元件电连接；所述复位晶体管的栅极与复位控制信号线电连接，所述复位晶体管的一极与所述驱动晶体管的第二极电连接，或者所述复位晶体管的一极与所述发光控制晶体管的第二极电连接；所述第二信号线包括所述复位控制信号线。
例如，根据本公开的实施例，显示基板还包括：位于所述衬底基板上的发光元件和像素电路，所述像素电路与所述发光元件电连接；其中，所述像素电路包括至少一个N型薄膜晶体管和至少一个P型薄膜晶体管；所述第二信号线包括与至少一个所述P型薄膜晶体管的栅极相连接的信号线。
例如，根据本公开的实施例，显示基板还包括：位于所述衬底基板上的发光元件和像素电路，所述像素电路与所述发光元件电连接；其中，所述像素电路包括至少一个氧化物薄膜晶体管和至少一个低温多晶硅薄膜晶体管；所述第二信号线包括与至少一个所述低温多晶硅薄膜晶体管的栅极相连接的信号线。
例如，根据本公开的实施例，所述第一区域为显示区，所述第一区域围绕所述第二区域，所述衬底基板还包括围绕所述显示区的周边区；所述显示基板还包括：沿所述第一方向延伸的多条第五连接线和沿所述第二方向延伸的多条第六连接线，与所述第一连接线位于同层且位于同一直线的所述第五连接线与所述第一连接线间隔设置，与所述第三连接线位于同层且位于同一直线的所述第五连接线与所述第三连接线间隔设置，与所述第二连接线位于同层且位于同一直线的所述第六连接线与所述第二连接线间隔设置，与所述第四连接线位于同层且位于同一直线的所述第六连接线与所述第四连接线间隔设置，且所述第五连接线和所述第六连接线的至少之一与第三信号线电连接，所述第三信号线位于所述周边区。
例如，根据本公开的实施例，所述第五连接线与所述第一连接线间隔位置处以及所述第五连接线与所述第三连接线间隔位置处的至少之一与所述第四连接线所在膜层交叠，所述第六连接线与所述第二连接线间隔位置处以及所述第六连接线与所述第四连接线间隔位置处的至少之一与所述第一连接线所在膜层交叠。
例如，根据本公开的实施例，至少一条第一连接线两侧设置有与该第一连接线紧邻的两条第一信号线，且所述两条第一信号线与该第一连接线之间的最小距离之比为0.9～1.1；至少一条第三连接线两侧设置有与该第三连接线紧邻的两条第一信号线，且所述两条第一信号线与该第三连接线之间的最小距离之比为0.9～1.1。
本公开另一实施例提供一种显示装置，包括上述任一显示基板。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为根据本公开实施例提供的显示基板的局部平面示意图。
图2为根据本公开实施例的像素电路的等效电路图。
图3A至图3H包括像素电路中不同膜层的示意图。
图3I为图3A至图3F所示膜层层叠示意图。
图4为根据本公开实施例的另一示例提供的局部平面结构示意图。
图5为图4所示区域E1的部分膜层示意图。
图6和图7为图5所示位置处的两层导电层示意图。
图8为图4所示区域E2的部分膜层示意图。
图9至图10为图8所示位置处的两层导电层示意图。
图11为图4所示区域E3的部分膜层示意图。
图12为图4所示区域E4的部分膜层示意图。
图13为包括图4所示区域E1的局部膜层示意图。
图14和图15为图13所示位置处的两层导电层示意图。
图16为图1所示区域E5的部分膜层的示意图。
图17为图16所示区域E6的部分膜层示意图。
图18为图16所示区域E7的部分膜层示意图。
图19为图4所示区域E8的部分结构的示意图。
图20为图19所示区域E9的部分结构的示意图。
图21至图25为图20所示位置中不同膜层的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
本公开实施例中使用的“平行”、“垂直”以及“相同”等特征均包括严格意义的“平行”、“垂直”、“相同”等特征，以及“大致平行”、“大致垂直”、“大致相同”等包含一定误差的情况，考虑到测量和与特定量的测量相关的误差(例如，测量***的限制)，表示在本领域的普通技术人员所确定的对于特定值的可接受的偏差范围内。例如，“大致”能够表示在一个或多个标准偏差内，或者在所述值的10％或者5％内。在本公开实施例的下文中没有特别指出一个成分的数量时，意味着该成分可以是一个也可以是多个，或可理解为至少一个。“至少一个”指一个或多个，“多个”指至少两个。本公开实施例中的“同层”指同一材料在经过同一步骤(例如一步图案化工艺)后形成的多个膜层之间的关系。这里的“同层”并不总是指多个膜层的厚度相同或者多个膜层在截面图中的高度相同。
本公开实施例提供一种显示基板以及显示装置。显示基板包括衬底基板、以及位于衬底基板上的多条第一信号线和多条第二信号线。衬底基板包括第一区域和第二区域，第一区域位于第二区域的周边；多条第一信号线位于衬底基板上，且不经过第二区域；多条第二信号线与多条第一信号线位于不同层，且不经过第二区域。至少部分第一信号线沿第一方向延伸，至少部分第二信号线沿第二方向延伸，第一方向与第二方向相交；多条第一信号线包括延长线经过第二区域的部分第一信号线，部分第一信号线中的每条第一信号线包括位于第二区域两侧的第一子信号线和第二子信号线，第一子信号线和第二子信号线通过沿第一方向延伸的第一连接线和沿第二方向延伸的第二连接线电连接，且部分第一信号线与多条第一连接线和多条第二连接线电连接；多条第二信号线包括延长线经过第二区域的部分第二信号线，部分第二信号线中的每条第二信号线包括位于第二区域两侧的第三子信号线和第四子信号线，第三子信号线和第四子信号线通过沿第一方向延伸的第三连接线和沿第二方向延伸的第四连接线电连接，且部分第二信号线与多条第三连接线和多条第四连接线电连接；在垂直于衬底基板的方向上，至少一条第二连接线与至少一条第三连接线交叠，且第二区域的同一侧中，至少一条第一连接线位于至少一条第三连接线远离第二区域的一侧。
本公开实施例提供的显示基板通过采用第一连接线、第二连接线、第三连接线和第四连接线连接位于第二区域两侧的信号线，且第一连接线位于第三连接线远离第二区域的一侧的同时，第二连接线与第三连接线交叠，在降低第二区域周边布线空间以增加显示区的面积的同时，可以减小第一信号线和第二信号线的负载突变。
下面结合附图对本公开实施例提供的显示基板以及显示装置进行描述。
图1为根据本公开实施例提供的显示基板的局部平面示意图。如图1所示，显示基板包括衬底基板100、以及位于衬底基板100上的多条第一信号线200和多条第二信号线300。衬底基板100包括第一区域101和第二区域102，第一区域101位于第二区域102的周边。例如，图1示意性的示出第一区域101围绕第二区域102，但不限于此，第一区域101可以仅位于第二区域102的部分周边位置，如第一区域101仅围绕第二区域102的一部分。
例如，如图1所示，第一区域101为显示区，第二区域102可以为位于第一区域101内的孔区，如第二区域102可以为显示区，也可以为非显示区。例如第二区域102为没有任何信号线经过的区域。例如，第二区域102的边缘可以为孔区的边缘。例如，第二区域102的至少部分边缘与第一方向和第二方向均不平行。例如，第二区域102的形状可以为圆形或者椭圆形。但不限于此，第二区域102的形状可以为多边形，如四边形、六边形或者八边形等。例如，第一区域101的形状可以为四边形，如矩形，但不限于此，第一区域的101的形状也可以为圆形、除四边形外的其他多边形，如六边形、八边形等。
如图1所示，多条第一信号线200不经过第二区域102；多条第二信号线300与多条第一信号线200位于不同层，且不经过第二区域102。例如，每条第一信号线200不经过第二区域102，每条第二信号线300不经过第二区域102。例如，不经过第二区域102的多条第一信号线200包括延长线不经过第二区域102的第一信号线200以及延长线经过第二区域102的第一信号线200；不经过第二区域102的多条第二信号线300包括延长线不经过第二区域102的第二信号线300以及延长线经过第二区域102的第二信号线300。
如图1所示，至少部分第一信号线200沿第一方向延伸，至少部分第二信号线300沿第二方向延伸，第一方向与第二方向相交。图1示意性的示出第一方向为X方向，第二方向为Y方向，但不限于此，第一方向与第二方向可以互换。例如，第一方向与第二方向可以垂直，但不限于此，第一方向与第二方向之间的夹角可以为60～110度。例如，第一方向和第二方向之一可以为行方向，另一个为列方向。例如，每条第一信号线200沿第一方向延伸，每条第二信号线200沿第二方向延伸。本公开实施例中第一信号线沿第一方向延伸可以指第一信号线的整体的延伸方向为第一方向，而第一信号线可以是沿第一方向延伸的直线，也可以为沿第一方向延伸的折线；第二信号线沿第二方向延伸可以指第二信号线的整体的延伸方向为第二方向，而第二信号线可以是沿第二方向延伸的直线，也可以为沿第二方向延伸的折线。
如图1所示，多条第一信号线200包括延长线经过第二区域102的部分第一信号线200，部分第一信号线200中的每条第一信号线200包括位于第二区域102两侧的第一子信号线210和第二子信号线220，第一子信号线210和第二子信号线220通过沿第一方向延伸的第一连接线410和沿第二方向延伸的第二连接线420电连接，且部分第一信号线200与多条第一连接线410和多条第二连接线420电连接。例如，第一连接线410与第二连接线420电连接，延长线经过第二区域102的第一信号线200会在第二区域102位置处断开而形成为两部分，即第一子信号线210和第二子信号线220，这两部分传输相同的信号，且这两部分通过第一连接线410以及第二连接线420电连接。
例如，本公开实施例不限于所有第一连接线位于同一层，所有第二连接线位于同一层，如部分第二连接线可以与第一连接线同层，部分第二连接线可以与第一连接线位于不同层。
如图1所示，多条第二信号线300包括延长线经过第二区域102的部分第二信号线300，部分第二信号线300中的每条第二信号线300包括位于第二区域102两侧的第三子信号线310和第四子信号线320，第三子信号线310和第四子信号线320通过沿第一方向延伸的第三连接线430和沿第二方向延伸的第四连接线440电连接，且部分第二信号线300与多条第三连接线430和多条第四连接线440电连接。例如，第三连接线430和第四连接线440电连接，延长线经过第二区域102的第二信号线300会在第二区域102位置处断开而形成为两部分，即第三子信号线310和第四子信号线320，这两部分传输相同的信号，且这两部分通过第四连接线440以及第三连接线430电连接。
例如，上述“延长线经过第二区域102的部分第一信号线200”的延长线可以指第一信号线200靠近第二区域102的端点向第二区域102延伸的部分。例如，上述“延长线经过第二区域102的部分第二信号线300”的延长线可以指第二信号线300靠近第二区域102的端点向第二区域102延伸的部分。
例如，本公开实施例不限于所有第三连接线位于同一层，所有第四连接线位于同一层，如部分第四连接线可以与第三连接线同层，部分第四连接线可以与第三连接线位于不同层。
例如，如图1所示，延长线不经过第二区域102的第一信号线200可以为一条连续的信号线，延长线不经过第二区域102的第二信号线300可以为一条连续的信号线。
如图1所示，在垂直于衬底基板100的方向上，至少一条第二连接线420与至少一条第三连接线430交叠，且第二区域102的同一侧中，至少一条第一连接线410位于至少一条第三连接线430远离第二区域101的一侧。
本公开实施例提供的显示基板通过采用第一连接线和第二连接线连接位于第二区域两侧的第一信号线的同时，采用第三连接线和第四连接线连接位于第二区域两侧的第二信号线，且至少一条第一连接线位于至少一条第三连接线远离第二区域的一侧的同时，第二连接线与第三连接线交叠，在降低第二区域周边布线空间以增加显示区的空间的同时，可以减小第一信号线和第二信号线的负载(loading)突变，防止出现显示不均，如显示mura。
相比于一般显示基板中，第一信号线和第二信号线至少之一在第二区域周边围绕第二区域边界绕线的设计，本公开实施例提供的显示基板中，通过将第一信号线和第二信号线均通过沿第一方向和第二方向延伸的连接线，如采用FIP(Fun-out In Pixel，fan-out线位于像素区)连接线实现位于第二区域两侧的两部分的电连接，可以节省第二区域周边的边界尺寸，如减小第二区域周围边框，有利于提高显示区域的面积，进而提升显示效果。
例如，如图1所示，显示基板的第一区域101中，延长线不经过第二区域102的第一信号线200的长度大于延长线不经过第二区域102的第二信号线300的长度。
例如，如图1所示，延长线不经过第二区域102的第一信号线200在第一方向上的尺寸与第二区域102在第一方向上的最大尺寸之比为r1，延长线不经过第二区域102的第二信号线400在第二方向上的最大尺寸与第二区域102在第二方向上的最大尺寸之比为r2，r1大于r2。
在一些示例中，如图1所示，最靠近第二区域102的第四连接线440与第二区域102的边缘之间的最小距离小于最靠近第二区域的第一连接线410与第二区域102的边缘之间的最小距离。
第二区域的尺寸在第一信号线长度上的占比小于第二区域的尺寸在第二信号线长度上的占比，由此，第三连接线的长度对于第二信号线的负载影响大于第二连接线的长度对于第一信号线的负载影响。本公开实施例提供的显示基板中，将第四连接线设置为比第一连接线更靠近第二区域的边缘，可以使得与延长线经过第二区域的第二信号线连接的第三连接线的长度较短，从而降低延长线经过第二区域的第二信号线上的负载与延长线没有经过第二区域的第二信号线上的负载差异。
例如，如图1所示，第二区域102的同一侧中，最靠近第二区域102的一条第四连接线440与最靠近第二区域102且延长线不经过第二区域102的一条第二信号线300之间的距离为D1，最靠近第二区域102的一条第一连接线410与最靠近第二区域102且延长线不经过第二区域102的一条第一信号线200之间的距离为D2，D1小于D2。
在一些示例中，如图1所示，第一信号线200包括数据线，第二信号线300至少包括发光控制信号线。
图2为根据本公开实施例的像素电路的等效电路图，图3A至图3H包括像素电路中不同膜层的示意图，图3I为图3A至图3F所示膜层层叠示意图。
在一些示例中，如图2所示，显示基板还包括多个子像素，至少部分子像素包括发光元件120以及与发光元件120电连接的像素电路110。
例如，如图2至图3I所示，像素电路包括多个晶体管以及至少一个电容。例如，像素电路包括第二复位晶体管T1、阈值补偿晶体管T2、驱动晶体管T3、数据写入晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6，第一复位晶体管T7、第三复位晶体管T8以及存储电容C。
例如，如图2至图3I所示，显示基板还包括复位电源信号线561、551和554，扫描信号线552、531和523，电源信号线581，复位控制信号线522、532和553，发光控制信号线521以及数据线200。
例如，如图2至图3I所示，阈值补偿晶体管T2的第一极与驱动晶体管T3的第一极电连接，阈值补偿晶体管T2的第二极与驱动晶体管T3的栅极电连接，阈值补偿晶体管T2的栅极与扫描信号线531和552电连接以接收补偿控制信号；第一复位晶体管T7的第一极与复位电源信号线561电连接以接收复位信号Vinit2，第一复位晶体管T7的第二极与发光元件的第一电极电连接(即N4节点)，第一复位晶体管T7的栅极与复位控制信号线522电连接以接收复位控制信号Reset(N+1)；第三复位晶体管T8的第一极与复位电源信号线551电连接以接收复位信号Vref，第三复位晶体管T8的第二极与驱动晶体管T3的第二极电连接，第三复位晶体管T8的栅极与复位控制信号线522电连接；数据写入晶体管T4的第一极与驱动晶体管T3的第二极电连接，数据写入晶体管T4的第二极与数据线200(第一信号线200)电连接以接收数据信号Data，数据写入晶体管T4的栅极与扫描信号线523电连接以接收扫描信号Gate；存储电容C的第一极与电源信号线581电连接，存储电容C的第二极与驱动晶体管T3的栅极电连接；第二复位晶体管T1的第一极与复位电源信号线554电连接以接收复位信号Vinit1，第二复位晶体管T1的第二极与驱动晶体管T3的栅极电连接，第二复位晶体管T1的栅极与复位控制信号线553和532电连接以接收复位控制信号Reset(N)；第一发光控制晶体管T6的栅极与发光控制信号线521电连接以接收发光控制信号EM，第一发光控制晶体管T6的第一极与驱动晶体管T3的第一极电连接，第一发光控制晶体管T6的第二极与发光元件120的第一电极电连接；第二发光控制晶体管T5的第一极与电源信号线581电连接以接收第一电源信号VDD，第二发光控制晶体管T5的第二极与驱动晶体管T3的第二极电连接，第二发光控制晶体管T5的栅极与发光控制信号线521电连接以接收发光控制信号EM，发光元件120的第二电极与电压端VSS(后续第三信号线600)电连接。上述电源信号线指输出电压信号VDD的信号线，可以与电压源连接以输出恒定的电压信号，例如正电压信号。
需要说明的是，在本公开实施例中，各像素电路除了可以为图2所示的8T1C(即八个晶体管和一个电容)结构之外，还可以为包括其他数量的晶体管的结构，如7T1C结构、7T2C结构、6T1C结构、6T2C结构或者9T2C结构，本公开实施例对此不作限定。
图3A示出了第一有源层图案510。例如，如图3A所示，第一有源层图案510可用于制作上述的驱动晶体管T3、数据写入晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6、第一复位晶体管T7以及第三复位晶体管T8的有源层以用于形成上述晶体管的沟道区。第一有源层图案510包括各子像素的上述晶体管的有源区图案(沟道区)和掺杂区图案(源漏区)，且同一像素电路中的上述晶体管的有源区图案和掺杂区图案一体设置。
例如，第一有源层图案510可以包括一体形成的低温多晶硅层，源极区域和漏极区域可以通过掺杂等进行导体化实现各结构的电连接。例如，上述的源极区域和漏极区域可为掺杂有p型杂质的区域。
图3B示出了位于第一有源层图案510远离衬底基板一侧的第一导电层图案520。例如，如图3B所示，第一导电层图案520包括复位控制信号线522、扫描信号线523、电容的第一极524以及发光控制信号线521。例如，第一导电层图案520可以包括驱动晶体管T3、数据写入晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6、第一复位晶体管T7以及第三复位晶体管T8的栅极。
需要说明的是，图3A中的各虚线矩形框示出了第一有源层图案510与第一导电层图案520交叠的各个部分，即沟道区。作为各个晶体管的沟道区，在每个沟道区两侧的有源半导体层通过离子掺杂等工艺导体化作为各个晶体管的第一极和第二极。晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中一极为第一极，另一极为第二极，所以本公开的实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。
例如，如图3B和图3I所示，数据写入晶体管T4的栅极可以为扫描信号线523与第一有源层图案510交叠的部分；第一发光控制晶体管T6的栅极可以为发光控制信号线521与第一有源层图案510交叠的第一部分，第二发光控制晶体管T5的栅极可以为发光控制信号线521与第一有源层图案510交叠的第二部分。第三复位晶体管T8的栅极为复位控制信号线522与第一有源层图案510交叠的第一部分，第一复位晶体管T7的栅极为复位控制信号线522与第一有源层图案510交叠的第二部分。
图3C示出了第一导电层图案520远离衬底基板一侧的第二导电层图案530。例如，如图3C所示，第二导电层图案530包括扫描信号线531、电容C的第二极533以及复位控制信号线532。
图3D示出了第二导电层图案530远离衬底基板一侧的第二有源层图案540。例如，如图3D所示，第二有源层图案540包括第二复位晶体管T1和阈值补偿晶体管T2的沟道区。例如，第二复位晶体管T1和阈值补偿晶体管T2中的有源层采用氧化物半导体的情况下，因用氧化物半导体的晶体管具备磁滞特性好、漏电流低的特点，故可以采用氧化物半导体的晶体管代替晶体管中的低温多晶硅材料，形成低温多晶硅-氧化物的(LTPO)像素电路，实现低漏电，利于提高晶体管的栅极电压的稳定性。
例如，如图3C、3D和图3I所示，第二复位晶体管T1的栅极可以为复位控制信号线532与第二有源层图案540交叠的部分，阈值补偿晶体管T2的栅极可以为扫描信号线531与第二有源层图案540交叠的部分。
图3E示出了第二有源层图案540远离衬底基板一侧的第三导电层550。例如，如图3E所示，第三导电层550包括复位电源信号线554、复位控制信号线553、扫描信号线552以及复位电源信号线551。
例如，如图3C至图3F以及图3I所示，复位控制信号线553与第二复位晶体管T1的沟道区交叠，第二复位晶体管T1包括位于有源层两侧的顶栅和底栅；扫描信号线552与阈值补偿晶体管T2的沟道区交叠，阈值补偿晶体管T2包括位于有源层两侧的顶栅和底栅。
例如，第二复位晶体管T1和阈值补偿晶体管T2可以为N型晶体管。驱动晶体管T3、数据写入晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6、第一复位晶体管T7以及第三复位晶体管T8可以为P型晶体管。
图3F示出了位于第三导电层550远离衬底基板一侧的第四导电层560。例如，如图3F所示，第四导电层560包括复位电源信号线561、连接部568、连接部569、连接部563、连接部567、连接部562、连接部564、连接部565以及连接部566。
例如，如图2至图3I所示，连接部568的两端连接复位电源信号线551，中间连接第三复位晶体管T8的第一极；连接部569连接第一信号线200与数据写入晶体管T4的第二极；连接部563用于电连接数据写入晶体管T4的第一极与第三复位晶体管T8的第二极，以将复位信号Vref引到N2节点；连接部567用于电连接驱动晶体管T3的第一极与阈值补偿晶体管T2的第一极；连接部562的中间连接电源信号线581，连接部562的两端连接电容的第二极533，一方面将相邻的电容C第二极533进行电性连接，另一方面将电源电压加载到电容C第二极533上；连接部564的一端与电容C的第二极533连接，连接部564的另一端与第二发光控制晶体管T5的第一极连接；连接部565用于电连接发光元件的第一电极与第一发光控制晶体管T6的第二极；连接部566用于电连接复位电源信号线554与第二复位晶体管T1的第一极。
图3G示出了位于第四导电层560远离衬底基板一侧的第五导电层570。例如，如图3G所示，第五导电层570包括连接部573、连接部575、电源信号线572、连接部574、第二连接线420以及第六连接线460。例如，第五导电层570还包括第四连接线。
例如，如图2至图3G所示，连接部573与第一信号线200电连接，如第一信号线200通过连接部573与第二连接线420电连接以向第二连接线420传输第一信号，例如可以在连接部573和第二连接线420之间增设连接块来实现第一信号线200和第二连接线420的电性连接；连接部575为预留垫，该预留垫可以与第一连接线通过过孔保持电性连接，在需要将第一连接线和第二连接线进行电性连接的位置，在第二连接线420和连接部575之间增设连接块，使得第一连接线可以通过预留垫与第二连接线420电连接；同样地，第三连接线可以通过预留垫与第四连接线电连接。例如，连接部574与连接部565电连接以实现第一发光控制晶体管T6的第二极与发光元件的第一电极的电连接。例如，电源信号线572与电源信号线581电连接。
图3H示出了位于第五导电层570远离衬底基板一侧的第六导电层580。例如，如图3H所示，第六导电层580包括第一信号线200、电源信号线581、第五连接线450、连接部584和连接部585。例如，第六导电层580还包括第一连接线和第三连接线。
例如，连接部584和连接部585与不同发光元件的第一电极电连接。
例如，如图3G和图3H所示，第一信号线200包括转接垫290，第一信号线200通过转接垫290与连接部573连接，以与第二连接线电连接。例如，第五连接线、第一连接线以及第三连接线均包括转接垫459，各连接线通过相应的转接垫459与连接部575电连接。
例如，如图1至图3H所示，第二信号线300可以位于第一导电层图案520中。例如，第二信号线300可以包括发光控制信号线521和复位控制信号线522的至少之一。
例如，如图1至图3H所示，多条第二信号线300位于多条第一信号线200与衬底基板100之间，第四连接线440位于多条第一信号线200与多条第二信号线300之间。
例如，如图1所示，第二区域102的同一侧中，所有第一连接线410均位于第三连接线430远离第二区域102的一侧。通过将所有第一连接线设置为均位于第三连接线远离第二区域的一侧，有利于尽量减少与所有延长线经过第二区域的第二信号线连接的第三连接线的长度，进而降低延长线经过第二区域的第二信号线与延长线没有经过第二区域的第二信号线的负载差异。
当然，本公开实施例不限于此，部分第一连接线和部分第三连接线可以交替设置，有利于降低延长线经过第二区域的第一信号线与延长线不经过第二区域的第一信号线的负载差异。
例如，如图1所示，部分第二连接线420与各第四连接线440位于同层，同层设置的第二连接线420与第四连接线440中，至少一条第二连接线420与第四连接线440位于同一直线且间隔设置。例如，在垂直于衬底基板100的方向上，与第四连接线440位于同一直线的第二连接线420与第三连接线430交叠。
例如，如图1所示，在第二区域102的同一侧，至少一条延长线经过第二区域102的第一信号线200位于至少一条第三连接线430与第二区域102之间。例如，在第二区域102的同一侧，至少一条延长线不经过第二区域102的第一信号线200位于至少一条第三连接线430与第二区域102之间。例如，至少一条第三连接线430位于至少一条延长线不经过第二区域102的第一信号线200与至少一条延长线经过第二区域102的第一信号线200之间。
在一些示例中，如图1所示，第二区域102的同一侧中，多条第一信号线200中延长线不经过第二区域102的至少一条第一信号线200位于第一连接线410靠近第二区域102的一侧。
例如，如图1所示，在第二区域102的同一侧设置的至少部分第一连接线410等间距设置。例如，在第二区域102的同一侧设置的至少部分第四连接线440等间距设置。通过将第一连接线等间距设置，有利于降低与第一连接线连接的第一信号线出现较大的负载突变；通过将第四连接线等间距设置，有利于降低与第四连接线连接的第二信号线出现较大的负载突变。
在一些示例中，如图1所示，多条第一连接线410和多条第三连接线430中彼此最靠近的一条第一连接线410和一条第三连接线430之间的距离与相邻两条第三连接线430之间的距离之比为0.8～1.2。例如，彼此最靠近的一条第一连接线410和一条第三连接线430之间的距离与相邻两条第三连接线430之间的距离之比为0.9～1.1。例如，彼此最靠近的一条第一连接线410和一条第三连接线430之间的距离与相邻两条第三连接线430之间的距离相等。
通过将最靠近第二区域的一条第一连接线设置为与第三连接线之间的距离较近，可以使得与该第一连接线连接第二连接线的长度较小，进而降低与该第一连接线连接的第一信号线上的负载与最靠近第二区域且延长线不经过第二区域的第一信号线的负载差异，有利于避免显示基板在显示时出现mura现象。
在一些示例中，如图1所示，在第一区域101中，至少部分第一连接线410与至少部分第三连接线430位于同层，至少部分第二连接线420与至少部分第四连接线440位于同层。
例如，各第一连接线410在沿第一方向延伸的直线上的正投影与各第三连接线430在沿第一方向延伸的直线上的正投影交叠，至少一条第二连接线420在沿第二方向延伸的直线上的正投影与至少一条第四连接线440在该直线上的正投影没有交叠。
本公开实施例将第一连接线与第三连接线沿第二方向排列以防止第一连接线与第三连接线发生干涉；由于部分第二连接线与第四连接线在第二方向上间隔设置，可以将部分第二连接线穿插在第三连接线中，以使得这部分第二连接线与位于第三连接线靠近第二区域一侧的第一信号线电连接，可以尽量降低第二连接线的长度，如第二连接线上的寄生电容为最靠近延长线不经过第二区域的第一信号线(可以称为正常信号线)的一条延长线经过第二区域的第一信号线与该正常信号线上的负载差异，进而降低与第二连接线电连接的第一信号线上的负载和正常信号线上的负载差异。
在一些示例中，如图1所示，多条第二信号线300中延长线不经过第二区域102的部分第二信号线300中最靠近第二区域102的一条第二信号线300位于最靠近第二区域102的一条第四连接线440和与其相邻的第四连接线440之间。通过将最靠近第二区域的第四连接线设置为与最靠近第二区域且延长线不经过第二区域的第二信号线距离较近，可以减小与最靠近第二区域的第四连接线连接的第三连接线的长度，进而降低与该第四连接线电连接的第二信号线上负载与延长线不经过第二区域的第二信号线上负载的差异，有利于降低显示mura。
在一些示例中，如图1所示，第二区域102的同一侧中，多条第二连接线420中的第一组连接线4201位于至少一条第四连接线440靠近第二区域102的一侧，多条第二连接线420中的第二组连接线4202位于该至少一条第四连接线440远离第二区域102的一侧。例如，第一组连接线4201包括的第二连接线420的数量可以小于第二组连接线4202包括的第二连接线420的数量。例如，第一组连接线4201与第二组连接线4202之间设置有多条第四连接线440。
本公开实施例提供的显示装置，通过将第二连接线设置为包括位于第四连接线两侧的两组连接线，既可以防止第四连接线与第二连接线因同层设置而产生干扰，又可以防止第一信号线和第二信号线产生负载突变而造成显示mura。
在一些示例中，如图1所示，沿垂直于衬底基板100的方向，第一组连接线4201与第三连接线430交叠，且第二组连接线4202与第三连接线430没有交叠。
例如，如图1所示，在垂直于衬底基板100的方向，至少一条第三连接线430与第二连接线420没有交叠。例如，第一组连接线4201中的每条连接线420与至少一条第三连接线430交叠。
在一些示例中，如图1所示，在第二区域102的同一侧中，与第二组连接线4202连接的至少一条第一信号线200在垂直于衬底基板100的方向上与各第四连接线440均交叠。例如，在第二区域102的同一侧中，与第二组连接线4202连接的每条第一信号线200在垂直于衬底基板100的方向上与所有第四连接线440均交叠。
由于与第二组连接线连接的第一信号线与第四连接线交叠，为了避免第二组连接线中的第二连接线与第四连接线的位置发生干涉，本公开实施例提供的显示基板中，将第二组连接线设置在第四连接线远离第二区域的一侧。
例如，如图1所示，在第二区域102的沿第二方向延伸的中心线的同一侧中，第一组连接线4201中的第二连接线420等间距设置。例如，在第二区域102的沿第二方向延伸的中心线的同一侧中，第二组连接线4202中的第二连接线420等间距设置。例如，第一组连接线4201中相邻两条第二连接线420之间的距离可以与第二组连接线4202中相邻两条第二连接线420之间的距离相等。
例如，第二组连接线4202中最靠近第四连接线440的一条第二连接线420与该第四连接线440之间的距离可以与第二组连接线4202中相邻两条第二连接线420之间的距离相等。
在一些示例中，如图1所示，第一组连接线4201中最靠近第二组连接线4202的一条第二连接线420与第二组连接线4202中最靠近第一组连接线4201的一条第二连接线420之间的距离为第一距离S1，第二组连接线4202中相邻两条第二连接线420之间的距离为第二距离S2，第一距离S1与第二距离S2之比大于2。例如，第一距离S1与第二距离S2之比大于3。例如，第一距离S1与第二距离S2之比大于4。例如，第一距离S1与第二距离S2之比大于5。例如，第一距离S1与第二距离S2之比大于6。例如，第一距离S1与第二距离S2之比大于7。例如，第一距离S1与第二距离S2之比大于8。例如，第一距离S1与第二距离S2之比大于9。例如，第一距离S1与第二距离S2之比大于10。
图4为根据本公开实施例的另一示例提供的局部平面结构示意图。
图5为图4所示区域E1的部分膜层示意图，图6和图7为图5所示位置处的两层导电层示意图，图8为图4所示区域E2的部分膜层示意图，图9至图10为图8所示位置处的两层导电层示意图。图5至图10所示区域的膜层结构可以与图1所示显示基板中相应区域的膜层结构具有相同的特征。
例如，如图4至图10所示，第一信号线200包括延长线经过第二区域102的第一信号线201-1和201-2，以及延长线不经过第二区域102的第一信号线202-1和202-2，第一信号线201-1为最靠近延长线不经过第二区域102的延长线经过第二区域102的一条第一信号线，第一信号线202-1为最靠近延长线经过第二区域102的延长线不经过第二区域102的一条第一信号线。
例如，如图4至图10所示，第二连接线420包括与第一信号线201-2电连接的第二连接线420-2以及与第一信号线201-1电连接的第二连接线420-1。例如，第二连接线420-1通过连接部0421与第一信号线201-1电连接，第二连接线420-2通过连接部0422与第一信号线201-2电连接。
例如，如图4至图10所示，第一连接线410包括与第二连接线420-1连接的第一连接线410-1以及与第二连接线420-2电连接的第一连接线410-2。例如，第二连接线420-1通过连接部0423与第一连接线410-1电连接，第二连接线420-2通过连接部0425与第一连接线410-2电连接。
例如，如图4至图10所示，位于第二区域102一侧的第一信号线210(即第一信号线201-1)将第一信号通过第二连接线420-1和第一连接线410-1传输至位于第二区域102另一侧的第一信号线220；位于第二区域102一侧的第一信号线201-2将第一信号通过第二连接线420-2和第一连接线410-2传输至位于第二区域102另一侧的第一信号线220。图5和图8中的黑色虚线箭头示意性的示出了第一信号的传输路径。
在一些示例中，如图9和图10所示，显示基板还包括沿第一方向延伸的多条第五连接线450和沿第二方向延伸的多条第六连接线460。
在一些示例中，如图9和图10所示，多条第五连接线450包括与第一连接线410位于同层的至少部分第五连接线450，上述至少部分第五连接线450中与第一连接线410位于同一直线的第五连接线450与第一连接线410间隔设置，如第一连接线410-1与第五连接线450之间设置有间隔0426。
例如，位于同一直线且间隔设置的两条连接线可以为同一条连接线断开为两段不同的连接线。
在一些示例中，如图9和图10所示，多条第六连接线460包括与第二连接线420位于同层的至少部分第六连接线460，上述至少部分第六连接线460中与第二连接线420位于同一直线的第六连接线460与第二连接线420间隔设置，如第二连接线420-1与第六连接线460之间设置有间隔0424。
在一些示例中，如图1所示，多条第五连接线450包括与第三连接线430位于同层的至少部分第五连接线450，上述至少部分第五连接线450中与第三连接线430位于同一直线的第五连接线450与第三连接线430间隔设置。
在一些示例中，如图1所示，多条第六连接线460包括与第四连接线440位于同层的至少部分第六连接线460，上述至少部分第六连接线460中与第四连接线440位于同一直线的第六连接线460与第四连接线440间隔设置。
在一些示例中，如图1所示，显示基板还包括周边区103，周边区103围绕显示区，如第一区域101。例如，周边区103为不用于显示的区域，显示区为用于显示的区域，如第一区域101为用于显示的区域。
在一些示例中，如图1、图17以及图18所示，显示基板还包括位于周边区103的第三信号线600，第五连接线450和第六连接线460的至少之一与第三信号线600电连接。例如，第三信号线600可以为围绕显示区的一圈环状信号线。例如，第三信号线600被配置为传输VSS信号。例如，第三信号线600被配置为与发光元件的第二电极，如阴极电连接。
例如，第五连接线450和第六连接线460均与第三信号线600电连接。
本公开实施例通过设置多条第五连接线和多条第六连接线，有利于提高连接线位置的均匀性，降低显示mura；此外，通过将第五连接线和第六连接线与第三信号线电连接，有利于降低第三信号线的负载。
在一些示例中，如图5至图10所示，至少一条第一连接线410和至少一条第三连接线430均与多条第一信号线200位于同层。例如，各第一连接线410均与第一信号线200同层设置。例如，各第三连接线430均与第一信号线200同层设置。
在一些示例中，如图5至图10所示，第五连接线450与第一连接线410间隔位置处以及第五连接线450与第三连接线430间隔位置处的至少之一与第四连接线440所在膜层交叠，如与第五导电层570中的结构交叠。例如，第六连接线460与第二连接线420间隔位置处以及第六连接线460与第四连接线440间隔位置处的至少之一与第一连接线410所在膜层交叠，如与第六导电层580中的结构交叠。
例如，如图5至图10所示，第二连接线420与第六连接线460之间的间隔0424与第一信号线200交叠。例如，第一连接线410与第五连接线450之间的间隔0426与第二连接线420交叠。
本公开实施例提供的显示基板中，通过将位于同一直线上的两条连接线的之间的间隔被另一层连接线或者另一层信号线遮挡，有利于进一步降低显示mura，如息屏mura。
在一些示例中，如图8所示，至少一条第一连接线410两侧设置有与该第一连接线410紧邻的两条第一信号线200，且两条第一信号线200与该第一连接线410之间的最小距离之比为0.9～1.1。例如，两条第一信号线200与该第一连接线410之间的最小距离相同。
例如，如图8所示，多条第一信号线200可以划分为多个第一信号线对200，每个第一信号线对200位于相邻两个子像素，如两个发光元件之间，且至少一个第一信号线对200之间设置有一条第一连接线410。
在一些示例中，如图1所示，至少一条第三连接线430两侧设置有与该第三连接线430紧邻的两条第一信号线200，且两条第一信号线200与该第三连接线430之间的最小距离之比为0.9～1.1。例如，两条第一信号线200与该第三连接线430之间的最小距离相同。
例如，至少一个第一信号线对200之间设置有一条第三连接线430。
例如，如图10所示，至少一条第五连接线450两侧设置有与该第五连接线450紧邻的两条第一信号线200，且两条第一信号线200与该第五连接线450之间的最小距离之比为0.9～1.1。例如，两条第一信号线200与该第五连接线450之间的最小距离相同。
本公开实施例提供的显示基板中，第一连接线与第一信号线采用2in1的方式设置，第三连接线与第一信号线采用2in1的方式设置，第五连接线与第一信号线采用2in1的方式设置。
当然，本公开实施例不限于此，至少一个第一信号线对之间还可以设置两条第一连接线，如采用1in1设置方式。
图11为图4所示区域E3的部分膜层示意图，图12为图4所示区域E4的部分膜层示意图。图13为包括图4所示区域E1的局部膜层示意图，图14和图15为图13所示位置处的两层导电层示意图。
在一些示例中，如图4和图11所示，与第一组连接线4201中最靠近第二组连接线4202的一条第二连接线420连接的第一连接线410包括分别位于一条第二连接线420在第一方向上的两侧的两部分411和412。例如，该第一连接线410的一部分411用于向位于第二区域102另一侧的第一信号线200传输第一信号，该第一连接线410的另一部分412用于平衡该第一连接线410上的寄生电容与第二组连接线4202中最靠近第一组连接线4201的一条第二连接线420上的寄生电容的差异，如另一部分412可以作为负载补偿部分。例如，该第一连接线410的一部分411可以视为正向延伸的部分，另一部分412可以视为反向延伸的部分。
在分别位于第一组连接线与第二组连接线中且彼此最靠近的两条第二连接线之间的距离大于第一组连接线(或第二组连接线)中相邻两条第二连接线之间的距离时，通过将与第一组连接线中最靠近第二组连接线的一条第二连接线连接的第一连接线的长度延长，如该第一连接线包括用于传输第一信号线的正向延伸的一部分以及相对于该正向延伸的部分反向延伸的另一部分，可以降低两组连接线中第二连接线的负载突变，进而降低显示mura，提升显示效果。
在一些示例中，如图4、图11和图12所示，与第一组连接线4201中最靠近第二组连接线4202的一条第二连接线420-11连接的第一连接线410延伸至第二组连接线4202中最靠近第一组连接线4201的一条第二连接线420-12的位置处。例如，与第二连接线420-11连接的第一连接线410的反向延伸的部分412延伸至第二连接线420-12的位置处。
本公开实施例通过将与第一组连接线中最靠近第二组连接线的一条第二连接线连接的第一连接线反向延伸的部分延伸至第二组连接线中最靠近第一组连接线的一条第二连接线的位置处，有利于将分别位于第一组连接线和第二组连接线且彼此最靠近的两条第二连接线上的负载差异降到最低，进而防止因两组连接线之间的间隔设置的较大而产生较大的负载跳变。
例如，如图4、图11和图12所示，与第二连接线420-11连接的第一连接线410的反向延伸部分412和第五连接线450之间的间隔与第二连接线420-12交叠。
在一些示例中，如图4、图11至图15所示，与第一组连接线4201中最靠近第二组连接线4202的N条第二连接线420分别连接的N条第一连接线410中的每条第一连接线410均包括分别位于与其连接的第二连接线420在第一方向上的两侧的两部分411和412，且沿靠近第二区域102的方向，N条第一连接线410中位于与其连接的第二连接线420在第一方向上的两侧的两部分411和412的长度均逐渐减小，N为大于等于1的正整数，且位于第二区域102中心一侧的第一组连接线4101中的第二连接线420的数量大于等于N。
例如，如图4、图13至图15所示，第一组连接线4201中最靠近第二组连接线4202的第二连接线420包括第二连接线420-1、第二连接线420-2以及第二连接线420-3，第一连接线410包括与第二连接线420-1连接的第一连接线410-1，与第二连接线420-2连接的第一连接线410-2以及与第二连接线420-3连接的第一连接线410-3。
例如，如图4、图13至图15所示，沿第二组连接线4202指向第一组连接线4201的方向，第二连接线420-3、第二连接线420-2以及第二连接线420-1依次排列，如第二连接线420-3比第二连接线420-2更靠近第二组连接线4202。
例如，如图4、图13至图15所示，第一连接线410-3的部分412-3、第一连接线410-2的部分412-2以及第一连接线410-1的部分412-1的长度逐渐减小，如第一连接线410-3的部分412-3的长度大于第一连接线410-2的部分412-2的长度。
本公开实施例提供的显示基板中，根据第一组连接线中各第二连接线与第二组连接线之间的距离关系，调节对第一连接线反向延长的部分的长度，有利于降低第二组连接线中的第二连接线与第一组连接线中的第二连接线的负载突变的同时，尽量降低第一组连接线中相邻第二连接线上负载差异。
例如，如图4、图13至图15所示，与第一组连接线4201中至少部分第二连接线420连接的多条第一连接线410中任意相邻两个第一连接线410反向延长部分的长度差均在一定范围内，如长度差可以为1～5个子像素在第一方向上的尺寸，如长度差可以为2～4个子像素在第一方向上的尺寸。
例如，如图4所示，与第一组连接线4201中的第二连接线420连接的第一连接线410可以包括两个反向延伸部分412以及位于两个反向延伸部分412之间的正向延伸部分411。例如，每条第一连接线410包括的两个反向延伸部分412的长度相等。
图16为图1所示区域E5的部分膜层的示意图，图17为图16所示区域E6的部分膜层示意图，图18为图16所示区域E7的部分膜层示意图。
在一些示例中，如图1、图11、图12、图16至图18所示，多条第二组连接线4202包括位于第一区域101的第二连接线420以及位于周边区103的第二连接线420，位于第一区域102的第二连接线420与第一连接线410不同层设置，位于周边区103的第二连接线420与第一连接线410同层设置。
例如，如图1、图16至图18所示，一条第一连接线410与两条第二连接线420电连接，这两条第二连接线420中位于第一区域101中的一条第二连接线420与第一连接线410不同层设置，位于周边区103中的一条第二连接线420与第一连接线410同层且一体化设置。
在一些示例中，如图1、图16至图18所示，位于周边区103的第二连接线420与第一信号线200同层设置。例如，位于第二区域102靠近周边区103的第二子信号线220和与其连接的第二连接线420同层且一体化设置。
例如，图17和图18示意性的示出第五连接线450与位于周边区103的第三信号线600电连接。例如，E6区域中的第五连接线450直接与第三信号线600电连接，E7区域中的第五连接线450通过与第一区域101设置的第二连接线同层设置的转接线0450与第三信号线600电连接。
例如，如图1所示，第三连接线430和第四连接线440均位于第一区域101。
例如，如图1所示，第一组连接线4201包括的各第二连接线420以及与第一组连接线4201中各第二连接线420连接的第一连接线410均位于第一区域101。
例如，显示基板还包括：位于第一区域101的多个第一发光元件、多个第一像素电路以及多个第二像素电路，以及位于第二区域102的多个第二发光元件，多个第一像素电路与多个第一发光元件一一对应电连接，多个第二像素电路与多个第二发光元件一一对应电连接。例如，第二区域102可以为用于设置摄像头的区域，驱动第二区域102中的第二发光元件发光的第二像素电路位于第一区域101，可以提高第二区域102的光透过率，即通过发光元件和像素电路分离设置的方式来提高第二区域102的光透过率。
图19为图4所示区域E8的部分结构的示意图，图20为图19所示区域E9的部分结构的示意图，图21至图25为图20所示位置中不同膜层的示意图。E9区域为E8区域中的小区域。
例如，如图2至图4以及图19至图25所示，第二信号线300包括发光控制信号线521。例如，发光控制信号线521采用单边驱动。
例如，如图2至图4以及图19至图25所示，发光控制信号线521通过转接线5611与第五导电层570中的第四连接线440-11电连接，第四连接线440-11通过连接部575与第六导电层580中的第三连接线430-1电连接，第三连接线430-1通过连接部575与第四连接线440-1电连接，从而将位于第二区域102左侧(以图中所示Y方向箭头相反的方向为向左)的第三子信号线310(发光控制信号线521)与位于第二区域102右侧的第四子信号线320(发光控制信号线521)电连接。
例如，如图2至图4以及图19至图25所示，多条发光控制信号线521中延长线不经过第二区域102的部分发光控制信号线521中最靠近第二区域102的一条发光控制信号线521位于最靠近第二区域102的一条第四连接线440-1和与其相邻的第四连接线440-2之间。
例如，如图2至图4以及图19至图25所示，第二信号线300包括复位控制信号线522。例如，复位控制信号线522采用单边驱动。
例如，如图2至图4以及图19至图25所示，复位控制信号线522通过第四导电层560中的转接线与第五导电层570中的第四连接线440-12电连接，第四连接线440-12通过连接部575与第六导电层580中的第三连接线430-2电连接，第三连接线430-2通过连接部575与第四连接线440-2电连接，从而将位于第二区域102左侧的第三子信号线310(复位控制信号线522)与位于第二区域102右侧的第四子信号线320(复位控制信号线522)电连接。
本公开实施例提供的显示基板中，发光控制晶体管写入信号的过程受到寄生电容影响较小，复位晶体管T7以及复位晶体管T8的信号受寄生电容影响也较小，通过将复位晶体管T7和复位晶体管T8电连接的复位控制信号线，以及发光控制信号线至少之一设置为采用沿第一方向延伸的连接线和沿第二方向延伸的连接线实现位于第二区域两侧的两部分的电连接，有利于在尽量不影响像素电路工作性能的基础上降低第二区域周边布线空间以增加显示区的面积。
例如，扫描信号线523采用双边驱动，因此位于第二区域两侧的扫描信号线523可以断开设置。
例如，如图2至图4以及图19至图25所示，与阈值补偿晶体管T2电连接的扫描信号线531采用单边驱动。例如，位于第二区域102一侧的扫描信号线531通过第一导电层520中的连接线525和/或第四导电层560中连接线与位于第二区域102另一侧的扫描信号线531电连接。
本公开实施例提供的显示基板中，与阈值补偿晶体管T2电连接的扫描信号线没有采用沿第一方向延伸的连接线和沿第二方向延伸的连接线实现位于第二区域两侧的两部分的电连接，而是通过围绕第二区域边缘的绕线实现位于第二区域两侧的两部分的电连接，可以使得与阈值补偿晶体管T2电连接的扫描信号线上产生的寄生电容较低。
例如，如图2至图4以及图19至图25所示，与第二复位晶体管T1电连接的复位控制信号线532采用单边驱动。例如，位于第二区域102一侧的复位控制信号线532通过第四导电层560中连接线与位于第二区域102另一侧的复位控制信号线532电连接，或者位于第二区域102一侧的复位控制信号线532直接在第二区域102边缘绕线至第二区域102另一侧。
本公开实施例提供的显示基板中，与第二复位晶体管T1电连接的复位控制信号线没有采用沿第一方向延伸的连接线和沿第二方向延伸的连接线实现位于第二区域两侧的两部分的电连接，而是通过围绕第二区域边缘的绕线实现位于第二区域两侧的两部分的电连接，可以使得与第二复位晶体管T1电连接的复位控制信号线上产生的寄生电容较低。
本公开实施例提供的像素电路中，与发光控制信号线电连接的第一发光控制晶体管、第二发光控制晶体管，以及与复位控制信号线电连接的第一复位晶体管和第三复位晶体管均为P型晶体管，阈值补偿晶体管和第二复位晶体管均为N型晶体管。由于P型晶体管相对于N型晶体管，栅极信号的电压跳变影响较小，因此优选P型管的对应的栅控制线中的全部或者部分采用沿第一方向延伸的连接线和沿第二方向延伸的连接线(即FIP连线方式)方式实现位于第二区域两侧的两部分的电连接，从而缩小第二区域周边的非显示区面积，以实现窄边框；同时，与选用N型晶体管的阈值补偿晶体管和第二复位晶体管的栅极电连接的控制信号线采用上述绕线方式。
当然，本公开实施例不限于此，当像素电路中的所有晶体管均为低温多晶硅晶体管(LTPS)，如所有晶体管均为P型晶体管时，与所有P型晶体管的栅极电连接的栅极控制信号线的部分或者全部可以采用上述沿第一方向延伸的连接线和沿第二方向延伸的连接线(即FIP连线方式)方式实现位于第二区域两侧的两部分的电连接，进而缩小第二区域周边的非显示区面积，以实现窄边框。
可选地，根据本公开的实施例，显示基板还包括：位于所述衬底基板上的发光元件和像素电路，所述像素电路与所述发光元件电连接；其中，所述像素电路包括至少一个N型薄膜晶体管和至少一个P型薄膜晶体管；所述第二信号线包括与至少一个所述P型薄膜晶体管的栅极相连接的信号线。
可选地，根据本公开的实施例，显示基板还包括：位于所述衬底基板上的发光元件和像素电路，所述像素电路与所述发光元件电连接；其中，所述像素电路包括至少一个氧化物薄膜晶体管和至少一个低温多晶硅薄膜晶体管；所述第二信号线包括与至少一个所述低温多晶硅薄膜晶体管的栅极相连接的信号线。
本公开另一实施例提供一种显示装置，该显示装置包括上述任一显示基板。
例如，显示装置可以为QHD(Quad High Definition)显示装置，QHD指全高清屏分辨率的4倍。例如，显示装置可以为FHD(Full High Definition)显示装置，FHD指全高清。
例如，本公开实施例提供的显示装置可以为有机发光二极管显示装置，如有源矩阵有机发光二极管(Active-matrix organic light-emitting diode，AMOLED)显示装置。
例如，显示装置还可以包括位于显示基板显示侧的盖板。例如，显示装置还可以包括位于衬底基板远离发光元件一侧的功能部件，功能部件与第二区域正对。例如，功能部件包括相机模组(例如，前置摄像模组)、3D结构光模组(例如，3D结构光传感器)、飞行时间法3D成像模组(例如，飞行时间法传感器)、红外感测模组(例如，红外感测传感器)等至少之一。
本公开实施例提供的显示装置通过采用第一连接线、第二连接线、第三连接线和第四连接线电连接位于第二区域两侧的信号线，且第一连接线位于第三连接线远离第二区域的一侧的同时，第二连接线与第三连接线交叠，在降低第二区域周边布线空间以增加显示区的面积的同时，可以减小第一信号线和第二信号线的负载突变。
例如，该显示装置可以包括手机、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件，本公开实施例对此不作限制。
有以下几点需要说明：
(1)本公开的实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (27)

1.一种显示基板，包括：
衬底基板，包括第一区域和第二区域，所述第一区域位于所述第二区域的周边；
多条第一信号线，位于所述衬底基板上，且不经过所述第二区域；
多条第二信号线，与所述多条第一信号线位于不同层，且不经过所述第二区域，
其中，至少部分第一信号线沿第一方向延伸，至少部分第二信号线沿第二方向延伸，所述第一方向与所述第二方向相交；
所述多条第一信号线包括延长线经过所述第二区域的部分第一信号线，所述部分第一信号线中的每条第一信号线包括位于所述第二区域两侧的第一子信号线和第二子信号线，所述第一子信号线和所述第二子信号线通过沿所述第一方向延伸的第一连接线和沿所述第二方向延伸的第二连接线电连接，且所述部分第一信号线与多条第一连接线和多条第二连接线电连接；
所述多条第二信号线包括延长线经过所述第二区域的部分第二信号线，所述部分第二信号线中的每条第二信号线包括位于所述第二区域两侧的第三子信号线和第四子信号线，所述第三子信号线和所述第四子信号线通过沿所述第一方向延伸的第三连接线和沿所述第二方向延伸的第四连接线电连接，且所述部分第二信号线与多条第三连接线和多条第四连接线电连接；
在垂直于所述衬底基板的方向上，至少一条第二连接线与至少一条第三连接线交叠，且所述第二区域的同一侧中，至少一条第一连接线位于至少一条第三连接线远离所述第二区域的一侧。
2.根据权利要求1所述的显示基板，其中，所述多条第一信号线包括数据线，所述多条第二信号线至少包括发光控制信号线。
3.根据权利要求1所述的显示基板，其中，最靠近所述第二区域的一条第四连接线与所述第二区域的边缘之间的最小距离小于最靠近所述第二区域的一条第一连接线与所述第二区域的边缘之间的最小距离。
4.根据权利要求1-3任一项所述的显示基板，其中，所述第二区域的同一侧中，所述多条第二连接线中的第一组连接线位于至少一条第四连接线靠近所述第二区域的一侧，所述多条第二连接线中的第二组连接线位于所述至少一条第四连接线远离所述第二区域的一侧。
5.根据权利要求4所述的显示基板，其中，沿垂直于所述衬底基板的方向，所述第一组连接线与所述第三连接线交叠，且所述第二组连接线与所述第三连接线没有交叠。
6.根据权利要求4所述的显示基板，其中，所述第一组连接线中最靠近所述第二组连接线的一条第二连接线与所述第二组连接线中最靠近所述第一组连接线的一条第二连接线之间的距离为第一距离，所述第二组连接线中相邻两条第二连接线之间的距离为第二距离，所述第一距离与所述第二距离之比大于2。
7.根据权利要求4所述的显示基板，其中，与所述第一组连接线中最靠近所述第二组连接线的一条第二连接线连接的所述第一连接线包括分别位于所述一条第二连接线在所述第一方向上的两侧的两部分。
8.根据权利要求7所述的显示基板，其中，与所述第一组连接线中最靠近所述第二组连接线的所述一条第二连接线连接的所述第一连接线延伸至所述第二组连接线中最靠近所述第一组连接线的一条第二连接线的位置处。
9.根据权利要求7所述的显示基板，其中，与所述第一组连接线中最靠近所述第二组连接线的N条第二连接线分别连接的N条第一连接线中的每条第一连接线均包括分别位于与其连接的第二连接线在所述第一方向上的两侧的两部分，且沿靠近所述第二区域的方向排列的所述N条第一连接线中，所述第一连接线的位于与其连接的所述第二连接线的靠近所述第二组连接线一侧的部分的长度逐渐减小，N为大于等于1的正整数，且位于所述第二区域中心一侧的所述第一组连接线中的所述第二连接线的数量大于等于N。
10.根据权利要求4所述的显示基板，其中，所述多条第二信号线中延长线不经过所述第二区域的部分第二信号线中最靠近所述第二区域的一条第二信号线位于最靠近所述第二区域的一条第四连接线和与其相邻的第四连接线之间。
11.根据权利要求1-3任一项所述的显示基板，其中，所述第二区域的同一侧中，所述多条第一信号线中延长线不经过所述第二区域的至少一条第一信号线位于所述第一连接线靠近所述第二区域的一侧。
12.根据权利要求1-3任一项所述的显示基板，其中，所述多条第一连接线和所述多条第三连接线中彼此最靠近的一条第一连接线和一条第三连接线之间的距离与相邻两条第三连接线之间的距离之比为0.8～1.2。
13.根据权利要求1-3任一项所述的显示基板，其中，在所述第一区域内，至少一条第一连接线与至少一条第三连接线位于同层，至少一条第二连接线与至少一条第四连接线位于同层。
14.根据权利要求13所述的显示基板，其中，至少一条第一连接线和至少一条第三连接线均与所述多条第一信号线位于同层。
15.根据权利要求13所述的显示基板，其中，所述多条第二信号线位于所述多条第一信号线与所述衬底基板之间，所述第四连接线位于所述多条第一信号线与所述多条第二信号线之间。
16.根据权利要求4所述的显示基板，其中，所述第一区域为显示区，所述第一区域围绕所述第二区域，所述衬底基板还包括围绕所述显示区的周边区，所述多条第二组连接线包括位于所述第一区域的所述第二连接线以及位于所述周边区的所述第二连接线，位于所述第一区域的所述第二连接线与所述第一连接线不同层设置，位于所述周边区的所述第二连接线与所述第一连接线同层设置。
17.根据权利要求16所述的显示基板，其中，位于所述周边区的所述第二连接线与所述第一信号线同层设置。
18.根据权利要求4所述的显示基板，其中，所述第一组连接线中的至少一条第二连接线与至少一条第四连接线同层且间隔设置，且位于同一直线上。
19.根据权利要求4所述的显示基板，其中，在所述第二区域的同一侧中，与所述第二组连接线连接的至少一条第一信号线在垂直于所述衬底基板的方向上与各第四连接线均交叠。
20.根据权利要求1所述的显示基板，其中，各第一连接线在沿所述第一方向延伸的直线上的正投影与各第三连接线在该直线上的正投影交叠；至少一条第二连接线在沿所述第二方向延伸的直线上的正投影与至少一条第四连接线在该直线上的正投影没有交叠。
21.根据权利要求2所述的显示基板，还包括：
位于所述衬底基板上的发光元件和像素电路，所述像素电路与所述发光元件电连接；
其中，所述像素电路包括驱动晶体管、发光控制晶体管以及复位晶体管，所述发光控制晶体管的栅极与所述发光控制信号线电连接，所述发光控制晶体管的第一极与所述驱动晶体管的第一极电连接，所述发光控制晶体管的第二极与所述发光元件电连接；
所述复位晶体管的栅极与复位控制信号线电连接，所述复位晶体管的一极与所述驱动晶体管的第二极电连接，或者所述复位晶体管的一极与所述发光控制晶体管的第二极电连接；
所述第二信号线包括所述复位控制信号线。
22.根据权利要求1所述的显示基板，还包括：
位于所述衬底基板上的发光元件和像素电路，所述像素电路与所述发光元件电连接；
其中，所述像素电路包括至少一个N型薄膜晶体管和至少一个P型薄膜晶体管；
所述第二信号线包括与至少一个所述P型薄膜晶体管的栅极相连接的信号线。
23.根据权利要求1所述的显示基板，还包括：
位于所述衬底基板上的发光元件和像素电路，所述像素电路与所述发光元件电连接；
其中，所述像素电路包括至少一个氧化物薄膜晶体管和至少一个低温多晶硅薄膜晶体管；
所述第二信号线包括与至少一个所述低温多晶硅薄膜晶体管的栅极相连接的信号线。
24.根据权利要求1所述的显示基板，其中，所述第一区域为显示区，所述第一区域围绕所述第二区域，所述衬底基板还包括围绕所述显示区的周边区；
所述显示基板还包括：沿所述第一方向延伸的多条第五连接线和沿所述第二方向延伸的多条第六连接线，与所述第一连接线位于同层且位于同一直线的所述第五连接线与所述第一连接线间隔设置，与所述第三连接线位于同层且位于同一直线的所述第五连接线与所述第三连接线间隔设置，与所述第二连接线位于同层且位于同一直线的所述第六连接线与所述第二连接线间隔设置，与所述第四连接线位于同层且位于同一直线的所述第六连接线与所述第四连接线间隔设置，且所述第五连接线和所述第六连接线的至少之一与第三信号线电连接，所述第三信号线位于所述周边区。
25.根据权利要求24所述的显示基板，其中，所述第五连接线与所述第一连接线间隔位置处以及所述第五连接线与所述第三连接线间隔位置处的至少之一与所述第四连接线所在膜层交叠，所述第六连接线与所述第二连接线间隔位置处以及所述第六连接线与所述第四连接线间隔位置处的至少之一与所述第一连接线所在膜层交叠。
26.根据权利要求1-3任一项所述的显示基板，其中，至少一条第一连接线两侧设置有与该第一连接线紧邻的两条第一信号线，且所述两条第一信号线与该第一连接线之间的最小距离之比为0.9～1.1；至少一条第三连接线两侧设置有与该第三连接线紧邻的两条第一信号线，且所述两条第一信号线与该第三连接线之间的最小距离之比为0.9～1.1。
27.一种显示装置，包括权利要求1-26任一项所述的显示基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108417605B (zh) * 2018-02-27 2020-08-25 上海天马微电子有限公司 显示面板和显示装置
US10770482B2 (en) * 2018-06-06 2020-09-08 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
CN114616613B (zh) * 2020-08-03 2023-12-08 京东方科技集团股份有限公司 显示基板和显示装置
CN113160743B (zh) * 2021-02-24 2023-04-18 合肥维信诺科技有限公司 阵列基板、显示面板及显示装置
CN113160742B (zh) * 2021-02-24 2022-10-04 合肥维信诺科技有限公司 阵列基板、显示面板及显示装置
CN115224097A (zh) * 2022-07-28 2022-10-21 京东方科技集团股份有限公司 显示基板以及显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024022254A1 (zh) * 2022-07-28 2024-02-01 京东方科技集团股份有限公司 显示基板以及显示装置

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