CN115208422A - 一种采用双音信号混频的射频收发*** - Google Patents

一种采用双音信号混频的射频收发*** Download PDF

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Abstract

本发明属于射频收发***技术领域，提供了一种采用双音信号混频的射频收发***，包括发射机和接收机，发射机包括：发射基带组件根据指令输出双音信号；发射信道组件将双音信号转换为第一中频信号；发射毫米波组件将第一中频信号转换为毫米波发射信号后再转换为自检信号；接收机包括：接收毫米波组件接收毫米波发射信号并转换为正交中频信号；接收信道组件将正交中频信号转换为第二中频信号；接收基带组件将第二中频信号转换为指令；发射信道组件还将自检信号转换为自检中频信号并输出到发射基带组件。本发明解决了机械振动引起的频率漂移问题，以提高***的效能及稳定性、降低错误率。

Description

一种采用双音信号混频的射频收发***
技术领域
本发明涉及射频收发***技术领域，具体涉及一种采用双音信号混频的射频收发***。
背景技术
在无线通讯***中，由于晶振十分敏感，设备的机械振动会导致晶振产生快速的频率漂移，因而在发送端与接收端之间会产生载波频率漂移，使得***效能变差和错误率增加。
目前，一般是使用单音信号进行发射和接收，因***的机械振动引起晶振的频率漂移，从而导致多次变频后的射频信号也产生了频率漂移，其漂移值为晶振漂移的N倍（N=射频信号频率÷晶振频率），当晶振频率漂移一定时，射频信号频率越高，则射频信号的频率漂移值就越大，***进行射频信号的解调处理就越困难；而且机械振动是随机的，晶振的频率漂移值不断变化，则射频信号的频率漂移值随之不断变化，***不断处理大批量的数据，会降低***处理数据的速度和准确度。
如何解决机械振动引起的频率漂移就成了一个难题，如果能找到一种可行的方法，将会简化***数据处理的难度。因此，有必要提供一种采用双音信号混频的射频收发***。
发明内容
本发明提供了一种采用双音信号混频的射频收发***，解决了机械振动引起的频率漂移问题，以提高***的效能及稳定性、降低错误率。
本说明书实施例公开了一种采用双音信号混频的射频收发***，包括发射机和接收机，所述发射机包括：
发射基带组件，用于将由发控中心输入的指令进行编码、扩频和调制处理后输出双音信号；
发射信道组件，用于将所述双音信号进行低通滤波、本振混频、声表滤波和放大处理后，得到第一中频信号；
发射毫米波组件，用于将所述第一中频信号进行本振混频、带通滤波和放大处理后，得到毫米波发射信号，并通过耦合器将所述毫米波发射信号分为两路后，直通路的所述毫米波发射信号通过功率放大器和发射天线输出，耦合路的所述毫米波发射信号进行本振混频和滤波放大后转换为自检信号；
所述接收机包括：
接收毫米波组件，用于通过接收天线接收所述毫米波发射信号，并将所述毫米波发射信号进行放大滤波、衰减放大和本振正交混频后，得到正交中频信号；
接收信道组件，用于将所述正交中频信号进行90°合路处理、放大滤波和AGC处理后，得到第二中频信号；
接收基带组件，用于将所述第二中频信号进行AD采样、解扩、解调和解码处理后，得到所述指令；
其中，所述发射信道组件还用于将所述自检信号进行本振混频后，得到自检中频信号，并将所述自检中频信号输出到所述发射基带组件。
本说明书公开的一个实施例中，所述发射基带组件包括发射FPGA芯片、数字上变频器、第一ADC芯片和RS422接口，所述发射FPGA芯片与所述RS422接口连接，以接收由发控中心输入的所述指令；所述发射FPGA芯片与所述数字上变频器连接，以将编码、扩频和调制处理后的调制信号进行DA转换后输出所述双音信号；所述发射FPGA芯片与所述第一ADC芯片连接，以将所述自检中频信号进行AD转换。
本说明书公开的一个实施例中，所述发射信道组件包括发射频率源、发射上变频链路和自检下变频链路，所述发射频率源通过功分器分别与所述发射上变频链路和所述自检下变频链路连接，以分别提供本振混频的本振信号；所述发射频率源与所述发射毫米波组件连接，以提供本振混频的本振信号；所述发射频率源与所述发射FPGA芯片连接，以提供数字基带时钟；所述发射上变频链路与所述数字上变频器连接，以接收所述双音信号；所述自检下变频链路与所述第一ADC芯片连接，以输出所述自检中频信号。
本说明书公开的一个实施例中，所述发射频率源包括温补晶振X1、功分器U1、频率合成器G1、时钟分配器P1、滤波器Z1、衰减器Z2、滤波器Z3和放大器A1，所述温补晶振X1与所述功分器U1的输入端连接，所述功分器U1的第一输出端与所述时钟分配器P1连接，所述时钟分配器P1分别与所述发射FPGA芯片、所述发射上变频链路和所述自检下变频链路连接，所述功分器U1的第二输出端、频率合成器G1、滤波器Z1、衰减器Z2、滤波器Z3和放大器A1依次串联后与所述发射毫米波组件连接。
本说明书公开的一个实施例中，所述发射上变频链路包括锁相点频源P2、功分器U2、放大器A2、滤波器Z4、混频器U3、衰减器Z5、声表滤波器Z6、放大器A3、声表滤波器Z7、温补衰减器Z8和放大器A4，所述自检下变频链路包括放大器A5、混频器U4、低通滤波器Z9、低通滤波器Z10、放大器A6、低通滤波器Z11和衰减器Z12；
所述锁相点频源P2的输入端与所述时钟分配器P1连接，所述锁相点频源P2的输出端与所述功分器U2的输入端连接，所述功分器U2的第一输出端与所述放大器A2的输入端连接，所述放大器A2的输出端与所述混频器U3的第一输入端连接，所述滤波器Z4的输入端与所述数字上变频器连接，所述滤波器Z4的输出端与所述混频器U3的第二输入端连接，所述混频器U3的输出端、衰减器Z5、声表滤波器Z6、放大器A3、声表滤波器Z7、温补衰减器Z8和放大器A4依次串联后与所述发射毫米波组件连接；
所述功分器U2的第二输出端与所述放大器A5的输入端连接，所述放大器A5的输出端与所述混频器U4的第一输入端连接，所述低通滤波器Z9的输入端与所述发射毫米波组件连接，所述低通滤波器Z9的输出端与所述混频器U4的第二输入端连接，所述混频器U4的输出端、低通滤波器Z10、放大器A6、低通滤波器Z11和衰减器Z12依次串联后与所述第一ADC芯片连接。
本说明书公开的一个实施例中，所述发射毫米波组件包括混频器U5、滤波器Z13、放大器A7、功放器A8、耦合器W1、发射天线W2、锁相点频源P3、放大器A9、倍频器U6、滤波器Z14、放大器A10、功分器U7、混频器U8、低通滤波器Z15和放大器A11，所述锁相点频源P3的输入端与所述放大器A1连接，所述锁相点频源P3的输出端、放大器A9、倍频器U6、滤波器Z14、放大器A10和功分器U7的输入端依次串联，所述功分器U7的第一输出端与所述混频器U5的第一输入端连接，所述混频器U5的第二输入端与所述放大器A4连接，所述混频器U5的输出端、滤波器Z13、放大器A7、功放器A8、耦合器W1的直通路和发射天线W2依次串联，所述功分器U7的第二输出端与所述混频器U8的第一输入端连接，所述耦合器W1的耦合端与所述混频器U8的第二输入端连接，所述混频器U8的输出端、低通滤波器Z15和放大器A11依次串联后与所述低通滤波器Z9连接。
本说明书公开的一个实施例中，所述接收毫米波组件包括接收频率源、接收天线W3、放大器A12、滤波器Z16、衰减器Z17、放大器A13、IQ混频器U9、倍频器U10和放大器A14，所述接收天线W3、放大器A12、滤波器Z16、衰减器Z17、放大器A13和IQ混频器U9的第一输入端依次串联，所述倍频器U10的输入端与所述接收频率源连接，以接收本振信号；所述倍频器U10的输出端、放大器A14和IQ混频器U9的第二输入端依次串联，所述IQ混频器U9与所述接收信道组件连接，以分别输出I信号和Q信号。
本说明书公开的一个实施例中，所述接收频率源包括温补晶振X2、时钟分配器P4、频率合成器G2、滤波器Z18、衰减器Z19、滤波器Z20、放大器A15、锁相点频源P5和放大器A16，所述温补晶振X2的输出端与所述时钟分配器P4连接，所述时钟分配器P4分别与所述接收基带组件和所述频率合成器G2的输入端连接，所述频率合成器G2的输出端、滤波器Z18、衰减器Z19、滤波器Z20、放大器A15、锁相点频源P5和放大器A16依次串联后与所述倍频器U10连接。
本说明书公开的一个实施例中，所述接收信道组件包括90°合路器U11、放大器A17、滤波器Z21、耦合器W4、衰减器Z22、放大器A18、滤波器Z23、衰减器Z24、放大器A19、温补衰减器Z25、放大器A20、声表滤波器Z26、匹配衰减器Z27、对数检波器Z28和单片机U12，所述90°合路器U11的输入端与所述IQ混频器U9连接，以接收I信号和Q信号并合成为一路信号；所述90°合路器U11的输出端、放大器A17、滤波器Z21、耦合器W4的直通路、衰减器Z22、放大器A18、滤波器Z23、衰减器Z24、放大器A19、温补衰减器Z25、放大器A20、声表滤波器Z26和匹配衰减器Z27依次串联后与所述接收基带组件连接，所述耦合器W4的耦合端与所述对数检波器Z28的输入端连接，所述对数检波器Z28的输出端与所述单片机U12的输入端连接，所述单片机U12的输出端分别与所述衰减器Z17、所述衰减器Z22和所述衰减器Z24连接，以调控衰减。
本说明书公开的一个实施例中，所述接收基带组件包括接收FPGA芯片、第二ADC芯片和滤波器Z29，所述滤波器Z29的输入端与所述匹配衰减器Z27连接，所述滤波器Z29的输出端与所述第二ADC芯片的输入端连接，所述第二ADC芯片的输出端与所述接收FPGA芯片连接。
本说明书实施例至少可以实现以下有益效果：
本发明通过发射基带组件、发射信道组件和发射毫米波组件组成发射机，通过接收毫米波组件、接收信道组件和接收基带组件组成接收机，发射机和接收机之间通过发射天线和接收天线进行信号传输，并采用双音信号混频，进行双音BPSK调制解调，解调时的本振频率偏移与晶振的频率偏移没有直接的关系，简化了***数据处理的难度，从而克服了单音信号调制解调时本振信号漂移对***数据处理复杂度的影响，可以提高***的效能及稳定性，降低错误率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一些实施例中所涉及的采用双音信号混频的射频收发***的原理框图示意图。
图2为本发明一些实施例中所涉及的发射机的电路示意图。
图3为本发明一些实施例中所涉及的发射基带组件的电路示意图。
图4为本发明一些实施例中所涉及的发射频率源的电路示意图。
图5为本发明一些实施例中所涉及的发射上变频链路和自检下变频链路的电路示意图。
图6为本发明一些实施例中所涉及的发射电源电路的电路示意图。
图7为本发明一些实施例中所涉及的发射毫米波组件的电路示意图。
图8为本发明一些实施例中所涉及的接收机的电路示意图。
图9为本发明一些实施例中所涉及的接收毫米波组件的电路示意图。
图10为本发明一些实施例中所涉及的接收信道组件的电路示意图。
图11为本发明一些实施例中所涉及的接收基带组件的电路示意图。
图12为本发明一些实施例中所涉及的接收电源电路的电路示意图。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是本发明产品使用时惯常摆放的方位或位置关系，或者是本领域技术人员惯常理解的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
此外，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
下面结合附图对本发明的实施例进行详细说明。
如图1、图2和图8所示，本说明书实施例公开了一种采用双音信号混频的射频收发***，包括发射机和接收机；
发射机包括：
发射基带组件，用于将由发控中心输入的指令进行编码、扩频和调制处理后输出双音信号；
发射信道组件，用于将双音信号进行低通滤波、本振混频、声表滤波和放大处理后，得到第一中频信号；
发射毫米波组件，用于将第一中频信号进行本振混频、带通滤波和放大处理后，得到毫米波发射信号，并通过耦合器将毫米波发射信号分为两路后，直通路的毫米波发射信号通过功率放大器和发射天线输出，耦合路的毫米波发射信号进行本振混频和滤波放大后转换为自检信号；
接收机包括：
接收毫米波组件，用于通过接收天线接收毫米波发射信号，并将毫米波发射信号进行放大滤波、衰减放大和本振正交混频后，得到正交中频信号；
接收信道组件，用于将正交中频信号进行90°合路处理、放大滤波和AGC处理后，得到第二中频信号；
接收基带组件，用于将第二中频信号进行AD采样、解扩、解调和解码处理后，得到指令；
其中，发射信道组件还用于将自检信号进行本振混频后，得到自检中频信号，并将自检中频信号输出到发射基带组件。
应当理解的是，发射基带组件、发射信道组件和发射毫米波组件依次连接，接收毫米波组件、接收信道组件和接收基带组件依次连接，发射毫米波组件与接收毫米波组件之间通过发射天线和接收天线进行信号传输，以实现本发明所描述的功能，解决本发明所提出的技术问题。
本实施例的技术方案解决的问题是：如何解决机械振动引起的频率漂移。
本实施例的技术方案是：采用双音信号混频，并为此构建采用双音信号混频的射频收发***。
原理分析如下：
常规单音BPSK调制解调时，发射信号S：
Figure DEST_PATH_IMAGE002
；
其中，WS为发射信号S的载波角频率；D(t)为发射信号S的调制数据，其值为0或1；t为时间，π为数学常数。
弹上解调本振Lo：
Figure DEST_PATH_IMAGE004
；
其中，WLo为解调本振的角频率，与WS相等；∆W(t)为机械振动引起的本振频率偏移，大小随时间t随机变化。
当***参考频率为40MHz，载波频率为34.07GHz，载波对参考的倍频次数为34070÷40=851.75，设机械振动引起的晶振频率偏移为∆WOSC，则本振频率偏移
Figure DEST_PATH_IMAGE006
。
从以上公式可以看出，振动引起的频率偏移与传统的移动通讯中因相对速度引起的多普勒频偏相比，频率变化速度快，随机性大，频率偏移绝对值大，给解调过程中的载波同步带来巨大的困难。
双音BPSK解调时，发射信号S：
Figure DEST_PATH_IMAGE008
；
Figure DEST_PATH_IMAGE010
；
Figure DEST_PATH_IMAGE012
；
其中，WS1为发射信号S1的载波角频率，D1(t)为发射信号S1的调制数据，其值为0或1；WS2为发射信号S2的载波角频率，D2(t)为发射信号S2的调制数据，其值为0或1。
弹上解调本振Lo：
Figure 142681DEST_PATH_IMAGE004
；
其中，WLo为解调本振的角频率，
Figure DEST_PATH_IMAGE014
；∆W(t)为本振频率偏移，大小随时间t随机变化；WIF为中频载波频率。
双音解调过程如下：
首先双音载波与本振混频至中频得到中频信号IF：
Figure DEST_PATH_IMAGE016
；
再分别滤波提取出两个不同频率的中频信号IF1和IF2：
Figure DEST_PATH_IMAGE018
；
Figure DEST_PATH_IMAGE020
；
IF1和IF2混频滤波后得到中频信号IF3：
Figure DEST_PATH_IMAGE022
；
由以上公式可以看出，在双音BPSK解调时，本振频率偏移∆W(t)与晶振频率偏移∆WOSC没有直接的关系，中频载波频率WIF为发射信号双音载波的频差，克服了单音信号调制解调时本振信号漂移对***数据处理复杂度的影响。
当***参考频率为40MHz，发射信号S1频率为34.074GHz,发射信号S2频率为34.066GHz，中频载波频率为80MHz，则对最终的中频信号进行解调得到abs(D1-D2)。
双音发射数据序列为Ds,令D1=Ds(i),D2=[0,Ds(i-1)]，则解调数据Dr为发射数据Ds的差分编码数据，对Dr进行解码即得到发送数据Ds。
采用双音信号混频的射频收发***的具体内容如下：
在一些实施例中，如图3所示，发射基带组件包括发射FPGA芯片、数字上变频器、第一ADC芯片和RS422接口，发射FPGA芯片与RS422接口连接，以接收由发控中心输入的指令；发射FPGA芯片与数字上变频器连接，以将编码、扩频和调制处理后的调制信号进行DA转换后输出双音信号；发射FPGA芯片与第一ADC芯片连接，以将自检中频信号进行AD转换。
该实施例中，发射FPGA芯片的型号可以选用XC7A100T；数字上变频器的型号可以选用AD9957；第一ADC芯片的型号可以选用AD9236；RS422接口可以选用型号为ADM2587的隔离422接口。
发射基带组件主要实现对信号（指令）的扩频、调制和编码，以及对自检中频信号进行解扩、解调和译码，以及设有相关的通信协议，相应地包括有配置存储器（FLASH）、日志记录存储器（FLASH）、调试422接口、隔离485接口、隔离BDC接口和发射电源电路，调试422接口的型号可以选用SP3071，隔离485接口的型号可以选用ADM2587，隔离BDC接口的型号可以选用ISOW7844，如图6所示，发射电源电路可以由电源滤波组件、隔离电源组件、DC-DC组件和LDO组件（low dropout regulator，是一种低压差线性稳压器）串联而成，隔离电源组件的型号可以选用PI3106-01，DC-DC组件的型号可以选用LTM4613IV；如发射电源电路的输入为28V，通过选型和参数设置可以输出6.5V、5V、3.3V、1.8V和1V，而且6.5V电源还可以通过多个LDO组件分别提供6V/2A电源、5V/0.75A电源和5V电源，还可以通过DC/DC组件输出-5V后再通过LDO组件提供-1V、10mA电源，可以满足不同器件的不同工作电源的需求。
清楚的是，上述举例说明是为发射基带组件的功能的实现，以及采用双音信号混频的射频收发***的应用实践提供可实现的可选择性方案。
在一些实施例中，发射信道组件包括发射频率源、发射上变频链路和自检下变频链路，发射频率源通过功分器分别与发射上变频链路和自检下变频链路连接，以分别提供本振混频的本振信号；发射频率源与发射毫米波组件连接，以提供本振混频的本振信号；发射频率源与发射FPGA芯片连接，以提供数字基带时钟；发射上变频链路与数字上变频器连接，以接收双音信号；自检下变频链路与第一ADC芯片连接，以输出自检中频信号。
该实施例中，发射频率源、发射上变频链路和自检下变频链路可以参考现有方案，只需能够实现上述功能，或者使用下述实施例的方案。
在一些实施例中，如图4所示，发射频率源包括温补晶振X1、功分器U1、频率合成器G1、时钟分配器P1、滤波器Z1、衰减器Z2、滤波器Z3和放大器A1，温补晶振X1与功分器U1的输入端连接，功分器U1的第一输出端与时钟分配器P1连接，时钟分配器P1分别与发射FPGA芯片、发射上变频链路和自检下变频链路连接，功分器U1的第二输出端、频率合成器G1、滤波器Z1、衰减器Z2、滤波器Z3和放大器A1依次串联后与发射毫米波组件连接。
该实施例中，温补晶振X1可以选用0.5ppm精度的40MHz温补晶振，频率合成器G1的型号可以选用HMC767，时钟分配器P1的型号可以选用AD9513，滤波器Z1和滤波器Z3的型号可以选用BFCN7900，放大器A1的型号可以选用HMC902，功分器U1的型号可以选用GP2Y1+，或选用其他能够实现上述功能的器件的型号。
发射频率源主要用于提供数字基带时钟、8GHz锁相点频源参考（锁相点频源P3）和2GHz锁相点频源参考（锁相点频源P2）。
在一些实施例中，如图5所示，发射上变频链路包括锁相点频源P2、功分器U2、放大器A2、滤波器Z4、混频器U3、衰减器Z5、声表滤波器Z6、放大器A3、声表滤波器Z7、温补衰减器Z8和放大器A4，自检下变频链路包括放大器A5、混频器U4、低通滤波器Z9、低通滤波器Z10、放大器A6、低通滤波器Z11和衰减器Z12；
锁相点频源P2的输入端与时钟分配器P1连接，锁相点频源P2的输出端与功分器U2的输入端连接，功分器U2的第一输出端与放大器A2的输入端连接，放大器A2的输出端与混频器U3的第一输入端连接，滤波器Z4的输入端与数字上变频器连接，滤波器Z4的输出端与混频器U3的第二输入端连接，混频器U3的输出端、衰减器Z5、声表滤波器Z6、放大器A3、声表滤波器Z7、温补衰减器Z8和放大器A4依次串联后与发射毫米波组件连接；
功分器U2的第二输出端与放大器A5的输入端连接，放大器A5的输出端与混频器U4的第一输入端连接，低通滤波器Z9的输入端与发射毫米波组件连接，低通滤波器Z9的输出端与混频器U4的第二输入端连接，混频器U4的输出端、低通滤波器Z10、放大器A6、低通滤波器Z11和衰减器Z12依次串联后与第一ADC芯片连接。
该实施例中，锁相点频源P2可以选用2GHz的MPS模块，功分器U2的型号可以选用GP2Y1+，放大器A2、放大器A4和放大器A5的型号可以选用MNA7A，滤波器Z4可以选用低通滤波器，混频器U3和混频器U4的型号可以选用MAC-24，放大器A3和放大器A6的型号可以选用MAX2613，低通滤波器Z9的型号可以选用LFCN3800，低通滤波器Z10的型号可以选用LFCN180，低通滤波器Z11的型号可以选用LFCN105，或选用其他能够实现上述功能的器件的型号。
发射上变频链路主要用于对发射基带组件输出的70MHz±4MHz的双音信号进行低通滤波，然后再与2GHz点频本振混频，混频信号通过两级声表滤波器滤除本振及下边带信号，再经过放大产生2.07GHz±4MHz中频信号，2.07GHz中频通过声表滤波器滤除带本振及镜频。
自检下变频链路主要用于将发射毫米波组件输出的2.07GHz±4MHz自检信号，与2GHz点频进行下变频，输出70MHz±4MHz自检中频信号到发射基带组件。
在一些实施例中，如图7所示，发射毫米波组件包括混频器U5、滤波器Z13、放大器A7、功放器A8、耦合器W1、隔离器V1、发射天线W2、锁相点频源P3、放大器A9、倍频器U6、滤波器Z14、放大器A10、功分器U7、混频器U8、低通滤波器Z15和放大器A11，锁相点频源P3的输入端与放大器A1连接，锁相点频源P3的输出端、放大器A9、倍频器U6、滤波器Z14、放大器A10和功分器U7的输入端依次串联，功分器U7的第一输出端与混频器U5的第一输入端连接，混频器U5的第二输入端与放大器A4连接，混频器U5的输出端、滤波器Z13、放大器A7、功放器A8、耦合器W1的直通路、隔离器V1和发射天线W2依次串联，功分器U7的第二输出端与混频器U8的第一输入端连接，耦合器W1的耦合端与混频器U8的第二输入端连接，混频器U8的输出端、低通滤波器Z15和放大器A11依次串联后与低通滤波器Z9连接。
该实施例中，混频器U5和混频器U8的型号可以选用MAC-24+，滤波器Z13可以选用33GHz～35GHz带通滤波器，功放器A8可以选用1W功率放大器，锁相点频源P3可以选用8GHz的MPS模块，倍频器U6可以选用4倍频器，滤波器Z14可以选用32GHz滤波器，或选用其他能够实现上述功能的器件的型号。
发射毫米波组件主要用于将发射频率源提供的8GHz锁相点频源参考作为输入，进行4倍频后产生毫米波变频所需要的32GHz，再通过32GHz滤波然后放大功分成2路信号分别给毫米波上变频和毫米波下变频用；
毫米波上变频：主要实现通过混频器将70M±4MHz中频变频后的高中频信号2.07GHz±4MHz搬移到毫米波频率34.07GHz±4MHz的过程，本振信号用32GHz，混频后产生的毫米波信号通过33GHz～35GHz带通滤波器滤除带外杂散后进行放大，然后通过一级功率放大器后经天线发射出去；
毫米波下变频：主要通过一级耦合器将毫米波信号耦合一路到下变频电路进行下变频，通过上变频本振功分出来的32GHz进行下变频到2.07GHz±4MHz中频，然后滤波放大输出到发射上变频链路进行二次变频。
在一些实施例中，如图9所示，接收毫米波组件包括接收频率源、接收天线W3、限幅器Z30、放大器A12、滤波器Z16、衰减器Z17、放大器A13、IQ混频器U9、倍频器U10和放大器A14，接收天线W3、限幅器Z30、放大器A12、滤波器Z16、衰减器Z17、放大器A13和IQ混频器U9的第一输入端依次串联，倍频器U10的输入端与接收频率源连接，以接收本振信号；倍频器U10的输出端、放大器A14和IQ混频器U9的第二输入端依次串联，IQ混频器U9与接收信道组件连接，以分别输出I信号和Q信号。
该实施例中，倍频器U10可以选用4倍频器，衰减器Z17可以选用数控衰减器，其余器件选用能够实现上述功能的器件的型号即可。
接收毫米波组件主要将发射天线输出的毫米波发射信号（Ka波段）进行放大滤波后，经过一级数控衰减后进入IQ解调出中频。其中，通过接收频率源提供8.5GHz本振信号，本振信号经过4倍频输出34GHz，通过窄带带通滤波，滤除1次～3次，信号经过放大器和低通滤波器后作为混频的本振输入。
在一些实施例中，如图9所示，接收频率源包括温补晶振X2、时钟分配器P4、频率合成器G2、滤波器Z18、衰减器Z19、滤波器Z20、放大器A15、锁相点频源P5和放大器A16，温补晶振X2的输出端与时钟分配器P4连接，时钟分配器P4分别与接收基带组件和频率合成器G2的输入端连接，频率合成器G2的输出端、滤波器Z18、衰减器Z19、滤波器Z20、放大器A15、锁相点频源P5和放大器A16依次串联后与倍频器U10连接。
该实施例中，温补晶振X2可以选用±0.5ppm的40MHz低灵敏度抗震温补晶振，时钟分配器P4的型号可以选用AD9513，频率合成器G2的型号可以选用HMC767，滤波器Z18和滤波器Z20的型号可以选用BFCN8450，放大器A15的型号可以选用HMC902，锁相点频源P5可以选用8.5GHz的MPS模块，其余器件选用能够实现上述功能的器件的型号即可。
接收频率源主要用于产生基准时钟、毫米波本振和基带板数字时钟。晶振温度稳定度选用±0.5ppm等级的，可满足输出本振频率稳定度要求。通过调节晶振准确度，实现本振频率准确度±1ppm指标。晶振时钟信号分成3路，1路作为基带信号处理时钟，1路作为AGC时钟；另外1路作为8.5GHz锁相点频源参考时钟。
在一些实施例中，如图10所示，接收信道组件包括90°合路器U11、放大器A17、滤波器Z21、耦合器W4、衰减器Z22、放大器A18、滤波器Z23、衰减器Z24、放大器A19、温补衰减器Z25、放大器A20、声表滤波器Z26、匹配衰减器Z27、对数检波器Z28和单片机U12，90°合路器U11的输入端与IQ混频器U9连接，以接收I信号和Q信号并合成为一路信号；90°合路器U11的输出端、放大器A17、滤波器Z21、耦合器W4的直通路、衰减器Z22、放大器A18、滤波器Z23、衰减器Z24、放大器A19、温补衰减器Z25、放大器A20、声表滤波器Z26和匹配衰减器Z27依次串联后与接收基带组件连接，耦合器W4的耦合端与对数检波器Z28的输入端连接，对数检波器Z28的输出端与单片机U12的输入端连接，单片机U12的输出端分别与衰减器Z17、衰减器Z22和衰减器Z24连接，以调控衰减。
该实施例中，90°合路器U11的型号可以选用LRPQ-70J，放大器A17、放大器A18、放大器A19和放大器A20的型号可以选用MAX2613，滤波器Z21的型号可以选用LFCN3800，衰减器Z22和衰减器Z24的型号可以选用HMC472，滤波器Z23的型号可以选用LFCN105，对数检波器Z28的型号可以选用AD8317，其余器件选用能够实现上述功能的器件的型号即可。
接收信道组件主要将接收毫米波组件输出的I信号和Q信号合成一路，然后经过放大及滤波后通过AGC电路（Automatic Generation Control自动增益控制电路）进行AGC处理，并采用多级滤波器串联使用方式对信号进行滤波，高频滤波器采用LFCN3800，提供良好的高频抑制性能，对8.5GHz本振信号进行滤波；低频滤波采用LFCN80或LFCN105和70MHz声表滤波器对中频带外噪声及杂波进行滤波。
AGC电路主要由耦合器W4、衰减器Z22、放大器A18、滤波器Z23、衰减器Z24、对数检波器Z28和单片机U12组成，采用对数检波方式对输入信号功率进行检测；单片机根据当前输入信号功率值，产生衰减控制信号，对信号链路增益进行控制，确保输出功率稳定；主要是控调控衰减器Z17（通过CBB控制线）、衰减器Z22和衰减器Z24的衰减值。
在一些实施例中，如图11所示，接收基带组件包括接收FPGA芯片、第二ADC芯片和滤波器Z29，滤波器Z29的输入端与匹配衰减器Z27连接，滤波器Z29的输出端与第二ADC芯片的输入端连接，第二ADC芯片的输出端与接收FPGA芯片连接。
该实施例中，接收FPGA芯片的型号可以选用XC7A100T，第二ADC芯片的型号可以选用AD9236。
接收基带组件主要用于将接收信道组件输出的第二中频信号进行解扩、解调和译码，以及设有相关的通信协议，相应地包括有配置存储器（FLASH）、日志记录存储器（FLASH）、隔离485接口、隔离422接口和接收电源电路，隔离485接口和隔离422接口的型号可以选用ADM2587，如图12所示，接收电源电路可以由隔离电源组件、DC-DC组件和LDO组件串联而成，隔离电源组件的型号可以选用PI3106-01；如接收电源电路的输入为19V，通过选型和参数设置可以输出5.5V、5V、3.3V、1.8V和1V，而且5.5V电源还可以通过LDO组件分别提供3V/100mA电源和5V电源，5.5V电源还可以通过电源转换器输出不同的电源，可以满足不同器件的不同工作电源的需求。
综上所述，采用双音信号混频的射频收发***的工作原理如下：
发射机工作原理：
1)装订指令由发控中心通过隔离BDC接口输出到发射基带组件，发射基带组件根据装订指令选择对应扩频序列；同时装订指令通过隔离485接口输入到接收机，接收机对其进行装订，装订结果通过隔离485接口返回发控中心。
2)发控指令由发控中心通过隔离422接口输入，在发射基带组件内完成编码、扩频和BPSK调制处理，调制信号送入数字上变频器进行DA转换并上变频到70MHz中频。70MHz中频信号在发射信道组件内上变频到2.07GHz，并进行相应的滤波及增益处理。2.07GHz中频在发射毫米波组件内上变频到34.07GHz，最后通过发射天线辐射输出。
3)射频检测信号在功放后耦合产生，在发射毫米波组件内下变频到2.07GHz，然后在发射信道组件内下变频到70MHz送入发射基带组件。经过AD采样，在FPGA内进行解扩、解调及解码处理，产生的检测指令通过隔离422接口输入到发控中心。
4)发射机采用40MHz温补晶振，加上锁相2GHz和8GHz信号，分别作为数字基带时钟和上下变频本振信号。
接收机工作原理：
1)装订指令由发射机通过隔离485接口输入到接收基带组件，接收基带组件根据装订指令的装订码选择对应的扩频码。
2)Ka射频信号（发射天线辐射输出的信号）通过接收天线馈入接收毫米波组件，经过限幅、放大、滤波及衰减控制处理后，在34GHz点频进行正交混频，输出70MHz±4MHz正交中频信号。接收信道组件对正交中频进行合路放大、AGC处理，输出70MHz±4MHz中频到接收基带组件。接收基带组件对70MHz±4MHz中频进行AD采用，解调处理，获取控制指令（发控指令）并通过隔离422接口传输到弹载计算机。
3)接收机采用40MHz温补晶振，通过锁相产生8.5GHz信号，分别作为数字基带时钟和下变频本振信号。
4)接收机采用单独的FLASH芯片对工作过程参数进行记录。
综上所述，公开了本发明的多个具体实施例，在不自相矛盾的情况下，各个实施例可以自由组合形成新的实施例，也即属于替换方案的实施例之间可以自由替换，但不能相互组合；不属于替换方案的实施例之间可以相互组合，这些新的实施例也属于本发明的实质性内容。
以上实施例描述了本发明的多个具体实施方式，但是本领域的技术人员应当理解，在不背离本发明原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围内。

Claims (10)

1.一种采用双音信号混频的射频收发***，包括发射机和接收机，其特征在于，所述发射机包括：
发射基带组件，用于将由发控中心输入的指令进行编码、扩频和调制处理后输出双音信号；
发射信道组件，用于将所述双音信号进行低通滤波、本振混频、声表滤波和放大处理后，得到第一中频信号；
发射毫米波组件，用于将所述第一中频信号进行本振混频、带通滤波和放大处理后，得到毫米波发射信号，并通过耦合器将所述毫米波发射信号分为两路后，直通路的所述毫米波发射信号通过功率放大器和发射天线输出，耦合路的所述毫米波发射信号进行本振混频和滤波放大后转换为自检信号；
所述接收机包括：
接收毫米波组件，用于通过接收天线接收所述毫米波发射信号，并将所述毫米波发射信号进行放大滤波、衰减放大和本振正交混频后，得到正交中频信号；
接收信道组件，用于将所述正交中频信号进行90°合路处理、放大滤波和AGC处理后，得到第二中频信号；
接收基带组件，用于将所述第二中频信号进行AD采样、解扩、解调和解码处理后，得到所述指令；
其中，所述发射信道组件还用于将所述自检信号进行本振混频后，得到自检中频信号，并将所述自检中频信号输出到所述发射基带组件。
2.根据权利要求1所述的采用双音信号混频的射频收发***，其特征在于：
所述发射基带组件包括发射FPGA芯片、数字上变频器、第一ADC芯片和RS422接口；
所述发射FPGA芯片与所述RS422接口连接，以接收由发控中心输入的所述指令；
所述发射FPGA芯片与所述数字上变频器连接，以将编码、扩频和调制处理后的调制信号进行DA转换后输出所述双音信号；
所述发射FPGA芯片与所述第一ADC芯片连接，以将所述自检中频信号进行AD转换。
3.根据权利要求2所述的采用双音信号混频的射频收发***，其特征在于：
所述发射信道组件包括发射频率源、发射上变频链路和自检下变频链路；
所述发射频率源通过功分器分别与所述发射上变频链路和所述自检下变频链路连接，以分别提供本振混频的本振信号；
所述发射频率源与所述发射毫米波组件连接，以提供本振混频的本振信号；
所述发射频率源与所述发射FPGA芯片连接，以提供数字基带时钟；
所述发射上变频链路与所述数字上变频器连接，以接收所述双音信号；
所述自检下变频链路与所述第一ADC芯片连接，以输出所述自检中频信号。
4.根据权利要求3所述的采用双音信号混频的射频收发***，其特征在于：
所述发射频率源包括温补晶振X1、功分器U1、时钟分配器P1、频率合成器G1、滤波器Z1、衰减器Z2、滤波器Z3和放大器A1；
所述温补晶振X1与所述功分器U1的输入端连接，所述功分器U1的第一输出端与所述时钟分配器P1连接，所述时钟分配器P1分别与所述发射FPGA芯片、所述发射上变频链路和所述自检下变频链路连接，所述功分器U1的第二输出端、频率合成器G1、滤波器Z1、衰减器Z2、滤波器Z3和放大器A1依次串联后与所述发射毫米波组件连接。
5.根据权利要求4所述的采用双音信号混频的射频收发***，其特征在于：
所述发射上变频链路包括锁相点频源P2、功分器U2、放大器A2、滤波器Z4、混频器U3、衰减器Z5、声表滤波器Z6、放大器A3、声表滤波器Z7、温补衰减器Z8和放大器A4；
所述自检下变频链路包括放大器A5、混频器U4、低通滤波器Z9、低通滤波器Z10、放大器A6、低通滤波器Z11和衰减器Z12；
所述锁相点频源P2的输入端与所述时钟分配器P1连接，所述锁相点频源P2的输出端与所述功分器U2的输入端连接，所述功分器U2的第一输出端与所述放大器A2的输入端连接，所述放大器A2的输出端与所述混频器U3的第一输入端连接，所述滤波器Z4的输入端与所述数字上变频器连接，所述滤波器Z4的输出端与所述混频器U3的第二输入端连接，所述混频器U3的输出端、衰减器Z5、声表滤波器Z6、放大器A3、声表滤波器Z7、温补衰减器Z8和放大器A4依次串联后与所述发射毫米波组件连接；
所述功分器U2的第二输出端与所述放大器A5的输入端连接，所述放大器A5的输出端与所述混频器U4的第一输入端连接，所述低通滤波器Z9的输入端与所述发射毫米波组件连接，所述低通滤波器Z9的输出端与所述混频器U4的第二输入端连接，所述混频器U4的输出端、低通滤波器Z10、放大器A6、低通滤波器Z11和衰减器Z12依次串联后与所述第一ADC芯片连接。
6.根据权利要求5所述的采用双音信号混频的射频收发***，其特征在于：
所述发射毫米波组件包括混频器U5、滤波器Z13、放大器A7、功放器A8、耦合器W1、发射天线W2、锁相点频源P3、放大器A9、倍频器U6、滤波器Z14、放大器A10、功分器U7、混频器U8、低通滤波器Z15和放大器A11；
所述锁相点频源P3的输入端与所述放大器A1连接，所述锁相点频源P3的输出端、放大器A9、倍频器U6、滤波器Z14、放大器A10和功分器U7的输入端依次串联，所述功分器U7的第一输出端与所述混频器U5的第一输入端连接，所述混频器U5的第二输入端与所述放大器A4连接，所述混频器U5的输出端、所述滤波器Z13、放大器A7、功放器A8、耦合器W1的直通路和发射天线W2依次串联，所述功分器U7的第二输出端与所述混频器U8的第一输入端连接，所述耦合器W1的耦合端与所述混频器U8的第二输入端连接，所述混频器U8的输出端、低通滤波器Z15和放大器A11依次串联后与所述低通滤波器Z9连接。
7.根据权利要求1所述的采用双音信号混频的射频收发***，其特征在于：
所述接收毫米波组件包括接收频率源、接收天线W3、放大器A12、滤波器Z16、衰减器Z17、放大器A13、IQ混频器U9、倍频器U10和放大器A14；
所述接收天线W3、放大器A12、滤波器Z16、衰减器Z17、放大器A13和IQ混频器U9的第一输入端依次串联，所述倍频器U10的输入端与所述接收频率源连接、以接收本振信号；
所述倍频器U10的输出端、放大器A14和IQ混频器U9的第二输入端依次串联，所述IQ混频器U9与所述接收信道组件连接、以分别输出I信号和Q信号。
8.根据权利要求7所述的采用双音信号混频的射频收发***，其特征在于：
所述接收频率源包括温补晶振X2、时钟分配器P4、频率合成器G2、滤波器Z18、衰减器Z19、滤波器Z20、放大器A15、锁相点频源P5和放大器A16；
所述温补晶振X2的输出端与所述时钟分配器P4连接，所述时钟分配器P4分别与所述接收基带组件和所述频率合成器G2的输入端连接，所述频率合成器G2的输出端、滤波器Z18、衰减器Z19、滤波器Z20、放大器A15、锁相点频源P5和放大器A16依次串联后与所述倍频器U10连接。
9.根据权利要求8所述的采用双音信号混频的射频收发***，其特征在于：
所述接收信道组件包括90°合路器U11、放大器A17、滤波器Z21、耦合器W4、衰减器Z22、放大器A18、滤波器Z23、衰减器Z24、放大器A19、温补衰减器Z25、放大器A20、声表滤波器Z26、匹配衰减器Z27、对数检波器Z28和单片机U12；
所述90°合路器U11的输入端与所述IQ混频器U9连接，以接收I信号和Q信号并合成为一路信号；
所述90°合路器U11的输出端、放大器A17、滤波器Z21、耦合器W4的直通路、衰减器Z22、放大器A18、滤波器Z23、衰减器Z24、放大器A19、温补衰减器Z25、放大器A20、声表滤波器Z26和匹配衰减器Z27依次串联后与所述接收基带组件连接；
所述耦合器W4的耦合端与所述对数检波器Z28的输入端连接，所述对数检波器Z28的输出端与所述单片机U12的输入端连接；
所述单片机U12的输出端分别与所述衰减器Z17、衰减器Z22和衰减器Z24连接，以调控衰减。
10.根据权利要求9所述的采用双音信号混频的射频收发***，其特征在于：
所述接收基带组件包括接收FPGA芯片、第二ADC芯片和滤波器Z29；
所述滤波器Z29的输入端与所述匹配衰减器Z27连接，所述滤波器Z29的输出端与所述第二ADC芯片的输入端连接，所述第二ADC芯片的输出端与所述接收FPGA芯片连接。
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