CN115206925A - 多层叠板、半导体封装及半导体封装的制造方法 - Google Patents

多层叠板、半导体封装及半导体封装的制造方法 Download PDF

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Abstract

本发明涉及多层叠板、半导体封装及半导体封装的制造方法。一种多层叠板，包括：上绝缘层；下导体层，其包括第一下导体部；上导体层，其位于下导体层与上绝缘层之间并且包括第一上导体部以及第二上导体部；以及下绝缘层，其位于下导体层与上导体层之间。第一上导体部包括从上绝缘层的孔暴露的第一焊盘。第二上导体部包括从上绝缘层的孔暴露的第二焊盘。第一焊盘的至少一部分在下绝缘层的孔内与第一下导体部直接接触。第二焊盘位于下绝缘层的任意孔的外侧。第二焊盘的顶表面高于第一焊盘的顶表面。

Description

多层叠板、半导体封装及半导体封装的制造方法
技术领域
本发明涉及多层叠板、半导体封装以及该半导体封装的制造方法。
背景技术
在最近的用于半导体封装的倒装芯片绑定中，随着芯片的小型化和多功能化发展，凸块(bump)的数量已经增加，使得凸块设置在芯片的整个表面侧(也称为区域凸块)并且凸块的间距已经缩窄。
然而，芯片的小的凸块间距使得很难将芯片直接安装到印刷电路板基板的主板上。出于这个原因，已经开发了扇出(fan-out)结构的封装以在芯片和主板之间进行尺度转换或者将具有不同功能的多个芯片组入到一个封装中。
扇出结构是实现***级封装(SiP：System in Package)的手段，其使用可实现多层精细布线的再分布层(RDL：Redistribution layer)作为中间层以将布线扩展到芯片的外侧。
扇出封装的倒装芯片绑定通常使用焊接。多层精细布线在再分布层中从与芯片上的凸块连接的焊盘扇出。这种结构转换了安装间距的尺度使得可以将芯片连接到主板。
已知回流焊接具有焊料凸块与焊盘的自对准效果。这种自对准效应由熔融焊料的表面张力引起。即使芯片(焊料凸块)未对准，只要凸块与焊盘的偏移在可容忍范围内，就可以通过自对准效应自动校正该位置。结果，与芯片被放置时相比，焊盘和凸块更准确地被绑定在一起。
JP H9-307022A公开了一种利用焊料凸块进行倒装芯片绑定的技术，该技术利用焊料的自对准效果来实现精确的芯片绑定。具体而言，该技术在印刷电路板的放置半导体封装的区域的拐角处的四个焊盘上提供凸块。这四个焊盘比其他焊盘厚。
根据JP H9-307022A，半导体封装在拐角处在焊盘上放置有凸块。由于自对准效果，这些凸块吸收了回流焊接过程中印刷电路板与封装之间的热膨胀的差异引起的负载。结果，在其他焊盘处的焊接的可靠性提高。
发明内容
由于根据JPH9-307022A的结构是通过将焊料层添加到拐角焊盘以使其比其他焊盘更厚来实现的，因此制造步骤复杂。因此，需要一种实现高精度芯片绑定和高效制造的技术。
本发明的一个方面是一种多层叠板，其具有再分布层，所述再分布层通过倒装芯片绑定将芯片安装在所述多层叠板上。所述多层叠板包括：上绝缘层；下导体层，所述下导体层位于上绝缘层的下方，并且包括多个第一下导体部；上导体层，所述上导体层位于下导体层与上绝缘层之间并且包括多个第一上导体部以及多个第二上导体部；以及下绝缘层，所述下绝缘层位于下导体层与上导体层之间。多个第一上导体部中的每一个包括从上绝缘层的孔暴露的第一焊盘。多个第二上导体部中的每一个包括从上绝缘层的孔暴露的第二焊盘。第一焊盘的至少一部分在下绝缘层的孔内与第一下导体部直接接触。第二焊盘位于下绝缘层的任意孔的外侧。第二焊盘的顶表面高于第一焊盘的顶表面。
本发明的一个方面是一种半导体封装的制造方法。该方法包括：制造包括多个第一焊盘和多个第二焊盘的多层叠板；制备包括多个第一焊料凸块和多个第二焊料凸块的芯片；在多个第二焊料凸块与多个第二焊盘接触的状态下将多个第二焊料凸块回流焊接；在将多个第二焊料凸块回流焊接之后，在多个第一焊料凸块与多个第一焊盘接触的状态下将多个第一焊料凸块回流焊接；将多个第一焊料凸块与多个第一焊盘绑定；以及将多个第二焊料凸块与多个第二焊盘绑定。制造多层叠板包括：形成下导体层；在下导体层的上方形成下绝缘层；在下绝缘层的上方形成上导体层；以及在上导体层的上方形成上绝缘层。下导体层包括多个第一下导体部。上导体层包括多个第一上导体部和多个第二上导体部。多个第一上导体部中的每一个包括从上绝缘层的孔暴露的第一焊盘。多个第二上导体部中的每一个包括从上绝缘层的孔暴露的第二焊盘。第一焊盘的至少一部分在下绝缘层的孔内与第一下导体部直接接触。第二焊盘位于下绝缘层的任意孔的外侧。第二焊盘的顶表面高于第一焊盘的顶表面。
本发明的一个方面能够实现高度精确的芯片安装和高效制造。
应当理解，上面的概述和以下详细描述都是示例性和解释性的，而不是对本发明的限制。
附图说明
图1A是示意性地示出本说明书的实施方式中的多层叠板的结构示例的俯视图；
图1B示意性地示出了沿图1A中的剖面线IB-IB的剖面结构；
图1C示意性地示出了沿图1A中的剖面线IC-IC的剖面结构；
图1D示意性地示出了沿图1A中的剖面线ID-ID的剖面结构；
图2是示意性地示出了与多层叠板焊接的芯片的剖视图；
图3A是用于说明由焊料凸块的回流焊接引起的芯片的自对准的示意图；
图3B是用于说明由焊料凸块的回流焊接引起的芯片的自对准的示意图；
图3C是用于说明由焊料凸块的回流焊接引起的芯片的自对准的示意图；
图4A示出了制造多层叠板的步骤；
图4B示出了制造多层叠板的步骤；
图4C示出了制造多层叠板的步骤；
图4D示出了制造多层叠板的步骤；
图4E示出了制造多层叠板的步骤；
图5A示出了制造多层叠板的步骤；
图5B示出了制造多层叠板的步骤；
图5C示出了制造多层叠板的步骤；
图5D示出了制造多层叠板的步骤；
图5E示出了制造多层叠板的步骤；
图5F示出了制造多层叠板的步骤；
图5G示出了制造多层叠板的步骤；
图5H示出了制造多层叠板的步骤；
图5I示出了制造多层叠板的步骤；
图5J示出了制造多层叠板的步骤；
图5K示出了制造多层叠板的步骤；
图6示出了焊料凸块的厚度G以及第一焊盘与第二焊盘的顶表面的高度之差ΔH；
图7示出了第一焊盘的厚度t以及下绝缘层的开口宽度W之间的关系；
图8A提供了多层叠板的部件的具体尺寸的示例；
图8B提供了多层叠板的部件的具体尺寸的示例；
图8C提供了多层叠板的部件的具体尺寸的示例；
图8D示出了放置在多层叠板上时处于初始位置的半导体芯片；以及
图8E示出了由图8D中的虚线E包围的部分的细节。
具体实施方式
在下文中，将参照附图描述本发明的实施方式。需要说明的是，实施方式仅是实施本发明的示例，并不用于限制本发明的技术范围。为了清楚地理解描述，附图中的某些要素在尺寸或形状上被夸大了。
概述
本文公开了一种多层叠板，用于在其上安装半导体芯片(也简称为芯片)。多层叠板上的焊盘和芯片上的焊料凸块通过回流焊接而被绑定在一起。回流焊接具有由熔融焊料的表面张力引起的焊料凸块与焊盘自对准的效果。即使芯片相对于多层叠板未对准，只要凸块与焊盘的偏移在可容忍范围内，芯片的位置也可以通过自对准效果被自动校正。结果，与芯片的初始配置时相比，焊盘和凸块被更准确地绑定在一起。
为了使自对准作业更有效，本文公开的多层叠板包括顶表面的高度不同的第一焊盘和第二焊盘。第二焊盘的顶表面高于第一焊盘的顶表面。
更具体而言，多层叠板包括下绝缘层和上绝缘层；第一焊盘和第二焊盘位于上绝缘层与下绝缘层之间，并且从上绝缘层的孔中暴露。每个第一焊盘，其至少的一部分与下绝缘层的孔中的下导体部直接接触。第二焊盘位于下绝缘层的任一孔的外侧。第二焊盘的顶表面高于第一焊盘的顶表面。
放置在第二焊盘上的芯片的焊料凸块首先熔化。它们的表面张力引起自对准功能，以自动校正芯片相对于多层叠板的位置。随后，放置在第一焊盘上的芯片的焊料凸块也熔化以执行自动细微重新对准。此后，焊料凸块固化以完成焊盘和凸块的焊接。
多层叠板的结构
图1A是示意性地示出本说明书的实施方式中的多层叠板的结构示例的俯视图。多层叠板10包括扇出结构的重新分布层，以执行半导体芯片与主板之间的尺度转换或将具有不同功能的多个芯片组入到一个封装中。因此，与半导体芯片被绑定一侧相反侧的焊盘的间距大于半导体芯片被绑定的一侧的焊盘的间距。
扇出结构是实现***级封装(SiP)的手段。它使用可实现多层精细布线的再分布层(RDL)作为中间层以将布线扩展到芯片的外侧。
多层叠板10包括由多个导体层和多个绝缘层组成的再分布层(RDL)。每个导体层夹在绝缘层之间。尽管图1A的结构示例中的多层叠板10具有矩形形状，但多层叠板10可以具有期望的形状。
图1A示出了多层叠板10的顶表面；包括凸块阵列的半导体芯片(图1A中未示出)通过倒装芯片被安装在该顶表面上。半导体封装包括多层叠板10以及安装在多层叠板10上的半导体芯片。典型地，半导体芯片和多层叠板10通过模制树脂封装。
多层叠板10包括要焊接到半导体芯片上的凸块的多个焊盘。图1A的配置示例中的多层叠板10包括多个第二焊盘103和多个第一焊盘101。图1A包括四个第二焊盘103，其中一个焊盘以示例的方式提供有附图标记103。此外，图1A包括16个第一焊盘101，其中一个以示例的方式附有附图标记101。虚线的矩形104表示要安装的半导体芯片的轮廓。焊盘101和103位于轮廓104的内侧。
焊盘101和103从绝缘层的表面暴露。焊盘101和103的材料可以根据需要进行选择；例如，可以使用被金覆盖的铜。绝缘层的材料也可以根据需要进行选择。通常，使用聚酰亚胺。尽管图1A的结构示例中的焊盘101和103具有圆形形状，但是它们可以具有其他形状。
在第二焊盘103和第一焊盘101的阵列中，第二焊盘103设置在最外侧(外端)。沿着连接阵列的质心和第二焊盘的质心的虚拟线，在最外的第二焊盘的外侧不存在焊盘。在图1A的结构示例中，第二焊盘103和第一焊盘101的阵列的质心到第二焊盘103的质心的每个距离大于从阵列的质心到第一焊盘101中的任一个的质心的距离。这种配置能够实现在芯片上的焊料凸块的回流焊接工艺的过程中芯片的有效的自对准。稍后将描述焊料凸块的回流焊接。从阵列的质心到第二焊盘103的质心的距离可以等于到第一焊盘101的最长距离。
图1A的结构示例中的第二焊盘103点对称布置。这种布置能够实现在芯片上的焊料凸块的回流焊接工艺的过程中芯片的有效自对准。虽然图1A的结构示例包括四个第二焊盘103，但是第二焊盘的数量可以根据需要进行选择。例如，多层叠板10可以包括两个、三个或五个或更多个第二焊盘。例如，可以对角设置两个第二焊盘，或者可以将四个第二焊盘设置在第一焊盘区域的四个拐角处。
在图1A的结构示例中，第二焊盘103的面积大于第一焊盘101的面积。这种配置实现了在芯片上的焊料凸块的回流焊接工艺的过程中芯片的有效自对准。焊盘可以具有期望的形状。穿过第二焊盘的质心的虚拟线与第二焊盘的外端的两个交点之间的最小距离大于第一焊盘的对应距离。第二焊盘103可以具有与第一焊盘101的平面形状不同的平面形状。
在图1A的结构示例中，每个第一焊盘101与最上层的绝缘层下方的下导体部111(由虚线表示)连接。每个第二焊盘103是导体部105的一部分。由虚线表示的导体部105的另一部分位于最上层的绝缘层的下方。导体部105与下导体部112连接。下导体部112是位于最上层的绝缘层的下方的导体部并且由虚线表示。
图1B示意性地示出了沿图1A中的剖面线IB-IB的剖面结构。图1B示出了承载基板150上的多层叠板10的剖面结构。承载基板150可以是玻璃基板。在半导体芯片被绑定之后，多层叠板10与承载基板150分离。
在图1B的结构示例中，多层叠板10包括从底部(最靠近承载基板150的层)按顺序层叠的下导体层110、下绝缘层120、上导体层100和上绝缘层130。图1B中未示出的剥离层设置在下导体层110与承载基板150之间。对于图1B的结构示例可以在下导体层110与承载基板150之间设置另一个绝缘层和另一个导体层。用于导体层和绝缘层的材料可以根据需要进行选择。例如，铜可以用作导电材料，聚酰亚胺可以用作绝缘材料。
下导体层110包括多个第一下导体部111和多个第二下导体部112。在图1B的结构示例中，导体部111和112彼此分离。下绝缘层120设置为与下导体层110直接接触并覆盖下导体层110(的一部分)。下绝缘层120填充下导体部之间的空间。
下绝缘层120具有多个孔(开口)。在平面观察时(从层叠方向上观察)，第一下导体部111部分地位于孔内。换言之，每个第一下导体部111部分地暴露在下绝缘层120的孔中。如稍后将描述的，下绝缘层120的孔中的第一下导体部111被第一焊盘101完全地覆盖。
上导体层100包括第一焊盘101和第二焊盘103。上绝缘层130设置为与上导体层100直接接触并覆盖上导体层100(的一部分)。如参考图1A所描述的，焊盘是在上绝缘层130的孔中暴露的上导体部的部分。上绝缘层130部分地与下绝缘层120直接接触。
作为第一焊盘101的一部分的通孔132位于通过下绝缘层120开设的孔中并且在孔内与第一下导体部111直接接触。从该描述中可以理解，第一焊盘101与其下方的第一下导体部111电连接。尽管图1B的示例中的第一焊盘101部分地位于下绝缘层120的上方，但是第一焊盘可以仅由通孔组成。
当平面观察时，上绝缘层130的暴露第一焊盘101的孔至少与第一下导体部111的一部分所位于的下绝缘层120的孔重叠。第一下导体部111的部分位于第一焊盘101的正下方并且与通孔132直接接触。
第二下导体部112的至少一部分位于第二焊盘103的正下方。下绝缘层120存在于第二下导体部112与第二焊盘103之间；第二焊盘103和第二下导体部112在层叠方向上分离。
在图1B的结构示例中，第一焊盘101在下绝缘层120的孔中位于第一下导体部111的上方，第二焊盘103位于下绝缘层120的上方。上导体层100具有基本上均匀的厚度。第一焊盘101的顶表面低于第二焊盘103的顶表面。
焊盘的顶表面的高度定义为焊盘的质心处的高度。图1B提供了第一焊盘与第二焊盘之间的顶表面的高度差ΔH。在图1B的结构示例中，第一焊盘101的顶表面的最低点低于第二焊盘103的顶表面的最低点。如后所述，这种使得第一焊盘101的顶表面位于低于第二焊盘103的顶表面的位置的配置能够实现在回流焊接工艺中半导体芯片上的焊料凸块的适当的自对准。
图1B的结构示例的这样的使得每个第二下导体部112位于第二焊盘103的正下方或在平面观察时每个第二下导体部112与第二焊盘103重叠的结构有助于产生必要的高度差ΔH。在另一结构示例中，如果可以形成具有必要高度差ΔH的下绝缘层120，则不需要将下导体层110的导体部设置在第二焊盘103的正下方。
在图1A和图1B的结构示例中，第二焊盘103的宽度W2大于第一焊盘101的宽度W1。该结构示例中的焊盘101和103具有圆形形状，因此它们的宽度是直径。
图1C示意性地示出了沿图1A中的剖面线IC-IC的剖视结构。第一焊盘101为上导体层的第一上导体部或其一部分。如参考图1B所描述的，第一焊盘101包括通孔132。第一下导体部111位于第一焊盘101的正下方并且通孔132与第一下导体部111直接接触(直接连接)。第一下导体部111从与通孔132的接触区域向外延伸。
图1D示意性地示出了沿图1A中的剖面线ID-ID的剖面结构。第二焊盘103是上导体层的第二上导体部105的一部分。第二上导体部105在与焊盘103不同的区域中包括通孔133。通孔133设置为通过图1B所示的下绝缘层120的孔并且与第二下导体部112直接接触。第二下导体部112从与通孔133的接触区域向外侧延伸。
图2是示意性示出与多层叠板10焊接的芯片20的剖视图。芯片20和多层叠板10通过凸块阵列绑定在一起。凸块由焊料制成。如稍后将描述的，焊料凸块阵列设置在芯片20的一侧，并且芯片20的凸块阵列回流焊接以与多层叠板10的焊盘101和103绑定。
在图2的结构示例中，第一焊盘101与凸块(第一焊料凸块)211绑定，第二焊盘103与凸块(第二焊料凸块)212绑定。在图2中，以示例的方式，与第一焊盘101绑定的凸块之一设置有附图标记211。此外，以示例的方式，与第二焊盘103绑定的凸块之一设置有附图标记212。
在回流焊接工艺之后，凸块212的厚度D2小于凸块211的厚度D1。凸块的厚度定义为从焊盘的顶表面到芯片20的主面的距离。凸块厚度上的这种差异是由第一焊盘101与第二焊盘103之间的顶表面的高度的差异引起的。在该结构示例中，回流焊接工艺之前的凸块211和212具有相同的形状(包括尺寸)。在回流焊接工艺之前的具有相同形状的凸块能够实现芯片20上的凸块阵列的有效制造。
在图2的结构示例中，凸块211和212仅由焊料制成。在另一个结构示例中，凸块可以由柱和位于柱的端部处的焊料顶部组成。柱通常由铜制成。在又一示例中，凸块211可以具有与凸块212的形状不同的形状；例如，凸块212的宽度可以大于凸块211的宽度。当凸块的宽度不是恒定的时，可以以最小值为基准。
回流焊接
描述了由焊料凸块的回流焊接引起的芯片的自对准(安装位置的自调整)。图3A、图3B和图3C是用于说明由焊料凸块的回流焊接引起的芯片自对准的示意图。以示例的方式，每种部件中的一个设置有附图标记。
回流焊接具有凸块与焊盘自对准的效果。自对准效果是由熔融焊料的表面张力引起的。即使芯片初始相对于多层叠板未对准，只要凸块相对于焊盘的偏移在可容忍范围内，芯片的安装位置通过自对准效果自动地校正。其结果，与芯片20初始放置时相比，芯片20更准确地绑定到多层叠板10。
图3A示意性地示出了放置时相对于多层叠板10在初始位置处的芯片20以及由焊料凸块的回流焊接产生的表面张力。凸块211和212预先被配置在芯片20的一侧。芯片20被放置在多层叠板10上，以使芯片20的具有凸块211和212的一侧面对多层叠板10的具有焊盘101和103的一侧。
在图3A中，芯片20相对于多层叠板10从适当位置向左错位。第二焊盘103的顶表面位于高于第一焊盘101的顶表面的位置。因此，在将芯片20放置在多层叠板10上时，凸块212首先接触第二焊盘103的表面。此时，凸块211尚未接触第一焊盘101。
响应于被加热，凸块212熔化以产生表面张力。即使凸块212初始与第二焊盘103未对准，芯片20相对于多层叠板10的位置也被熔融凸块212的表面张力校正。在图3A的示例中，表面张力起作用而使芯片20从左向右移动。
图3A中的第一焊盘101看起来好像它们的端部与凸块接触，然而，实际上它们相距很远，或者即使它们接触，接触面积也非常小。因此，熔融焊料不会散布在第一焊盘101上。
图3B示出了位于通过自对准校正后的位置处的芯片20。由于与第二焊盘103的自对准效应，与第一焊盘101匹配的凸块211也被重新定位。进一步，第二焊盘103上的焊料凸块212熔融以使芯片20下降，使得第一焊盘101也与焊料凸块211进行接触。
图3C示意性地示出了回流焊接工艺完成后的多层叠板10和芯片20。由于在回流焊接工艺中被加热，因此，与第一焊盘匹配的凸块的焊料也熔化并在校正位置处扩散到焊盘上，回流焊接完成。
如上所述，由于第二焊盘103上的熔融凸块212的表面张力，芯片20通过与多层叠板10的自对准而被重新定位。由于在被适当地设置以进行自对准的第二焊盘上产生自对准的力，因此芯片20可以与多层叠板10适当地对准而无需精确的初始定位。进一步，与第二焊盘103绑定的凸块212吸收了由多层叠板10与芯片20之间的热膨胀差异引起的负载；提高了焊料凸块连接的可靠性。
此外，第二焊盘103具有比第一焊盘101更大的面积，这使得即使在初始位置处的芯片20的偏移较大，具有窄间距凸块的芯片也能够通过自对准被正确地重新定位。
如上所述，第二焊盘103和凸块212用于芯片20与多层叠板10的对准。因此，凸块211可以是芯片20的信号端子，而凸块212不是信号端子而是凸块212仅用于将芯片20与多层叠板10对准。凸块212可以是信号端子。
多层叠板的制造
在下文中，描述多层叠板10的制造方法。首先，参照图4A至图4E说明多层叠板10的制造概要。图4A至图4E分别示出了多层叠板10的制造步骤。
参照图4A，该制造在作为承载基板150的玻璃基板上产生包括第一下导体部111和第二下导体部112的下导体层。下导体层的形成示例通过电镀图案化的种晶层形成第一下导体部111和第二下导体部112。进一步，该制造产生下绝缘膜125使其覆盖其上具有下导体层的承载基板150的整个区域。
接下来，参照图4B，该制造在下绝缘膜125中形成包括孔123的孔(开口)以形成下绝缘层120。可以通过用掩模对下绝缘膜125进行曝光和显影来形成这些孔。在图4B中，以示例的方式，其中一个孔设置有附图标记123。每个第一下导体部111从孔123中部分地暴露到外部。如参考图1D所描述的，每个第二下导体部112从不同于孔123的孔中部分地暴露。
接下来，参考图4C，该制造形成包括第一焊盘101和第二焊盘103的上导体层。第一焊盘101是第一上导体部的全部或一部分，第二焊盘103是第二上导体部的全部或一部分。图1D的结构示例中的第二焊盘103是第二上导体部的一部分。上导体层的形成的示例通过电镀图案化种晶层来形成第一上导体部和第二上导体部。
每个第一焊盘101在下绝缘层120的孔123中与第一下导体部111直接接触。第一焊盘101的除了外端之外的主要部分形成在孔123内。每个第二焊盘103形成在下绝缘层120的上方。结果，第一焊盘101的顶表面位于低于第二焊盘103的顶表面。
接下来，参考图4D，该制造形成上绝缘膜135使其覆盖其上具有上导体层的承载基板150的整个区域。接下来，参考图4E，该制造在上绝缘膜135中开设包含孔136和137的孔以形成上绝缘层130。可以通过用掩模对上绝缘膜135进行曝光和显影来开设这些孔。孔136用于暴露第一焊盘101，孔137用于暴露第二焊盘103。在图4E中，以示例的方式，暴露第一焊盘101的一个孔设置有附图标记136，以示例的方式，暴露第二焊盘103的一个孔设置有附图标记137。
接下来，更具体地描述形成多层叠板10的绝缘层和导体层的方法。图5A至图5K各自示出了制造多层叠板10的步骤。参照图5A，该制造在玻璃载体基板150上通过狭缝涂布沉积剥离层201并将其烧灼。剥离层201的作用是在半导体封装完成后使半导体封装从承载基板150分离。
接下来，参考图5B，该制造通过溅射在剥离层201(承载基板150)的整个区域上沉积铜种晶层203以便在之后沉积铜板。接下来，参考图5C，该制造将光敏抗蚀剂涂布到基板150，用掩模将基板150曝光，并将其显影，以进行随后的镀铜。结果，形成抗蚀剂图案205。
接下来，参考图5D，该制造通过电解电镀来沉积铜。结果，在抗蚀剂图案205的孔内在种晶层203上形成下镀层251和252。接下来，参照图5E，该制造分离抗蚀剂图案205。结果，种晶层203仅在去除了抗蚀剂图案205的孔内暴露。
接下来，参考图5F，该制造通过在除电镀区域之外的区域中蚀刻来去除种晶层203。可以选择使用蚀刻溶液的湿法蚀刻。结果，种晶层203仅保留在下镀层251和252下方的部分中。下镀层251和其下方的种晶层构成下导体部，此外，下镀层252和其下方的种晶层构成另一个下导体部。
接下来，参考图5G，该制造将绝缘材料涂布到剥离层201(承载基板150)的整个区域并对其进行烧灼以形成下绝缘膜221。绝缘材料的示例是聚酰亚胺。所制备的下绝缘膜221根据它们的形状在下镀层251和252的上方具有小的突起。
为此，第二下导体部112隔着下绝缘层120抬高第二焊盘103的下表面，如参照图1B所描述的。结果，可以有效地产生在第二焊盘103与第一焊盘101之间的顶表面的高度差。然而，以下对后续制造步骤的描述忽略了下绝缘层120的膨胀。
接下来，参考图5H，该制造通过掩模曝光下绝缘膜221并对其进行显影以开设包括孔223的多个孔。结果，形成具有多个孔的下绝缘层225。每个下镀层252部分地从孔223暴露到外部。每个下镀层251可以部分地从未示出的孔暴露到外部。
接下来，参照图5I，以与参照图5B、图5C和图5D描述的内容相同的方式，该制造沉积种晶层231，形成用于电镀的抗蚀剂图案235，并通过在抗蚀剂图案235的孔内进行电解电镀来形成上镀层241和242。上镀层241和其下方的种晶层231构成上导体部。上镀层241的一部分和其下方的种晶层231构成图1B所示的第二焊盘103。
上镀层242和其下方的种晶层231构成另一个上导体部。上镀层242的一部分和其下方的种晶层231构成图1B所示的第一焊盘101。种晶层231和上镀层242的位于下绝缘层225的孔223内的部分对应于用于与图1B所示的下导体部111电连接的通孔132。
电解电镀沿着不平坦的基层以基本均匀的厚度沉积铜。因此，图5I中上镀层242的与第一焊盘101相对应的部分的顶表面位于比上镀层241的顶表面低的位置，并且产生高度差ΔH。这对应于参考图1B描述的第一焊盘101与第二焊盘103之间的高度差ΔH。
接下来，参照图5J，该制造以与参照图5E和图5F描述的内容相同的方式分离抗蚀剂图案235并在除电镀区域之外的区域中通过蚀刻去除种晶层231。
接下来，参考图5K，以与参照图5G描述的内容相同的方式，该制造将绝缘材料涂布到承载基板150的整个区域并对其进行烧灼以制备上绝缘膜。进一步，该制造通过掩模对基板150进行曝光并对其进行显影以开设包括孔243和244的多个孔。结果，制备了具有多个孔的下绝缘层245。从孔243暴露的上导体部的部分对应于第一焊盘101，并且从孔244暴露的上导体部的部分对应于第二焊盘103。
在芯片安装中，该制造将半导体芯片20放置在多层叠板10上并通过回流焊接工艺完成焊接。为了根据第一焊盘与第二焊盘之间的高度差获得自对准效果，多层叠板10的制造不在第二焊盘103的下方形成通孔，而是在第一焊盘101的下方形成通孔132。
多层叠板的结构示例
以下，对多层叠板10的更具体的结构进行说明。图6示出了焊料凸块的厚度(高度)G以及第一焊盘101与第二焊盘103之间的顶表面的高度差ΔH。图6的结构示例中的每个焊料凸块211设置在芯片20的表面上，在它们之间没有***支柱。因此，从芯片20的表面到焊料凸块211的远端的距离对应于焊料凸块的厚度。在焊料凸块设置在支柱的端部的情况下，从支柱的端部到焊料凸块的远端的距离对应于焊料凸块的厚度。
在本说明书的一个实施方式中，高度差ΔH大于0且不大于0.3G(0<ΔH≤0.3G)。这种配置使得焊料凸块211能够更适当地与第一焊盘101绑定。如果第一焊盘与第二焊盘之间的高度差ΔH相对于凸块的厚度G太大，则在回流焊接工艺中凸块211不能与第一焊盘101绑定。为此，焊盘之间的高度差ΔH的示例不大于0.2G。为了更合适的自对准，焊盘之间的高度差ΔH可以不小于0.1G。
图7示出了第一焊盘101的厚度t与下绝缘层120的开口的宽度(内径)W之间的关系。下绝缘层120的孔具有深度h。与镀层相比，种晶层的厚度极小；因此，第一焊盘101的厚度t基本上等于镀层的厚度。在本说明书的一个实施方式中，开口的宽度W大于或等于焊盘的厚度t的两倍(W≥2t)。该关系更适当地形成了第一焊盘101与第二焊盘103之间的高度差ΔH。
焊盘之间的高度差由满足上述特定关系的焊料凸块、焊盘和下绝缘层的孔精巧地产生，该高度差引起在基于第一焊盘与第二焊盘之间的回流焊接的自对准作业的时间滞后。
以下，以示例的方式提供多层叠板10的满足上述条件的具体数值。图8A提供了在承载基板150上制作的下导体部111和112以及下绝缘层120的具体尺寸的示例。在一个示例中，各层的镀层厚t为5μm并且每个绝缘层的厚度为8μm。下绝缘层120的用于暴露第一下导体部111的孔的深度h为3μm。
多层叠板10的制造通过电镀以50μm的间距形成下导体层的具有50μm的直径
Figure BDA0003577885410000151
的第二下导体部112和具有30μm的直径
Figure BDA0003577885410000152
的第一下导体部111并且用下绝缘层120覆盖它们。进一步，该制造在第一下导体部111上方的位置处的下绝缘层120中形成直径为14μm的通孔。在图8A中，以示例的方式，仅一个孔设置有附图标记301。第一下导体部111和第二下导体部112的间距不需要是均匀的。例如，第二下导体部112与第一下导体部111之间的间距可以大于第一下导体部111之间的间距。
如图8B所示，多层叠板10的制造在同一步骤中通过电镀形成各自包括第一焊盘101的第一上导体部以及各自包括第二焊盘103的第二上导体部。尽管在图8B的示例中彼此堆叠的上导体部和下导体部具有相同的宽度，但是它们可以具有不同的宽度。
下绝缘层120的孔的开口宽度W满足条件W≥2t(其中t是镀层厚度)。每个第一焊盘101沿着下绝缘层120的孔的深度h(高度差)形成，因此，在该步骤中第一焊盘101与第二焊盘103之间的顶表面的高度差为3μm(基本上等于孔深度h)。
如图8C所示，多层叠板10的制造形成具有多个孔的上绝缘层130。使第一焊盘101露出的孔的直径
Figure BDA0003577885410000153
(开口宽度W)为20μm，使第二焊盘103露出的孔的直径
Figure BDA0003577885410000154
(开口宽度W)为40μm。
图8D示出了放置在多层叠板10上以进行焊接的芯片20。假设焊料凸块的厚度G为15μm。第一焊盘101与第二焊盘103之间的高度差ΔH约为3μm。由于焊料凸块的厚度G为15μm并且高度差ΔH为3μm，所以满足ΔH≤0.3G的关系。
因此，即使芯片20初始与多层叠板10未对准，第二焊盘103先接触焊料凸块212，而第一焊盘101不接触焊料凸块211。熔融的焊料仅在第二焊盘103上扩散，从而其表面张力引起自对准功能。
图8E示出了图8D中被虚线E包围的部分的细节。由于上述附图为了描述方便示出了结构，因此第一焊盘101在上绝缘层130的孔的边缘处与焊料凸块211接触。然而，实际上，第一焊盘101是锥形的，并且焊料凸块211不与第一焊盘101接触，或者如果接触，则熔化的焊料不在第一焊盘101上扩散。
当焊料熔化并在第二焊盘103上扩散时，自对准效果被激活以校正芯片20相对于多层叠板10的位置。基于凸块的厚度G为15μm的条件设计使熔化的焊料扩散的第一焊盘101与第二焊盘103之间的最大高度差。因此，第一焊盘101与第二焊盘103之间的3μm的高度差ΔH满足条件ΔH≤0.3G(＝4.5μm)。因此，无论高度差如何，焊料凸块211都与第一焊盘101接触并被第一焊盘101挤压，从而熔化的焊料在第一焊盘101上扩散。最终，熔化的焊料在第一焊盘101上扩散，并且自对准效果起作用而将未对准的焊料凸块重新定位到第一焊盘101的中心附近以完成回流焊接。
如上所述，已经描述了本发明的实施方式；然而，本发明不限于前述实施方式。本领域技术人员可以在本发明的范围内容易地修改、添加或转换前述实施方式中的每个要素。可以将一个实施方式的配置的一部分替换为另一个实施方式的配置，或者可以将一个实施方式的配置并入到另一个实施方式的配置中。

Claims (9)

1.一种多层叠板，具有再分布层，所述再分布层通过倒装芯片绑定将芯片安装在所述多层叠板上，所述多层叠板包括：
上绝缘层；
下导体层，所述下导体层位于所述上绝缘层的下方，并且包括多个第一下导体部；
上导体层，所述上导体层位于所述下导体层与所述上绝缘层之间并且包括多个第一上导体部以及多个第二上导体部；以及
下绝缘层，所述下绝缘层位于所述下导体层与所述上导体层之间，
其中，所述多个第一上导体部中的每一个包括从所述上绝缘层的孔暴露的第一焊盘，
其中，所述多个第二上导体部中的每一个包括从所述上绝缘层的孔暴露的第二焊盘，
其中，所述第一焊盘的至少一部分在所述下绝缘层的孔内与所述第一下导体部直接接触，
其中，所述第二焊盘位于所述下绝缘层的任意孔的外侧，并且
其中，所述第二焊盘的顶表面高于所述第一焊盘的顶表面。
2.根据权利要求1所述的多层叠板，
其中，所述下导体层包括多个第二下导体部，并且
其中，所述下绝缘层的一部分介于所述第二焊盘与所述第二下导体部之间。
3.根据权利要求2所述的多层叠板，其中，所述第二焊盘的面积大于所述第一焊盘的面积。
4.根据权利要求2所述的多层叠板，其中，所述第二焊盘位于所述第一焊盘和所述第二焊盘的阵列的外端上。
5.根据权利要求2所述的多层叠板，其中，所述多个第二上导体部中的每一个在从所述第二焊盘延伸的部分被所述上绝缘层覆盖，并且从所述第二焊盘延伸的所述部分在所述下绝缘层的孔内与所述第二下导体部接触。
6.根据权利要求1所述的多层叠板，其中，所述第一焊盘所位于的所述下绝缘层的所述孔的宽度大于或等于所述第一焊盘的厚度的两倍。
7.一种半导体封装，包括：
半导体芯片；
根据权利要求1所述的多层叠板；以及
焊料凸块，所述焊料凸块将所述半导体芯片的一侧与所述第一焊盘和所述第二焊盘绑定。
8.一种半导体封装的制造方法，包括：
制造包括多个第一焊盘和多个第二焊盘的多层叠板；
制备包括多个第一焊料凸块和多个第二焊料凸块的芯片；
在所述多个第二焊料凸块与所述多个第二焊盘接触的状态下将所述多个第二焊料凸块回流焊接；
在将所述多个第二焊料凸块回流焊接之后，在所述多个第一焊料凸块与所述多个第一焊盘接触的状态下将所述多个第一焊料凸块回流焊接；
将所述多个第一焊料凸块与所述多个第一焊盘绑定；以及
将所述多个第二焊料凸块与所述多个第二焊盘绑定，
其中，制造所述多层叠板包括：
形成下导体层；
在所述下导体层的上方形成下绝缘层；
在所述下绝缘层的上方形成上导体层；以及
在所述上导体层的上方形成上绝缘层，
其中，所述下导体层包括多个第一下导体部，
其中，所述上导体层包括多个第一上导体部和多个第二上导体部，
其中，所述多个第一上导体部中的每一个包括从所述上绝缘层的孔暴露的第一焊盘，
其中，所述多个第二上导体部中的每一个包括从所述上绝缘层的孔暴露的第二焊盘，
其中，所述第一焊盘的至少一部分在所述下绝缘层的孔内与所述第一下导体部直接接触，
其中，所述第二焊盘位于所述下绝缘层的任意孔的外侧，并且
其中，所述第二焊盘的顶表面高于所述第一焊盘的顶表面。
9.根据权利要求8所述的方法，其中，所述第一焊盘的顶表面与所述第二焊盘的顶表面之间的高度差ΔH与所述多个第一焊料凸块中的每一个的高度G满足以下关系：
0＜ΔH≤0.3G。
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SE01 Entry into force of request for substantive examination
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