CN115152027A - 阵列基板和显示设备 - Google Patents

Abstract

提供一种阵列基板。该阵列基板包括：基底基板；在基底基板上的半导体材料层；以及多个电压供应线，其位于半导体材料层的远离基底基板的一侧。在相应子像素中，半导体材料层包括第三晶体管的有源层、第五晶体管的有源层、驱动晶体管的有源层以及第三节点部分，所述第三节点部分连接到相应子像素中的第三晶体管的有源层、第五晶体管的有源层以及驱动晶体管的有源层。第三节点部分在基底基板上的正投影的至少30％与相应电压供应线在基底基板上的正投影不重叠。

Description

阵列基板和显示设备

技术领域

本发明涉及显示技术，尤其涉及一种阵列基板和显示设备。

背景技术

有机发光二极管(OLED)显示器是当今平板显示器研究领域的热点之一。与使用稳定电压来控制亮度的薄膜晶体管液晶显示器(TFT-LCD)不同，OLED由需要保持恒定以控制照度的驱动电流来驱动。OLED显示面板包括多个像素单元，所述像素单元配置有以多行和多列布置的像素驱动电路。每个像素驱动电路包括驱动晶体管，该驱动晶体管具有连接到每行一个栅线的栅极端子和连接到每列一个数据线的漏极端子。当其中像素单元被选通的行被导通时，连接到驱动晶体管的开关晶体管被导通，并且数据电压从数据线经由开关晶体管施加到驱动晶体管，使得驱动晶体管将与数据电压对应的电流输出到OLED器件。驱动OLED器件以发射相应亮度的光。

发明内容

在一个方面，本公开提供了一种阵列基板，包括：基底基板；在所述基底基板上的半导体材料层；以及多个电压供应线，其位于所述半导体材料层的远离所述基底基板的一侧；其中，在相应子像素中，所述半导体材料层包括第三晶体管的有源层、第五晶体管的有源层、驱动晶体管的有源层、以及第三节点部分，所述第三节点部分连接到所述相应子像素中的所述第三晶体管的有源层、所述第五晶体管的有源层、以及所述驱动晶体管的有源层；以及所述第三节点部分在所述基底基板上的正投影的至少30％与相应电压供应线在所述基底基板上的正投影不重叠。

可选地，第三节点部分连续地包括第一部分和第二部分；所述第一部分连接到所述第五晶体管的有源层、所述驱动晶体管的有源层和所述第二部分；所述第二部分将所述第一部分连接到所述第三晶体管的有源层；以及所述第一部分的正投影与所述相应电压供应线在所述基底基板上的所述正投影不重叠。

可选地，所述阵列基板还包括：栅极绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；以及多个栅线，其位于所述栅极绝缘层的远离所述基底基板的一侧；其中，所述第三晶体管的有源层在所述基底基板上的正投影与相应栅线在所述基底基板上的正投影重叠；以及所述第五晶体管的有源层在所述基底基板上的正投影与相应发光控制信号线在所述基底基板上的正投影重叠。

可选地，在所述相应子像素中，所述相应电压供应线连续地包括第一宽部、窄部和第二宽部；其中，所述第一宽部在所述基底基板上的正投影与所述第二部分在所述基底基板上的正投影至少部分地重叠；所述窄部在所述基底基板上的正投影与所述半导体材料层在所述基底基板上的正投影不重叠；所述第二宽部在所述基底基板上的正投影与所述第五晶体管的有源层在所述基底基板上的正投影以及相应发光控制信号线在所述基底基板上的正投影至少部分重叠；以及所述窄部的平均线宽小于所述第一宽部的平均线宽，并且小于所述第二宽部的平均线宽。

可选地，所述阵列基板还包括：绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；存储电容器的第二电容器电极，其位于所述绝缘层的远离所述基底基板的一侧；以及层间电介质层，其位于所述第二电容器电极的远离所述基底基板的一侧；其中，所述第一宽部通过延伸穿过所述层间电介质层的第九通孔连接到存储电容器的所述第二电容器电极。

可选地，在所述相应子像素中，所述相应电压供应线还包括连接到所述第一宽部的第一段；以及所述第一段在所述基底基板上的正投影与所述第三晶体管的有源层在所述基底基板上的正投影以及相应栅线在所述基底基板上的正投影至少部分地重叠。

可选地，在与所述相应子像素紧邻的相邻子像素中，所述半导体材料层包括第二晶体管的有源层、第四晶体管的有源层、驱动晶体管的有源层、以及第二节点部分，所述第二节点部分连接到所述相邻子像素中的所述第二晶体管的有源层、所述第四晶体管的有源层、以及所述驱动晶体管的有源层；以及所述第二节点部分在所述基底基板上的正投影与所述相应电压供应线在所述基底基板上的所述正投影不重叠。

可选地，相应子像素中的所述相应电压供应线的窄部至少位于所述第二节点部分和所述第三节点部分之间；以及所述窄部在所述基底基板上的正投影与所述第二节点部分在所述基底基板上的正投影不重叠，且与所述第三节点部分在所述基底基板上的正投影不重叠。

可选地，所述阵列基板还包括位于所述半导体材料层的远离所述基底基板的一侧的多个栅线；其中，在所述相应子像素中，相应栅线包括沿着所述相应栅线的延伸方向延伸的主体部分和远离所述主体部分突出的栅极突出部；所述栅极突出部在所述基底基板上的正投影与所述第三晶体管的有源层在所述基底基板上的正投影至少部分重叠；以及所述栅极突出部在所述基底基板上的所述正投影的至少90％与相应电压供应线在所述基底基板上的正投影不重叠。

可选地，所述阵列基板还包括位于所述半导体材料层的远离所述基底基板的一侧的多个重置控制信号线；其中，在所述相应子像素中，所述相应电压供应线连续地包括第三段、第四段和第五段，所述第四段连接所述第三段和所述第五段；所述第四段在所述基底基板上的正投影与相应重置控制信号线在所述基底基板上的正投影至少部分地重叠；以及所述第四段的平均线宽小于所述第三段的平均线宽且小于所述第五段的平均线宽。

在另一方面，本公开提供了一种阵列基板，包括：基底基板；在所述基底基板上的半导体材料层；多个栅线，其位于所述半导体材料层的远离所述基底基板的一侧；以及多个电压供应线，其位于所述多个栅线的远离所述基底基板的一侧；其中，在相应子像素中，相应栅线包括沿所述相应栅线的延伸方向延伸的主体部分和远离所述主体部分突出的栅极突出部；其中，在所述相应子像素中，所述半导体材料层包括第三晶体管的有源层；所述栅极突出部在所述基底基板上的正投影与所述第三晶体管的有源层在所述基底基板上的正投影至少部分重叠；以及所述栅极突出部在所述基底基板上的所述正投影的至少90％与相应电压供应线在所述基底基板上的正投影不重叠。

可选地，栅极突出部在所述基底基板上的所述正投影与所述相应电压供应线在所述基底基板上的所述正投影不重叠。

可选地，所述阵列基板还包括：多个重置控制信号线，其位于所述半导体材料层的远离所述基底基板的一侧；防干扰块，其位于所述多个重置控制信号线的远离所述基底基板的一侧；以及层间电介质层，其位于所述防干扰块的远离所述基底基板的一侧；其中，在所述相应子像素中，所述相应电压供应线连续地包括第一段、第二段、第三段和第四段；其中，所述第一段在所述基底基板上的正投影与所述第三晶体管的有源层在所述基底基板上的正投影至少部分地重叠，并且与所述相应栅线在所述基底基板上的正投影至少部分地重叠；所述第四段在所述基底基板上的正投影与相应重置控制信号线在所述基底基板上的正投影至少部分地重叠；所述第二段将所述第一段连接到所述第三段；所述第三部段将所述第二段连接到所述第四段；以及所述第三段通过延伸穿过所述层间电介质层的第三通孔连接到防干扰块。

可选地，第三段的平均线宽大于所述第二段的平均线宽。

在另一方面，本公开提供了一种阵列基板，包括：基底基板；在所述基底基板上的多个重置控制信号线；以及多个电压供应线，其位于所述多个重置控制信号线的远离所述基底基板的一侧；其中，在相应子像素中，相应电压供应线连续地包括第三段、第四段和第五段，所述第四段连接所述第三段和所述第五段；所述第四段在所述基底基板上的正投影与相应重置控制信号线在所述基底基板上的正投影至少部分地重叠；以及所述第四段的平均线宽小于所述第三段的平均线宽且小于所述第五段的平均线宽。

可选地，所述阵列基板还包括位于所述多个重置控制信号线的远离所述基底基板的一侧的多个重置信号线；其中，所述第五段在所述基底基板上的正投影与相应重置信号线在所述基底基板上的正投影至少部分地重叠。

可选地，所述阵列基板还包括：防干扰块，其位于所述多个重置控制信号线的远离所述基底基板的一侧；以及层间电介质层，其位于所述防干扰块的远离所述基底基板的一侧；其中，所述第三段通过延伸穿过所述层间电介质层的第三通孔连接到防干扰块。

可选地，所述阵列基板还包括在所述基底基板上的半导体材料层；其中，在前一级的并且与所述相应子像素紧邻的子像素中，所述半导体材料层包括第六晶体管的有源层；以及所述相应重置控制信号线在所述基底基板上的正投影与所述第六晶体管的有源层在所述基底基板上的正投影至少部分重叠；以及在所述前一级的子像素中的所述第六晶体管的有源层在所述基底基板上的正投影的至少80％与所述第四段在所述基底基板上的正投影不重叠。

在另一方面，本公开提供一种显示设备，包括本文所述或通过本文所述方法制造的阵列基板以及连接至所述阵列基板的集成电路。

附图说明

根据各种公开的实施例，以下附图仅是用于说明目的的示例，并且不旨在限制本发明的范围。

图1是根据本公开的一些实施例中的阵列基板的平面图。

图2A是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。

图2B是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。

图3A是示出根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。

图3B是示出图3A所示的阵列基板的多个子像素中的半导体材料层的结构的图。

图3C是示出图3A所示的阵列基板的多个子像素中的第一导电层的结构的图。

图3D是示出图3A所示的阵列基板的多个子像素中的第二导电层的结构的图。

图3E是示出图3A所示的阵列基板的多个子像素中的第一信号线层的结构的图。

图3F是示出图3A所示的阵列基板的多个子像素中的第二信号线层的结构的图。

图4A是沿图3A中的A-A'线的截面图。

图4B是沿图3A中的B-B'线的截面图。

图4C是沿图3A中的C-C'线的截面图。

图4D是沿图3A中的D-D'线的截面图。

图4E是沿图3A中的E-E'线的截面图。

图4F是沿图3A中的F-F'线的截面图。

图4G是沿图3A中的G-G'线的截面图。

图5A是示出根据本公开的一些实施例中的阵列基板中的半导体材料层、第一导电层以及第一信号线层的图。

图5B是图5A中的第三节点周围的区域的放大视图。

图5C是示出图5B中的相应子像素中的半导体材料层的部分结构的图。

图5D是示出图5B中的相应电压供应线的部分结构的图。

图5E是示出图5B中的相邻子像素中的半导体材料层的部分结构的图。

图6A是图3A中的防干扰块周围的区域的放大视图。

图6B是示出图6A中的相应栅线的部分结构的图。

图6C是示出图6A中的相应电压供应线的部分结构的图。

图6D是示出图6A中的相应子像素中的半导体材料层的部分结构的图。

具体实施方式

现在将参考以下实施例更具体地描述本公开。应当注意，本文中呈现一些实施例的以下描述仅用于说明和描述的目的。其不是穷举的或限于所公开的精确形式。

本公开尤其提供了一种阵列基板和显示设备，其基本上克服了由于现有技术的限制和缺点而导致的一个或多个问题。在一个方面，本公开提供了一种阵列基板。在一些实施例中，阵列基板包括：基底基板；在基底基板上的半导体材料层；以及多个电压供应线，其位于半导体材料层的远离基底基板的一侧。可选地，在相应子像素中，半导体材料层包括第三晶体管的有源层、第五晶体管的有源层、驱动晶体管的有源层以及第三节点部分，所述第三节点部分连接到相应子像素中的第三晶体管的有源层、第五晶体管的有源层以及驱动晶体管的有源层。可选地，第三节点部分在基底基板上的正投影的至少30％与相应电压供应线在基底基板上的正投影不重叠。

在本阵列基板中可以使用各种适当的像素驱动电路。适当的驱动电路的示例包括3T1C、2T1C、4T1C、4T2C、5T2C、6T1C、7T1C、7T2C、8T1C和8T2C。在一些实施例中，多个像素驱动电路中的各个像素驱动电路是7T1C驱动电路。在本阵列基板中可以使用各种适当的发光元件。适当的发光元件的示例包括有机发光二极管、量子点发光二极管和微发光二极管。可选地，发光元件为微发光二极管。可选地，发光元件是包括有机发光层的有机发光二极管。

图1是根据本公开的一些实施例中的阵列基板的平面图。参照图1，阵列基板包括子像素Sp的阵列。每个子像素包括电子元件，例如发光元件。在一个示例中，发光元件由各个像素驱动电路PDC驱动。阵列基板包括多个栅线GL、多个数据线DL、多个感测信号线SL、多个电压供应线(例如，高电压供应线Vdd)和各个第二电压供应线(例如，低电压供应线Vss)，其中的每个电连接到各个像素驱动电路PDC。各个子像素sp的发光由各个像素驱动电路PDC驱动。在一个示例中，高电压信号(例如，VDD信号)通过高电压供应线Vdd输入到连接至发光元件的阳极的各个像素驱动电路PDC；低电压信号(例如，VSS信号)通过低电压供应线Vss输入到发光元件的阴极。高电压信号(例如VDD信号)和低电压信号(例如VSS信号)之间的电压差是驱动电压ΔV，其驱动发光元件发光。根据本公开的阵列基板包括多个感测信号线SL，其分别连接到多个像素驱动电路中的感测子电路。

图2是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图2，在一些实施例中，像素驱动电路包括驱动晶体管Td；具有第一电容器电极Ce1和第二电容器电极Ce2的存储电容器Cst；第一晶体管T1，其具有连接到当前级的各个重置控制信号线rstN的栅极、连接到多个重置信号线的当前级的各个重置信号线VintN的源极、以及连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极的漏极；第二晶体管T2，其具有连接到多个栅线GL中的相应一个的栅极、连接到多个数据线DL中的相应一个的源极、和连接到驱动晶体管Td的源极的漏极；第三晶体管T3，其栅极连接到相应栅线、其源极连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极、以及其漏极连接到驱动晶体管Td的漏极；第四晶体管T4，其栅极连接到多个发光控制信号线em中的相应发光控制信号线、其源极连接到多个电压供应线Vdd中的相应电压供应线、以及其漏极连接到驱动晶体管Td的源极和第二晶体管T2的漏极；第五晶体管T5，其具有连接到相应发光控制信号线的栅极、连接到驱动晶体管Td的漏极和第三晶体管T3的漏极的源极、以及连接到发光元件LE的阳极的漏极；以及第六晶体管T6，其具有连接到下一级的重置控制信号线rst(N+1)的栅极、连接到下一级的重置信号线Vint(N+1)的源极、以及连接到第五晶体管的漏极和发光元件LE的阳极的漏极。第二电容器电极Ce2连接至相应电压供应线与第四晶体管T4的源极。像素驱动电路还包括开关晶体管Tw，其具有连接到开关控制信号线SW的栅极、连接到各个数据线的源极、以及连接到第二晶体管T2的源极的漏极。

图2B是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参考图2B，在一些实施例中，第三晶体管T3是“双栅极”晶体管，第一晶体管T1是“双栅极”晶体管。可选地，在“双栅极”第一晶体管中，第一晶体管的有源层与相应重置控制信号线交叉两次(替代地，相应重置控制信号线与第一晶体管T1的有源层交叉两次)。类似地，在“双栅极”第三晶体管中，第三晶体管T3的有源层与多个栅线GL中的相应栅线交叉两次(替代地，相应栅线与第三晶体管T3的有源层交叉两次)。

像素驱动电路还包括第一节点N1、第二节点N2、第三节点N3以及第四节点N4。第一节点N1连接至驱动晶体管Td的栅极、第一电容器电极Ce1以及第三晶体管T3的源极。第二节点N2连接至第四晶体管T4的漏极、第二晶体管T2的漏极及驱动晶体管Td的源极。第三节点N3连接至驱动晶体管Td的漏极、第三晶体管T3的漏极和第五晶体管T5的源极。第四节点N4连接至第五晶体管T5的漏极、第六晶体管T6的漏极、感测晶体管Ts的漏极、以及发光元件LE的阳极。

图3A是示出根据本公开的一些实施例中的阵列基板的各个子像素的结构的图。参照图3A，在一些实施例中，阵列基板包括多个子像素(例如，红色子像素、绿色子像素和蓝色子像素)。在一些实施例中，阵列基板包括分别沿第一方向DR1延伸的多个栅线GL、分别沿第二方向DR2延伸的多个数据线DL；以及分别沿第二方向DR2延伸的多个电压供应线Vdd。可选地，阵列基板还包括分别沿第一方向DR1延伸的多个重置控制信号线(包括当前级的重置控制信号线rstN和下一级的重置控制信号线rst(N+1))；分别沿第一方向DR1延伸的多个重置信号线(包括当前级的重置信号线VintN和下一级的重置信号线Vinit(N+1))；以及分别沿第一方向DR1延伸的多个发光控制信号线em。图3A中描绘了像素驱动电路中的多个晶体管的对应位置。像素驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、感测晶体管Ts以及驱动晶体管Td。

图3B是示出图3A所示的阵列基板的各个子像素中的半导体材料层的结构的图。图3C是示出图3A所示的阵列基板的各个子像素中的第一导电层的结构的图。图3D是示出图3A所示的阵列基板的各个子像素中的第二导电层的结构的图。图3E是示出图3A所示的阵列基板的各个子像素中的第一信号线层的结构的图。图3F是示出图3A所示的阵列基板的多个子像素中的第二信号线层的结构的图。图4A是沿图3A中的A-A'线的截面图。图4B是沿图3A中的B-B'线的截面图。参考图3A至图3F以及图4A至图4B，在一些实施例中，阵列基板包括基底基板BS，基底基板BS上的半导体材料层SML，位于半导体材料层SML的远离基底基板BS的一侧的栅极绝缘层GI，位于栅极绝缘层GI的远离半导体材料层SML的一侧的第一导电层，位于第一导电层的远离栅极绝缘层GI的一侧的绝缘层IN，位于绝缘层IN的远离第一导电层的一侧的第二导电层，位于第二导电层的远离绝缘层IN的一侧的层间电介质层ILD，位于层间电介质层ILD的远离第二导电层的一侧的第一信号线层，位于信号线层的远离层间电介质层ILD的一侧的第一平坦化层PLN1，位于第一平坦化层ILD的远离第一信号线层一侧的第二信号线层以及位于第二信号线层的远离第一平坦化层PLN1的一侧的第二平坦化层PLN2。

参照图2A、图2B、图3A与图3B，在一些实施例中，在各个子像素sp中，半导体材料层具有整体结构。在图3B中，各个子像素sp标注有标记，其指示对应于各个像素驱动电路中的多个晶体管的区域，这些晶体管包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及驱动晶体管Td。各个子像素sp还标注有标记，其指示像素驱动电路中的多个晶体管中的每一个的组件。例如，第一晶体管T1包括有源层ACT1、源极S1、和漏极D1。第二晶体管T2包括有源层ACT2、源极S2、和漏极D2。第三晶体管T3包括有源层ACT3、源极S3和漏极D3。第四晶体管T4包括有源层ACT4、源极S4和漏极D4。第五晶体管T5包括有源层ACT5、源极S5和漏极D5。第六晶体管T6包括有源层ACT6、源极S6和漏极D6。驱动晶体管Td包括有源层ACTd、源极Sd和漏极Dd。在一个示例中，在各个子像素中的晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)、源极(S1、S2、S3、S4、S5、S6和Sd)以及漏极(D1、D2、D3、D4、D5、D6和Dd)是各个子像素sp中的整体结构的一部分。在另一示例中，晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)、源极(S1、S2、S3、S4、S5、S6、Ss和Sd)和漏极(D1、D2、D3、D4、D5、D6和Dd)在同一层中。

如在此所使用的，有源层是指晶体管的包括半导体材料层的至少一部分的组件，该半导体材料层的至少一部分在基底基板上的正投影与栅极在基底基板上的正投影重叠。如这里所使用的，源极指的是连接到有源层的一侧的晶体管的组件，漏极指的是连接到有源层的另一侧的晶体管的组件。在双栅极型晶体管(例如，第三晶体管T3)的情况下，有源层是指晶体管的包括半导体材料层的第一部分、半导体材料层的第二部分以及第一部分和第二部分之间的第三部分的组件，半导体材料层的第一部分在基底基板上的正投影与第一栅极在基底基板上的正投影重叠，半导体材料层的第二部分在基底基板上的正投影与第二栅极在基底基板上的正投影重叠。在双栅极型晶体管的情况下，源极是指晶体管的连接到第一部分的远离第三部分的一侧的组件，并且漏极是指晶体管的连接到第二部分的远离第三部分的一侧的组件。

参照图2A、图2B、图3A、图3C、图4A以及图4B，在一些实施例中，第一导电层包括多个栅线GL、多个重置控制信号线(包括当前级的各个重置控制信号线rstN以及下一级的重置控制信号线rst(N+1))、多个发光控制信号线em以及存储电容器Cst的第一电容器电极Ce1。各种适当的电极材料和各种适当的制造方法可以用于制造第一导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第一导电层的适当的导电材料的示例包括但不限于，铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个栅线GL、多个重置控制信号线、多个发光控制信号线em和第一电容器电极Ce1在同一层中。

如本文所用，术语“同一层”是指在同一步骤中同时形成的各层之间的关系。在一个示例中，当多个栅线GL和第一电容器电极Ce1是由同一材料层中进行的同一图案化工艺的一个或多个步骤所形成时，多个栅线GL和第一电容器电极Ce1位于同一层中。在另一示例中，通过同时执行形成多个栅线GL的步骤和形成第一电容器电极Ce1的步骤，多个栅线GL和第一电容器电极Ce1可形成于同一层中。术语“同一层”并不总是意味着在截面图中该层的厚度或该层的高度是相同的。

参照图2A、图2B、图3A与图3D，在一些实施例中，第二导电层包括多个重置信号线(包括当前级的各个重置信号线VintN以及下一级的重置信号线Vinit(N+1))、防干扰块IPB与储存电容器Cst的第二电容器电极Ce2。防干扰块IPB可有效降低串扰，尤其是相邻数据线的N1节点之间的垂直串扰。各种适当的导电材料和各种适当的制造方法可以用于制造第二导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第二导电层的适当的导电材料的示例包括但不限于，铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个重置信号线、第二电容器电极Ce2和防干扰块IPB位于同一层中。

参照图2A、图2B、图3A、图3B和图3E，在一些实施例中，第一信号线层包括多个电压供应线Vdd、节点连接线Cln、第一初始化连接线Cli1、第二初始化连接线Cli2和阳极接触焊盘ACP。节点连接线Cln将第一电容器电极Ce1和相应子像素sp中的第三晶体管T3的源极连接在一起。第一初始化连接线Cli1将多个重置信号线中的相应重置信号线(例如，当前级的重置信号线VintN)和相应子像素sp中的第一晶体管T1的源极S1连接在一起。第二初始化连接线Cli2将多个重置信号线中的相应重置信号线(例如，下一级的重置信号线Vinit(n+1))和相应子像素sp中的第六晶体管T6的源极S6连接在一起。阳极接触焊盘ACP将相应子像素sp中的第五晶体管T5的源极S5连接至相应子像素sp中的阳极。各种适当的导电材料和各种适当的制造方法可以用于制造信号线层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第一信号线层的适当的导电材料的示例包括但不限于，铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个电压供应线Vdd、节点连接线Cln、第一初始化连接线Cli1、第二初始化连接线Cli2和阳极接触焊盘ACP位于同一层。

参照图2A、图2B、图3A、图3B与图3F，在一些实施例中，第二信号线层包括多个数据线DL。可选地，第二信号线层还包括在多个子像素sp中的各个子像素中的阳极接触焊盘ACP。阳极接触焊盘ACP通过多个子像素sp中的各个子像素中的中继电极电连接到多个子像素sp中的各个子像素中的第五晶体管T5的源极。参考图2A、图3A、图3F、图3G与图4B，在一些实施例中，多个数据线DL中的各个数据线通过延伸穿过第一平坦化层PLN-1的通孔v4-1连接至连接部分CP，且连接部分CP通过延伸穿过层间电介质层ILD、绝缘层IN与栅极绝缘层GI的通孔v4-2连接至第二晶体管的源极S2。

参照图2A、图3A、图3D、图3E和图4A，在一些实施例中，除了其中不存在第二电容器电极Ce2的一部分的孔区域H外，第二电容器电极Ce2在基底基板BS上的正投影完全覆盖第一电容器电极Ce1在基底基板BS上的正投影，并留有余量。在一些实施例中，第一信号线层包括节点连接线Cln，其位于层间电介质层ILD的远离第二电容器电极Ce2的一侧。节点连接线Cln与多个电压供应线Vdd位于同一层。可选地，阵列基板还包括位于孔区域H且延伸穿过层间电介质层ILD和绝缘层IN的第一通孔v1。可选地，节点连接线Cln通过第一通孔v1连接至第一电容器电极Ce1。在一些实施例中，第一电容器电极Ce1位于栅极绝缘层IN的远离基底基板BS的一侧。可选地，阵列基板还包括第一通孔v1和第二通孔v2。第一通孔v1位于孔区域H中，并延伸穿过层间电介质层ILD和绝缘层IN。第二通孔v2延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI。可选地，节点连接线Cln通过第一通孔v1连接至第一电容器电极Ce1，并通过第二通孔v2连接至半导体材料层SML。可选地，节点连接线Cln连接至第三晶体管的源极S3，如图4A所示。

参考图2A、图3A、图3E和图4B，在一些实施例中，防干扰块IPB与第二电容器电极Ce2在同一层中。多个电压供应线Vdd中的各个电压供应线通过第三通孔v3连接到防干扰块IPB。可选地，第三通孔v3延伸穿过层间电介质层ILD。可选地，防干扰块IPB在基底基板BS上的正投影与多个电压供应线Vdd中的相应电压供应线在基底基板BS上的正投影部分地重叠。可选地，防干扰块IPB在基底基板BS上的正投影与第三晶体管T3的有源层ACT3在基底基板BS上的正投影至少部分地重叠。可选地，防干扰块IPB在基底基板BS上的正投影与第一晶体管T1的漏极D1在基底基板BS上的正投影至少部分重叠。此外，多个电压供应线Vdd中的各个电压供应线通过第九通孔v9连接至第二电容器电极Ce2。可选地，第九通孔v9延伸穿过层间电介质层ILD。可选地，第二电容器电极Ce2在基底基板BS上的正投影与多个电压供应线Vdd中的相应电压供应线在基底基板BS上的正投影部分重叠。

参考图2A、图3A、图3E和图4B，在一些实施例中，多个数据线DL中的各个数据线通过延伸穿过第一平坦化层PLN-1的通孔v4-1连接到连接部分CP，并且连接部分CP通过延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的通孔v4-2连接到第二晶体管的源极S2。

图4C是沿图3A中的C-C'线的截面图。参照图2A、图2B、图3A、图3B、图3E与图4C，在一些实施例中，第一初始化连接线Cli1将多个重置信号线中的相应重置信号线(例如，当前级的重置信号线VintN)与相应子像素sp中的第一晶体管T1的源极S1连接在一起。多个重置信号线中的相应重置信号线(例如，当前级的重置信号线VintN)经配置以通过第一初始化连接线Cli1将重置信号提供到相应子像素中的第一晶体管T1的源极S1。可选地，第一初始化连接线Cli1通过延伸穿过层间电介质层ILD的第五主通孔v5连接到当前级的重置信号线VintN。可选地，第一初始化连接线Cli1通过延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的第六主通孔v6连接到相应子像素中的第一晶体管T1的源极S1。

图4D是沿图3A中的D-D'线的截面图。参照图2A、图2B、图3A、图3B、图3E与图4D，在一些实施例中，第二初始化连接线Cli2将多个重置信号线中的相应重置信号线(例如，下一级的重置信号线Vinit(N+1))与相应子像素sp中的第六晶体管T6的源极S6连接在一起。多个重置信号线中的相应重置信号线(例如，下一级的重置信号线Vinit(N+1))被配置为通过第二初始化连接线Cli2向相应子像素中的第六晶体管T6的源极S6提供重置信号。可选地，第二初始化连接线Cli2通过延伸穿过层间电介质层ILD的第七主通孔v7连接到下一级的重置信号线Vinit(N+1)。可选地，第二初始化连接线Cli2通过延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的第八主通孔v8连接到相应子像素中的第六晶体管T6的源极S6。

图5A是示出根据本公开的一些实施例中的阵列基板中的半导体材料层、第一导电层以及第一信号线层的图。图5B是图5A中的第三节点周围的区域的放大视图。参考图3A、图3B、图4A、图4B、图5A和图5B，在一些实施例中，阵列基板包括基底基板BS；在基底基板上的半导体材料层SML；以及多个电压供应线Vdd，其位于半导体材料层SML的远离基底基板BS的一侧。可选地，在各个子像素sp中，半导体材料层SML包括第三晶体管T3的有源层ACT3、第五晶体管T5的有源层ACT5、驱动晶体管Td的有源层ACTd、第三节点部分NP3，该第三节点部分NP3连接到各个子像素sp中的第三晶体管T3的有源层ACT3、第五晶体管T5的有源层ACT5、以及驱动晶体管Td的有源层ACTd。参考图2A、图2B、图3A、图5A和图5B，第三节点部分NP3是半导体材料层的具有第三节点N3的一部分。

在一个示例中，第三节点部分NP3的边界由相邻有源层的相应边界限定。在另一示例中，相邻有源层的边界又由相应栅极在半导体材料层SML上的正投影限定。例如，第三晶体管T3的有源层ACT3的边界由相应栅线在半导体材料层SML上的正投影限定；第五晶体管T5的有源层ACT5的边界由相应发光控制信号线在半导体材料层SML上的正投影限定；驱动晶体管Td的有源层ACTd的边界由第一电容器电极Ce1(用作驱动晶体管Td的栅极)在半导体材料层SML上的正投影限定。因此，在一些实施例中，第三节点部分NP3的边界由第三晶体管T3的有源层ACT3的相邻边界、第五晶体管T5的有源层ACT5的相邻边界、以及驱动晶体管Td的有源层ACTd的相邻边界限定。

本公开的发明人发现，相应电压供应线和第三节点N3之间的寄生电容可能不必要地增加用于对驱动晶体管T3充电的最小充电时间(例如，通过对N1节点充电)。本公开的发明人发现，令人惊讶且意外地，最小化相应电压供应线和第三节点N3之间的寄生电容可以减少用于对驱动晶体管T3充电的最小充电时间，实现更快的响应并增强图像显示质量。

因此，本公开中的各个电压信号线具有非均匀线宽。例如，相应电压信号线在第三节点N3周围的一部分的线宽小于与第三节点N3周围的部分紧邻的一部分的线宽。本公开中的相应电压信号线的复杂结构减少了相应电压信号线和第三节点部分NP3之间的重叠，从而减少了相应电压供应线和第三节点N3之间的寄生电容。

在一些实施例中，第三节点部分在基底基板上的正投影的至少30％(例如，至少35％、至少40％、至少45％、至少50％、至少55％、至少60％、至少65％、至少70％、至少75％、至少80％、至少85％、至少90％、至少95％或至少99％)与相应电压供应线在基底基板上的正投影不重叠。可选地，第三节点部分在基底基板上的正投影的至少50％与相应电压供应线在基底基板上的正投影不重叠。

图4E是沿图3A中的E-E'线的截面图。图4F是沿图3A中的F-F'线的截面图。参照图4E与图5A，沿行方向(例如，垂直于相应电压供应线的延伸方向)，相应电压供应线的至少一部分在基底基板BS上的正投影与半导体材料层SML的至少一部分在基底基板BS上的正投影不重叠，且相应电压供应线的至少一部分的正投影在紧邻相应子像素RSp的相邻子像素ASp中的驱动晶体管Td的源极Sd与相应子像素RSp中的驱动晶体管Td的漏极Dd之间。沿着列方向(例如平行于相应电压供应线的延伸方向)，相应电压供应线在基底基板BS上的正投影与半导体材料层SML在基底基板BS上的正投影至少部分地不重叠。在一个示例中，沿着列方向，相应电压供应线在基底基板BS上的正投影与相应子像素RSp中的驱动晶体管Td的漏极Dd在基底基板BS上的正投影至少部分地不重叠；且与相应子像素RSp中的第五晶体管T5的源极S5在基底基板BS上的正投影至少部分地不重叠。

图5C是示出图5B中的相应子像素中的半导体材料层的部分结构的图。参考图3A、图5A、图5B和图5C，在一些实施例中，第三节点部分NP3连续地包括第一部分P1和第二部分P2。第一部分P1连接至第五晶体管T5的有源层ACT5、驱动晶体管Td的有源层ACTd、以及第二部分P2。第二部分P2将第一部分P1连接至第三晶体管T3的有源层ACT3。参考图3A、图5A、图5B、图5C和图4F，在一些实施例中，第一部分P1的正投影与相应电压供应线在基底基板BS上的正投影不重叠，其中第二部分P2的正投影与相应电压供应线在基底基板BS上的正投影至少部分重叠。第三晶体管T3的有源层ACT3在基底基板BS上的正投影与多个栅线GL中的相应栅线在基底基板BS上的正投影重叠。第五晶体管T5的有源层ACT5在基底基板BS上的正投影与多个发光控制信号线em中的相应发光控制信号线在基底基板BS上的正投影重叠。

可选地，第一部分P1包括在相应子像素RSp中的驱动晶体管Td的漏极Dd的至少一部分。可选地，第一部分P1包括在相应子像素RSp中的第五晶体管T5的源极S5的至少一部分。可选地，第二部分P2包括在相应子像素RSp中的第三晶体管T3的漏极D3的至少一部分。

图5D是示出图5B中的相应电压供应线的部分结构的图。参照图3A、图5A、图5B和图5D，在相应子像素RSp中，在一些实施例中，多个电压供应线Vdd中的相应电压供应线连续地包括第一宽部WP1、窄部NP和第二宽部WP2。窄部NP将第一宽部WP1和第二宽部WP2连接在一起。

参考图3A、图5A、图5B、图5D、图4E和图4F，在一些实施例中，第一宽部WP1在基底基板BS上的正投影与第二部分P2在基底基板BS上的正投影至少部分地重叠。可选地，第一宽部WP1在基底基板BS上的正投影覆盖第二部分P2在基底基板BS上的正投影。在一些实施例中，窄部NP在基底基板BS上的正投影与半导体材料层SML在基底基板BS上的正投影不重叠。在一些实施例中，第二宽部WP2在基底基板BS上的正投影与第五晶体管T5的有源层ACT5在基底基板BS上的正投影以及多个发光控制信号线em中的相应发光控制信号线在基底基板BS上的正投影至少部分地重叠。

在一些实施例中，第一宽部WP1具有平均线宽wp1；窄部NP具有平均线宽wn；第二宽部WP2具有平均线宽wp2。可选地，平均线宽wn小于平均线宽wp1，并且小于平均线宽wp2。

参考图3A、图5A、图5B、图5D和图4B，在一些实施例中，第一宽部WP1是相应电压供应线的通过延伸穿过层间电介质层ILD的第九通孔v9连接到存储电容器的第二电容器电极Ce2的一部分。

参考图3A、图5A、图5B、图5D、图4E和图4F，在一些实施例中，在相应子像素RSp中，在一些实施例中，多个电压供应线Vdd中的相应电压供应线连续地包括第一段F1、第一宽部WP1、窄部NP和第二宽部WP2。窄部NP将第一宽部WP1和第二宽部WP2连接在一起。第一宽部WP1将第一段F1和窄部NP连接在一起。第一段F1在基底基板BS上的正投影与在相应子像素RSp中的第三晶体管T3的有源层ACT3在基底基板BS上的正投影以及多个栅线GL中的相应栅线在基底基板BS上的正投影至少部分地重叠。第一段F1与第一宽部WP1之间的边界在基底基板BS上的正投影与第三晶体管T3的有源层ACT3与第二部分P2之间的边界在基底基板BS上的正投影重叠。

图5A示出了相应子像素RSp和与相应子像素RSp紧邻的相邻子像素ASp。在一个示例中，相应子像素RSp和相邻子像素ASp是沿行方向(例如，平行于各个栅线的延伸方向)的两个紧邻的子像素。图5E是示出图5B中的相邻子像素中的半导体材料层的部分结构的图。参照图3A、图5A、图5B、图5D、图5E和图4E，在紧邻相应子像素RSp的相邻子像素ASp中，半导体材料层SML包括第二晶体管T2的有源层ACT2、第四晶体管T4的有源层ACT4、驱动晶体管Td的有源层ACTd、以及第二节点部分NP2。第二节点部分NP2连接到相邻子像素ASp中的第二晶体管T2的有源层ACT2、第四晶体管T4的有源层ACT4、以及驱动晶体管Td的有源层ACTd。参考图2A、图2B、图3A、图5A、图5B和图5E，第二节点部分NP2是半导体材料层的具有第二节点N2的一部分。在一些实施例中，第二节点部分NP2在基底基板BS上的正投影的至少80％(例如，至少85％、至少90％、至少95％、至少99％或100％)与相应电压供应线在基底基板BS上的正投影不重叠。参考图4E，在一个示例中，第二节点部分NP2在基底基板BS上的正投影与相应电压供应线在基底基板BS上的正投影不重叠。

参考图3A、图5A到图5E、图4E和图4F，相应子像素RSp中的相应电压供应线的窄部NP至少处于第二节点部分NP2与第三节点部分NP3之间，更具体地，处于第二节点部分NP2与第一部分P1之间。窄部NP在基底基板BS上的正投影与第二节点部分NP2在基底基板BS上的正投影不重叠，并且与第三节点部分NP3在基底基板BS上的正投影不重叠。

本公开的发明人发现，在多个电压供应线Vdd与多个栅线GL之间的重叠增加了多个栅线GL的负载。减少多个电压供应线Vdd与多个栅线GL之间的重叠面积可有效降低多个栅线GL的负载，实现更快速的响应，并提升图像显示品质。

因此，本公开中的各个电压信号线具有非均匀线宽。图6A是图3A中的防干扰块周围的区域的放大视图。图6B是示出图6A中的相应栅线的部分结构的图。参照图3A、图6A和图6B，在相应子像素中，在一些实施例中，多个栅线GL中的相应栅线包括沿着相应栅线的延伸方向延伸的主体部分MP，以及远离主体部分MP突出，例如，朝向防干扰块IPB突出的栅极突出部GP。可选地，栅极突出部GP沿着列方向(例如，垂直于相应栅线的延伸方向的方向)远离主体部分MP突出。

在一些实施例中，如上所述，第三晶体管T3是双栅极晶体管。在一些实施例中，栅极突出部GP是第三晶体管T3中的双栅极中的一个。在一些实施例中，参照图4A，栅极突出部GP在基底基板BS上的正投影与第三晶体管T3的有源层ACT3在基底基板BS上的正投影至少部分重叠。为了减少多个栅线GL的负载，栅极突出部GP在基底基板BS上的正投影的至少90％(例如，至少95％、至少98％、至少99％或100％)与多个电压供应线Vdd中的相应电压供应线在基底基板BS上的正投影不重叠。参考图3A、图6A、图6B和图4A，可选地，栅极突出部GP在基底基板BS上的正投影与相应电压供应线在基底基板BS上的正投影不重叠。

图6C是示出图6A中的相应电压供应线的部分结构的图。参考图3A、图6A、图6B和图6C，在一些实施例中，在相应子像素中，多个电压供应线Vdd中的相应电压供应线连续地包括第一段F1、第二段F2、第三段F3和第四段F4。第二段F2将第一段F1连接到第三段F3。第三段F3将第二段F2连接到第四段F4。参考图3A、图6A、图6B、图6C和图4B，第三段F3是相应电压供应线的通过延伸穿过层间电介质层ILD的第三通孔v3连接到防干扰块IPB的段。

参照图4F，在一些实施例中，第一段F1在基底基板BS上的正投影与第三晶体管T3的有源层ACT3在基底基板BS上的正投影至少部分重叠，且与多个栅线GL中的相应栅线在基底基板BS上的正投影至少部分重叠。第四段F4在基底基板BS上的正投影与相应重置控制信号线(例如，当前级的相应重置控制信号线rstN)在基底基板BS上的正投影至少部分地重叠。

参照图6C，第二段F2的平均线宽为wf2。第三段F3的平均线宽为wf3。可选地，平均线宽wf3大于平均线宽wf2。

图6D是示出图6A中的相应子像素中的半导体材料层的部分结构的图。参考图3A、图6A、图6B、图6C和图6D，在一些实施例中，第三晶体管T3的有源层ACT3包括第一重叠部分Po1、第二重叠部分Po2以及连接第一重叠部分Po1和第二重叠部分Po2的中间部分Pi。参照图4F，第一重叠部分Po1在基底基板BS上的正投影被多个栅线GL中的相应栅线GL在基底基板BS上的正投影覆盖。参照图4A，第二重叠部分Po2在基底基板BS上的正投影被栅极突出部GP在基底基板BS上的正投影覆盖。参照图4F，中间部分Pi在基底基板BS上的正投影与多个栅线GL中的相应栅线在基底基板BS上的正投影至少部分重叠。

参照图3A、图6A、图6B、图6C、图6D及图4F，在一些实施例中，第一重叠部分Po1在基底基板BS上的正投影与主体部分MP在基底基板BS上的正投影至少部分重叠。参照图3A、图6A、图6B、图6C、图6D与图4A，在一些实施例中，第二重叠部分Po2在基底基板BS上的正投影与栅极突出部GP在基底基板BS上的正投影至少部分重叠。参照图3A、图6A、图6B、图6C、图6D、图4A以及图4F，在一些实施例中，中间部分Pi在基底基板BS上的正投影与相应栅线在基底基板BS上的正投影不重叠。可选地，多个电压供应线中的相应电压供应线在基底基板BS上的正投影与中间部分Pi在基底基板BS上的正投影至少部分地重叠，并且与第一重叠部分Po1在基底基板BS上的正投影至少部分地重叠。

本公开的发明人发现，在多个电压供应线Vdd与多个重置控制信号线之间的重叠增加了多个重置控制信号线的负载。减少多个电压供应线Vdd与多个重置控制信号线之间的重叠面积可有效降低多个重置控制信号线的负载，达到更快速的反应，并提升图像显示品质。

因此，本公开中的相应电压信号线具有非均匀线宽。例如，相应电压信号线的与相应重置控制信号线交叉的部分的线宽比与相应重置控制信号线交叉的部分紧邻的部分的线宽小。本公开中的相应电压信号线的复杂结构减少了相应电压信号线和相应重置控制信号线之间的重叠，从而减少了相应电压供应线和相应重置控制信号线之间的寄生电容。

参考图3A、图6A、图6B、图6C和图6D，在一些实施例中，在相应子像素中，相应电压供应线连续地包括第三段F3、第四段F4和第五段F5。第四段F4连接第三段F3和第五段F5。在一些实施例中，第四段F4与相应重置控制信号线(例如，当前级的相应重置控制信号线rstN或下一级的相应重置控制信号线rst(N+1))交叉。第四段F4在基底基板BS上的正投影与相应重置控制信号线在基底基板BS上的正投影至少部分地重叠。

参考图6C，在一些实施例中，第三段F3具有平均线宽wf3；第四段F4具有平均线宽wf4；第五段F5具有平均线宽wf5。可选地，平均线宽wf4小于平均线宽wf3，并且小于平均线宽wf5。

参照图3A、图6A、图6B、图6C、图6D及图4F，在一些实施例中，第五段F5在基底基板BS上的正投影与相应重置信号线(例如，当前级的相应重置信号线VintN或下一级的相应重置信号线Vint(N+1))在基底基板BS上的正投影至少部分重叠。参考图3A、图6A、图6B、图6C和图4B，第三段F3是相应电压供应线的通过延伸穿过层间电介质层ILD的第三通孔v3连接到防干扰块IPB的段。

图4G是沿图3A中的G-G'线的截面图。参照图3A、图6A、图6B、图6C、图6D与图4G，在前一级且与相应子像素RSp紧邻的子像素PSASp中，半导体材料层包括第六晶体管T6的有源层ACT6。相应重置控制信号线(例如，在当前级的相应重置控制信号线rstN)在基底基板BS上的正投影与第六晶体管T6的有源层ACT6在基底基板BS上的正投影至少部分地重叠。在一些实施例中，在前一级的子像素PSASp中的第六晶体管T6的有源层ACT6在基底基板BS上的正投影的至少80％(例如至少85％、至少90％、至少95％、至少99％或100％)与第四段F4在基底基板BS上的正投影不重叠。参照图4G，在前一级的子像素PSASp中的第六晶体管T6的有源层ACT6在基底基板BS上的正投影与第四段F4在基底基板BS上的正投影不重叠。

在另一方面，本公开提供了一种显示面板，该显示面板包括本文所述的或通过本文所述的方法制造的阵列基板以及面向阵列基板的对置基板。可选地，所述显示面板为有机发光二极管显示面板。可选地，所述显示面板为微发光二极管显示面板。

在另一方面，本发明提供了一种显示设备，包括本文所述的或通过本文所述的方法制造的阵列基板，以及连接到阵列基板的一个或多个集成电路。适当的显示设备的示例包括但不限于电子纸、移动电话、平板计算机、电视、监视器、笔记本计算机、数字相册、GPS等。可选地，显示设备是有机发光二极管显示设备。可选地，显示设备是液晶显示设备。

在另一方面，本公开提供了一种制造阵列基板的方法。在一些实施例中，该方法包括在基底基板上形成半导体材料层；以及在半导体材料层的远离基底基板的一侧形成多个电压供应线。可选地，在相应子像素中，半导体材料层被形成为包括第三晶体管的有源层、第五晶体管的有源层、驱动晶体管的有源层和第三节点部分。第三节点部分被形成为连接到相应子像素中的第三晶体管的有源层、第五晶体管的有源层和驱动晶体管的有源层。可选地，第三节点部分在基底基板上的正投影的至少30％与相应电压供应线在基底基板上的正投影不重叠。

在一些实施例中，制造阵列基板的方法包括在基底基板上形成半导体材料层；在半导体材料层的远离基底基板的一侧形成多个栅线；以及在多个栅线的远离基底基板的一侧形成多个电压供应线。可选地，在相应子像素中，相应栅线被形成为包括沿着相应栅线的延伸方向延伸的主体部分和远离主体部分突出的栅极突出部。可选地，在相应子像素中，半导体材料层被形成为包括第三晶体管的有源层。可选地，栅极突出部在基底基板上的正投影与第三晶体管的有源层在基底基板上的正投影至少部分重叠。可选地，栅极突出部在基底基板上的正投影的至少90％与相应电压供应线在基底基板上的正投影不重叠。

在一些实施例中，制造阵列基板的方法包括在基底基板上形成多个重置控制信号线；以及在所述多个重置控制信号线的远离所述基底基板的一侧形成多个电压供应线。可选地，在相应子像素中，相应电压供应线被形成为包括连续布置的第三段、第四段和第五段。可选地，第四段被形成为连接第三段和第五段。可选地，第四段在基底基板上的正投影与相应重置控制信号线在基底基板上的正投影至少部分地重叠。可选地，第四段的平均线宽小于第三段的平均线宽且小于第五段的平均线宽。

为了说明和描述的目的，已经给出了本发明的实施例的上述描述。其不是穷举的，也不是要将本发明限制为所公开的精确形式或示例性实施例。因此，前面的描述应当被认为是说明性的而不是限制性的。显然，许多修改和变化对于本领域技术人员将是显而易见的。选择和描述实施例是为了解释本发明的原理及其最佳模式实际应用，从而使得本领域技术人员能够理解本发明的各种实施例以及适合于所考虑的特定使用或实现的各种修改。本发明的范围旨在由所附权利要求及其等价物来限定，其中除非另有说明，否则所有术语都意味着其最广泛的合理意义。因此，术语“本发明(the invention、the presentinvention)”等不一定将权利要求范围限制为特定实施例，并且对本发明的示例性实施例的引用不意味着对本发明的限制，并且不应推断出这样的限制。本发明仅由所附权利要求的精神和范围来限定。此外，这些权利要求可能涉及使用“第一”、“第二”等，随后是名词或元素。这些术语应当被理解为命名法，并且不应当被解释为对由这些命名法所修改的元件的数量进行限制，除非已经给出了特定的数量。所描述的任何优点和益处可能不适用于本发明的所有实施例。应当理解，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以对所描述的实施例进行改变。此外，本公开中的元件和组件都不是要贡献给公众，无论该元件或组件是否在所附权利要求中明确叙述。

Claims (19)

1.一种阵列基板，包括：

基底基板；

在所述基底基板上的半导体材料层；以及

多个电压供应线，其位于所述半导体材料层的远离所述基底基板的一侧；

其中，在相应子像素中，所述半导体材料层包括第三晶体管的有源层、第五晶体管的有源层、驱动晶体管的有源层、以及第三节点部分，所述第三节点部分连接到所述相应子像素中的所述第三晶体管的有源层、所述第五晶体管的有源层、以及所述驱动晶体管的有源层；以及

所述第三节点部分在所述基底基板上的正投影的至少30％与相应电压供应线在所述基底基板上的正投影不重叠。

2.根据权利要求1所述的阵列基板，其中，所述第三节点部分连续地包括第一部分和第二部分；

所述第一部分连接到所述第五晶体管的有源层、所述驱动晶体管的有源层和所述第二部分；

所述第二部分将所述第一部分连接到所述第三晶体管的有源层；以及

所述第一部分的正投影与所述相应电压供应线在所述基底基板上的所述正投影不重叠。

3.根据权利要求2所述的阵列基板，还包括：

栅极绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；以及

多个栅线，其位于所述栅极绝缘层的远离所述基底基板的一侧；

其中，所述第三晶体管的有源层在所述基底基板上的正投影与相应栅线在所述基底基板上的正投影重叠；以及

所述第五晶体管的有源层在所述基底基板上的正投影与相应发光控制信号线在所述基底基板上的正投影重叠。

4.根据权利要求2或3所述的阵列基板，其中，在所述相应子像素中，所述相应电压供应线连续地包括第一宽部、窄部和第二宽部；

其中，所述第一宽部在所述基底基板上的正投影与所述第二部分在所述基底基板上的正投影至少部分地重叠；

所述窄部在所述基底基板上的正投影与所述半导体材料层在所述基底基板上的正投影不重叠；

所述第二宽部在所述基底基板上的正投影与所述第五晶体管的有源层在所述基底基板上的正投影以及相应发光控制信号线在所述基底基板上的正投影至少部分重叠；以及

所述窄部的平均线宽小于所述第一宽部的平均线宽，并且小于所述第二宽部的平均线宽。

5.根据权利要求4所述的阵列基板，还包括：

绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；

存储电容器的第二电容器电极，其位于所述绝缘层的远离所述基底基板的一侧；以及

层间电介质层，其位于所述第二电容器电极的远离所述基底基板的一侧；

其中，所述第一宽部通过延伸穿过所述层间电介质层的第九通孔连接到存储电容器的所述第二电容器电极。

6.根据权利要求4或5所述的阵列基板，其中，在所述相应子像素中，所述相应电压供应线还包括连接到所述第一宽部的第一段；以及

所述第一段在所述基底基板上的正投影与所述第三晶体管的有源层在所述基底基板上的正投影以及相应栅线在所述基底基板上的正投影至少部分地重叠。

7.根据权利要求1至6中任一项所述的阵列基板，其中，在与所述相应子像素紧邻的相邻子像素中，所述半导体材料层包括第二晶体管的有源层、第四晶体管的有源层、驱动晶体管的有源层、以及第二节点部分，所述第二节点部分连接到所述相邻子像素中的所述第二晶体管的有源层、所述第四晶体管的有源层、以及所述驱动晶体管的有源层；以及

所述第二节点部分在所述基底基板上的正投影与所述相应电压供应线在所述基底基板上的所述正投影不重叠。

8.根据权利要求7所述的阵列基板，其中，所述相应子像素中的所述相应电压供应线的窄部至少位于所述第二节点部分和所述第三节点部分之间；以及

所述窄部在所述基底基板上的正投影与所述第二节点部分在所述基底基板上的正投影不重叠，且与所述第三节点部分在所述基底基板上的正投影不重叠。

9.根据权利要求1至8中任一项所述的阵列基板，还包括位于所述半导体材料层的远离所述基底基板的一侧的多个栅线；

其中，在所述相应子像素中，相应栅线包括沿着所述相应栅线的延伸方向延伸的主体部分和远离所述主体部分突出的栅极突出部；

所述栅极突出部在所述基底基板上的正投影与所述第三晶体管的有源层在所述基底基板上的正投影至少部分重叠；以及

所述栅极突出部在所述基底基板上的所述正投影的至少90％与相应电压供应线在所述基底基板上的正投影不重叠。

10.根据权利要求1至9中任一项所述的阵列基板，还包括位于所述半导体材料层的远离所述基底基板的一侧的多个重置控制信号线；

其中，在所述相应子像素中，所述相应电压供应线连续地包括第三段、第四段和第五段，所述第四段连接所述第三段和所述第五段；

所述第四段在所述基底基板上的正投影与相应重置控制信号线在所述基底基板上的正投影至少部分地重叠；以及

所述第四段的平均线宽小于所述第三段的平均线宽且小于所述第五段的平均线宽。

11.一种阵列基板，包括：

基底基板；

在所述基底基板上的半导体材料层；

多个栅线，其位于所述半导体材料层的远离所述基底基板的一侧；以及

多个电压供应线，其位于所述多个栅线的远离所述基底基板的一侧；

其中，在相应子像素中，相应栅线包括沿所述相应栅线的延伸方向延伸的主体部分和远离所述主体部分突出的栅极突出部；

其中，在所述相应子像素中，所述半导体材料层包括第三晶体管的有源层；

所述栅极突出部在所述基底基板上的正投影与所述第三晶体管的有源层在所述基底基板上的正投影至少部分重叠；以及

所述栅极突出部在所述基底基板上的所述正投影的至少90％与相应电压供应线在所述基底基板上的正投影不重叠。

12.根据权利要求11所述的阵列基板，其中，所述栅极突出部在所述基底基板上的所述正投影与所述相应电压供应线在所述基底基板上的所述正投影不重叠。

13.根据权利要求11或12所述的阵列基板，还包括：

多个重置控制信号线，其位于所述半导体材料层的远离所述基底基板的一侧；

防干扰块，其位于所述多个重置控制信号线的远离所述基底基板的一侧；以及

层间电介质层，其位于所述防干扰块的远离所述基底基板的一侧；

其中，在所述相应子像素中，所述相应电压供应线连续地包括第一段、第二段、第三段和第四段；

其中，所述第一段在所述基底基板上的正投影与所述第三晶体管的有源层在所述基底基板上的正投影至少部分地重叠，并且与所述相应栅线在所述基底基板上的正投影至少部分地重叠；

所述第四段在所述基底基板上的正投影与相应重置控制信号线在所述基底基板上的正投影至少部分地重叠；

所述第二段将所述第一段连接到所述第三段；

所述第三部段将所述第二段连接到所述第四段；以及

所述第三段通过延伸穿过所述层间电介质层的第三通孔连接到防干扰块。

14.根据权利要求13所述的阵列基板，其中，所述第三段的平均线宽大于所述第二段的平均线宽。

15.一种阵列基板，包括：

基底基板；

在所述基底基板上的多个重置控制信号线；以及

多个电压供应线，其位于所述多个重置控制信号线的远离所述基底基板的一侧；

其中，在相应子像素中，相应电压供应线连续地包括第三段、第四段和第五段，所述第四段连接所述第三段和所述第五段；

所述第四段在所述基底基板上的正投影与相应重置控制信号线在所述基底基板上的正投影至少部分地重叠；以及

所述第四段的平均线宽小于所述第三段的平均线宽且小于所述第五段的平均线宽。

16.根据权利要求15所述的阵列基板，还包括位于所述多个重置控制信号线的远离所述基底基板的一侧的多个重置信号线；

其中，所述第五段在所述基底基板上的正投影与相应重置信号线在所述基底基板上的正投影至少部分地重叠。

17.根据权利要求15或16所述的阵列基板，还包括：

防干扰块，其位于所述多个重置控制信号线的远离所述基底基板的一侧；以及

层间电介质层，其位于所述防干扰块的远离所述基底基板的一侧；

其中，所述第三段通过延伸穿过所述层间电介质层的第三通孔连接到防干扰块。

18.根据权利要求15至17中任一项所述的阵列基板，还包括在所述基底基板上的半导体材料层；

其中，在前一级的并且与所述相应子像素紧邻的子像素中，所述半导体材料层包括第六晶体管的有源层；以及

所述相应重置控制信号线在所述基底基板上的正投影与所述第六晶体管的有源层在所述基底基板上的正投影至少部分重叠；以及

在所述前一级的子像素中的所述第六晶体管的有源层在所述基底基板上的正投影的至少80％与所述第四段在所述基底基板上的正投影不重叠。

19.一种显示设备，包括根据权利要求1至18中任一项所述的阵列基板以及连接至所述阵列基板的集成电路。

Images