CN115148675B - 存储器的制作方法及存储器 - Google Patents
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Abstract
本发明提供一种存储器的制作方法及存储器，涉及存储设备技术领域，用于解决存储器的良率较低的技术问题，该制作方法包括：提供基底，基底的有源区包括第一接触区和第二接触区；在基底上形成多条间隔设置的位线，每条位线连接至少一个第一接触区；位线包括依次堆叠设置的第一导电层、第一保护层和阻挡层；在位线上形成第一隔离层，相邻的两个第一隔离层之间形成第一沟槽；沿第一沟槽刻蚀其槽底，形成露出第二接触区的第二沟槽；在第二沟槽中形成多个导线和多个第二隔离层，导线的顶面与第二隔离层的顶面位于第一沟槽内，导线与第二隔离层沿第一方向交替设置。通过在第一导电层上方设置阻挡层，降低第一导电层暴露的风险，从而提高存储器的良率。
Description
技术领域
本发明涉及存储设备技术领域，尤其涉及一种存储器的制作方法及存储器。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，因其具有较高的存储密度以及较快的读写速度被广泛地应用在各种电子设备中。
相关技术中，动态随机存储器通常包括基底，基底包括有源区，基底上设置有间隔排布的位线以及包覆于位线外的隔离层。位线与有源区电连接，隔离层形成有延伸至有源区的导线孔，导线孔内填充导线，导线与有源区电连接。为了增大导线与有源区的接触面积，通常在位于导线孔中的基底的表面上形成接触凹槽。然而，在制作存储器的过程中，易暴露甚至损伤位线的第一导电层，使得位线与其他结构电连接，导致存储器的良率较低。
发明内容
鉴于上述问题，本发明实施例提供一种存储器的制作方法及存储器，用于提高存储器的良率。
为了实现上述目的，本发明实施例提供如下技术方案：
第一方面，本发明实施例提供一种存储器的制作方法，其包括：提供基底，所述基底包括多个间隔设置的有源区，所述有源区包括第一接触区和第二接触区；在所述基底上形成多条间隔设置的位线，每条所述位线连接至少一个所述第一接触区；所述位线包括依次堆叠设置的第一导电层、第一保护层和阻挡层，所述第一导电层位于所述基底上；在所述位线上形成第一隔离层，相邻的两个所述第一隔离层之间形成沿第一方向延伸的第一沟槽；沿所述第一沟槽刻蚀所述第一沟槽的槽底，形成第二沟槽，所述第二沟槽暴露出所述第二接触区；在所述第二沟槽中形成多个导线和多个第二隔离层，所述导线的顶面与所述第二隔离层的顶面位于所述第一沟槽内，所述导线与所述第二隔离层沿所述第一方向交替设置，且每个所述导线连接一个所述第二接触区。
本发明实施例提供的存储器的制作方法具有如下优点：
本发明实施例提供的存储器的制作方法中，先提供基底，基底包括多个间隔设置的有源区，有源区包括第一接触区和第二接触区。在基底上形成多条间隔设置的位线，每条位线连接至少一个第一接触区；其中，位线包括依次堆叠设置的第一导电层、第一保护层和阻挡层，第一导电层位于基底上；通过在第一导电层之上设置阻挡层，阻挡层不易去除，阻挡层可以降低第一导电层暴露的风险，从而避免位线与其他结构电连接，以提高存储器的良率。之后在位线上形成第一隔离层，相邻的两个第一隔离层之间形成沿第一方向延伸的第一沟槽。沿第一沟槽刻蚀第一沟槽的槽底，形成第二沟槽，第二沟槽暴露出第二接触区。在第二沟槽中形成多个导线和多个第二隔离层，导线的顶面与第二隔离层的顶面位于第一沟槽内，导线与第二隔离层沿第一方向交替设置，且每个导线连接一个第二接触区；其中，导线电连接电容接触垫，电容接触垫与电容器电连接，从而将电容器与位线电连接，通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
如上所述的存储器的制作方法中，所述导线与所述阻挡层的刻蚀速率选择比大于100。
如上所述的存储器的制作方法中，所述第一保护层的厚度为20nm～40nm，所述阻挡层的厚度为20nm～80nm。
如上所述的存储器的制作方法中，所述位线还包括设置在所述阻挡层上的第二保护层，所述第二保护层的厚度为20nm～80nm。
如上所述的存储器的制作方法中，所述第一导电层的材质包括多晶硅、氮化硅和钨，所述第一保护层的材质和所述第二保护层的材质包括氮化硅，所述阻挡层的材质包括氧化硅。
如上所述的存储器的制作方法中，所述导线的顶面的高度与所述第一导电层的顶面的高度的差为-15nm～30nm。
如上所述的存储器的制作方法中，在所述第二沟槽中形成多个导线和多个第二隔离层的步骤包括：在所述第一沟槽和所述第二沟槽内填充导电材料，形成第二导电层；去除部分所述第二导电层，以使所述第二导电层间断开，形成所述导线；在所述导线和所述第一隔离层围成的填充孔内形成第二隔离层。
如上所述的存储器的制作方法中，在所述第一沟槽和所述第二沟槽内填充导电材料，形成第二导电层的步骤之后，还包括：去除远离所述基底的部分所述第二导电层，以暴露部分所述第一沟槽；在所述第二导电层上形成中间层，所述中间层填充于所述第一沟槽内；去除部分所述中间层，保留所述第二导电层中用于形成所述导线的区域上的所述中间层。
如上所述的存储器的制作方法中，去除部分所述中间层的步骤包括：去除部分所述中间层和部分所述第一隔离层，形成沿第二方向延伸的第三沟槽，所述第三沟槽暴露出所述阻挡层。
如上所述的存储器的制作方法中，在所述导线和所述第一隔离层围成的填充孔内形成第二隔离层的步骤包括：在所述填充孔内和所述第三沟槽内沉积所述第二隔离层。
如上所述的存储器的制作方法中，去除部分所述中间层的步骤中，刻蚀气体包括氧气、氩气、四氟甲烷、全氟丁二烯、八氟环丁烷中的一种或者多种。
如上所述的存储器的制作方法中，在所述第二导电层上形成中间层的步骤包括：在所述第一沟槽内和所述第一隔离层上形成所述中间层，所述中间层填满所述第一沟槽；对所述中间层背离所述基底的表面进行平坦化处理，以暴露所述第一隔离层。
如上所述的存储器的制作方法中，去除部分所述第二导电层的步骤中，刻蚀气体包括氯气、氢溴酸、氦气、氩气、四氟甲烷、三氟化氮、三氟甲烷中的一种或者多种。
第二方面，本发明实施例还提供一种存储器，其包括：基底，所述基底包括多个间隔设置的有源区，所述有源区包括第一接触区和第二接触区；多条间隔排布的位线，每条所述位线连接至少一个所述第一接触区；所述位线包括依次堆叠设置的第一导电层、第一保护层和阻挡层，所述第一导电层位于所述基底上；覆盖所述位线和所述基底的隔离层，所述隔离层设有贯穿所述隔离层的导线孔，导线孔内设有延伸至所述基底且与所述第二接触区电连接的导线。
本发明实施例提供的存储器具有如下优点：
本发明实施例提供的存储器包括基底、设置在基底上且间隔排布的多条位线、覆盖位线和基底的隔离层，以及设置在隔离层并延伸至基底的导线。其中，基底包括多个间隔设置的有源区，有源区包括第一接触区和第二接触区，每条位线连接至少一个所述第一接触区。位线包括依次堆叠设置的第一导电层、第一保护层和阻挡层，第一导电层位于基底上，通过在第一导电层之上设置阻挡层，阻挡层不易去除，阻挡层可以降低第一导电层暴露的风险，从而避免位线与其他结构电连接，以提高存储器的良率。隔离层设有贯穿隔离层的导线孔，导线孔内设有延伸至基底且与第二接触区电连接的导线，导线还与电容接触垫电连接，电容接触垫与电容器电连接，从而将电容器与位线电连接，通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
如上所述的存储器中，所述第一保护层的厚度为20nm～40nm，所述阻挡层的厚度为20nm～80nm。
如上所述的存储器中，所述导线与所述阻挡层的刻蚀速率选择比大于100。
如上所述的存储器中，所述位线还包括设置在所述阻挡层上的第二保护层，所述第二保护层的厚度为20nm～80nm。
如上所述的存储器中，所述第一导电层的材质包括多晶硅、氮化硅和钨，所述第一保护层的材质和所述第二保护层的材质包括氮化硅，所述阻挡层的材质包括氧化硅。
如上所述的存储器中，所述导线的顶面的高度与所述第一导电层的顶面的高度的差为-15nm～30nm。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例中的存储器的结构示意图；
图2为图1的俯视图；
图3为本发明实施例中的存储器的制作方法的流程图；
图4为本发明实施例中的基底的俯视图；
图5为本发明实施例中的形成第一隔离层后的C处的剖视图；
图6为本发明实施例中的形成第一隔离层后的D处的剖视图；
图7为本发明实施例中的形成第二沟槽后的C处的剖视图；
图8为本发明实施例中的形成第二沟槽后的D处的剖视图；
图9为本发明实施例中的在第二沟槽中形成多个导线和多个第二隔离层的流程图；
图10为本发明实施例中的形成第二导电层后的C处的剖视图；
图11为本发明实施例中的形成第二导电层后的D处的剖视图；
图12为本发明实施例中的去除部分第二导电层后的C处的剖视图；
图13为本发明实施例中的去除部分第二导电层后的D处的剖视图；
图14为本发明实施例中的形成中间层后的C处的剖视图；
图15为本发明实施例中的形成中间层后的D处的剖视图；
图16为本发明实施例中的对中间层进行平坦化处理后的C处的剖视图；
图17为本发明实施例中的对中间层进行平坦化处理后的D处的剖视图；
图18为本发明实施例中的去除部分中间层后的C处的剖视图；
图19为本发明实施例中的去除部分中间层后的D处的剖视图；
图20为本发明实施例中的形成导线后的C处的剖视图；
图21为本发明实施例中的形成导线后的D处的剖视图；
图22为本发明实施例中的形成第二隔离层后的C处的剖视图；
图23为本发明实施例中的形成第二隔离层后的D处的剖视图；
图24为本发明实施例中的去除剩余的中间层后的C处的剖视图；
图25为本发明实施例中的去除剩余的中间层后的D处的剖视图；
图26为本发明实施例中的形成电容接触垫后的D处的剖视图。
附图标记说明：
100-基底； 110-有源区；
111-第一接触区； 112-第二接触区；
120-浅槽隔离结构； 130-第二沟槽；
140-字线； 200-位线；
210-第一导电层； 220-第一保护层；
230-阻挡层； 240-第二保护层；
300-第一隔离层； 310-第一沟槽；
320-氧化物层； 400-第二导电层；
410-导线； 500-中间层；
510-第三沟槽； 600-填充孔；
700-第二隔离层； 800-第三隔离层；
900-电容接触垫。
具体实施方式
相关技术中，制作存储器时，通常先在基底上形成多条位线和覆盖各位线的第一隔离层；其中，基底包括多个间隔设置的有源区，有源区包括第一接触区和第二接触区，每条位线连接至少一个第一接触区，相邻两条位线之间的第一隔离层形成第一沟槽；在第一沟槽中沉积中间层，中间层填满第一沟槽；刻蚀中间层形成第一通孔，保留的中间层形成多个间隔设置的柱状结构，且每个柱状结构对应一个第二接触区；在第一通孔中沉积第二隔离层；去除剩余的中间层，形成第二通孔；沿第二通孔刻蚀基底，形成接触凹槽，接触凹槽暴露出第二接触区；在接触凹槽和第二通孔中填充导电材料，形成导线。
在上述制作过程中，沿第二通孔刻蚀基底时，易将位线外的第一隔离层刻穿，导致导线与位线导通，进而导致存储器失效，存储器的良率较低。此外，中间层分两次刻蚀去除，去除过程复杂，中间层残留也会导致存储器的良率较低。
为此，可以改变存储器的制作过程，即先沿第一隔离层形成的第一沟槽刻蚀第一沟槽的槽底，形成第二沟槽；在第一沟槽和第二沟槽中形成第二导电层；再对第二导电层进行刻蚀，使得第二导电层断开，形成导线。然而，在上述过程中，刻蚀第二导电层时，也会去除部分第一隔离层，使得第一隔离层中的位线易暴露甚至损伤，导致存储器的良率较低。
为了防止在制作存储器的过程中，暴露甚至损伤位线的第一导电层，本发明实施例提供一种存储器的制作方法，其包括：提供基底，基底包括多个间隔设置的有源区，有源区包括第一接触区和第二接触区；在基底上形成多条间隔设置的位线，每条位线连接至少一个第一接触区，位线包括依次堆叠设置的第一导电层、第一保护层和阻挡层，第一导电层位于基底上；在位线上形成第一隔离层，相邻的两个第一隔离层之间形成沿第一方向延伸的第一沟槽；沿第一沟槽刻蚀第一沟槽的槽底，形成第二沟槽，第二沟槽暴露出第二接触区；在第二沟槽中形成多个导线和多个第二隔离层，导线的顶面与第二隔离层的顶面位于第一沟槽内，导线与第二隔离层沿第一方向交替设置，且每个导线连接一个第二接触区。通过在第一导电层之上设置阻挡层，阻挡层不易去除，阻挡层可以降低第一导电层暴露的风险，从而避免位线与其他结构电连接，以提高存储器的良率。
为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。
实施例一
参照图1至图4，图1为本发明实施例中的存储器的结构示意图，图2为图1的俯视图，图3为本发明实施例中的存储器的制作方法的流程图，图4为本发明实施例中的基底的俯视图。
图1所示的存储器中具有C、D两处截面，C处截面为存储器的沟道中心面，即C处截面垂直于位线200的延伸方向且过字线；D处截面垂直于位线200的延伸方向且过有源区110。参照图3，本发明实施例中的存储器的制作方法包括以下步骤：
步骤S101、提供基底，基底包括多个间隔设置的有源区，有源区包括第一接触区和第二接触区。
参照图4，图4为本发明实施例中的基底100的俯视图。如图4所示，基底100中设置有源区110，有源区110为图4中虚线所示，即有源区110未暴露于基底100的表面。示例性的，基底100还包括覆盖在多个有源区110上的绝缘层，例如氧化硅层，以对有源区110进行隔离。
有源区110的数量可以设置有多个，多个有源区110间隔设置，例如多个有源区110呈阵列排布。在一种可能的示例中，多个有源区110之间设置浅槽隔离(Shallow TrenchIsolation，简称STI)结构120，浅槽隔离结构120中填充有氧化硅(SiO2)。通过浅槽隔离结构120将多个有源区110之间隔离。
继续参照图4，有源区110可以包括第一接触区111和第二接触区112。示例性的，第一接触区111和第二接触区112可以相邻接，第一接触区111连接位线200，第二接触区112连接电容器，以使位线200能够读取电容器中的数据信息，或者将数据信息写入到电容器中，从而使得存储器可以正常工作。
在一种可能的示例中，第一接触区111位于有源区110的中心，第二接触区112位于有源区110的两端，即第二接触区112位于第一接触区111的两侧，其中，有源区110的材质可以包括硅(Si)。当然，有源区110的材质不是限定的，例如，有源区110的材质还可以为锗(Ge)，绝缘体上硅(Silicon on Insulator，简称SOI)等。需要说明的是，基底100中还设置有字线，字线可以为埋入式字线。
步骤S102、在基底上形成多条间隔设置的位线，每条位线连接至少一个第一接触区；位线包括依次堆叠设置的第一导电层、第一保护层和阻挡层，第一导电层位于基底上。
参照图5和图6，图5为本发明实施例中的形成第一隔离层后的C处的剖视图；图6为本发明实施例中的形成第一隔离层后的D处的剖视图。可以理解的是，形成第一隔离层后，以垂直于位线200的延伸方向且过字线140的平面为截面，得到图5所示的剖视图，以垂直于位线200的延伸方向且过有源区110的平面为截面，得到图6所示的剖视图，以下各实施例中的C处的剖视图与D处的剖视图的含义参照上文，不再赘述。
如图5和图6所示，基底100上形成多条间隔设置的位线200，每条位线200连接至少一个第一接触区111。多个位线200之间平行，各位线200沿第一方向延伸，每条位线200连接同一列的多个第一接触区111，即同一列的多个第一接触区111连接一条位线200。
位线200在基底100上的正投影与有源区110在基底100上的正投影之间具有一定角度。以图2中所示方位，位线200竖直设置，有源区110倾斜设置，多个有源区110之间相互平行。
需要说明的是，图5和图6所示的基底100上还设置有第三隔离层800，进一步对有源区110进行隔离和保护。例如，第三隔离层800的材质为氮化硅。在第三隔离层800和基底100中形成位线接触区，位线接触区暴露出第一接触区111。位线200形成在位线接触区中，位线200与第一接触区111接触，以使位线200与第一接触区111之间电连接。
继续参照图5和图6，位线200包括依次堆叠设置的第一导电层210、第一保护层220和阻挡层230，第一导电层210位于基底100上，且与第一接触区111电连接。
第一导电层210的材质包括多晶硅、氮化钛和钨。示例性的，第一导电层210可以为叠层结构，例如，如图5和图6所示，第一导电层210包括：设置在基底100上的多晶硅(polycrystalline silicon)层、设置在多晶硅层上的氮化钛(TiN)层，以及设置在氮化钛层上的钨(W)层。
继续参照图5和图6，第一保护层220对第一导电层210进行隔离与保护，第一保护层220的厚度可以为20nm～40nm，第一保护层220的材质包括氮化硅(Si3N4)。如图5和图6所示方位，第一保护层220的厚度为沿竖直方向的距离，即沿背离基底100的方向的高度。
阻挡层230的厚度为20nm～80nm，阻挡层230的材质包括氧化硅。后续形成的导线410与阻挡层230的刻蚀速率选择比大于100，以使在刻蚀第二导电层400形成导线410过程中，阻挡层230刻蚀较少，从而不易刻蚀到第一导电层210，进而减少了第一导电层210暴露的风险，提高存储器的良率。
继续参照图5和图6，位线200还可以包括第二保护层240，第二保护层240设置在阻挡层230上。第二保护层240的厚度为20nm～80nm，第二保护层240的材质包括氮化硅。
在一种可能的示例中，在基底100上依次沉积第一预设导电层、第一预设保护层、预设阻挡层和第二预设保护层；之后去除部分第一预设导电层、部分第一预设保护层、部分预设阻挡层和部分第二预设保护层，以暴露出基底100。
可以理解的是，保留的第一预设导电层形成第一导电层210，保留的第一预设保护层形成第一保护层220，保留的预设阻挡层形成阻挡层230，保留的第二预设保护层形成第二保护层240。当然，位线200的形成并不是限定的，也可以通过逐层沉积形成。例如，在第一导电层210上依次沉积第一保护层220、阻挡层230和第二保护层240。
步骤S103、在位线上形成第一隔离层，相邻的两个第一隔离层之间形成沿第一方向延伸的第一沟槽。
继续参照图5和图6，形成位线200后，在位线200上形成第一隔离层300，第一隔离层300覆盖位线200。如图5和图6所示，位线200的上表面和侧面上形成有第一隔离层300，第一隔离层300的材质可以为绝缘材质，例如氮化硅。
相邻的两个第一隔离层300之间形成第一沟槽310，即第一沟槽310的两个侧壁均为第一隔离层300。如图5和图6所示，第一沟槽310沿第一方向延伸，可以理解的是，第一沟槽310的延伸方向与位线200的延伸方向相同。
第一隔离层300中还可以设置有多个氧化物层320，例如氧化硅，如图5和图6所示。每条位线200的两侧分别设置有一个氧化物层320。氧化物层320沿第一方向延伸，即氧化物层320的延伸方向与位线200的延伸方向相同。可以理解的是，沿位线200至第一沟槽310的方向，位线200外依次形成有氮化物-氧化物-氮化物(英文全称Nitride-Oxide-Nitride，简称为NON)。
步骤S104、沿第一沟槽刻蚀第一沟槽的槽底，形成第二沟槽，第二沟槽暴露出第二接触区。
参照图7和图8，沿第一沟槽310刻蚀第一沟槽310的槽底，形成第二沟槽130，第二沟槽130易于形成。第二沟槽130的槽底如图8所示的位于基底100中，第二沟槽130暴露出第二接触区112。
在一种可能的示例中，第一隔离层300还覆盖基底100，即在位线200和基底100上沉积形成第一隔离层300。沿第一沟槽310刻蚀第一沟槽310的槽底时，刻蚀第一隔离层300和基底100，所形成的第二沟槽130的槽底位于基底100中。
可以理解的是，在一些可能的示例中，沿第一沟槽310刻蚀第一隔离层300和基底100时，还会去除远离基底100的部分第一隔离层300，使得氧化物层320暴露于第一隔离层300的表面，氧化物层320暴露于第一隔离层300的顶面。
步骤S105、在第二沟槽中形成多个导线和多个第二隔离层，导线的顶面与第二隔离层的顶面位于第一沟槽内，导线与第二隔离层沿第一方向交替设置，且每个导线连接一个第二接触区。
每个第二沟槽130中设置有多个导线410和多个第二隔离层700，如图1和图2所示，导线410与第二隔离层700沿第一方向交替设置，且每个导线410连接一个第二接触区112。通过第一隔离层300和第二隔离层700将之间隔开，以防止导线410之间互连。多个导线410可以在存储器中阵列排布，例如，如图1和图2所示，多个导线410呈方阵排布。
导线410的顶面与第二隔离层700的顶面位于第一沟槽310内，导线410的顶面与第二隔离层700的顶面可以不平齐。如图1所示，示例性的，第二隔离层700的顶面与第一隔离层300的顶面齐平，导线410的顶面低于第一隔离层300的顶面，以便于在导线410上形成电容接触垫。第二隔离层700的材质可以与第二隔离层700的材质相同。
导线410的顶面可以高于第一导电层210的顶面，也可以低于第一导电层210的顶面。即导线410的顶面可以位于第一导电层210远离基底100的一侧，也可以位于第一导电层210靠近基底100的一侧。
在一种可能的示例中，导线410的顶面的高度与第一导电层210的顶面的高度的差为-15nm～30nm。其中，导线410的顶面的高度是指导线410的顶面与基底100的顶面之间的距离，第一导电层210的顶面的高度是指第一导电层210的顶面与基底100的顶面之间的距离，导线410的顶面的高度与第一导电层210的顶面的高度的差是指导线410的顶面的高度减去第一导电层210的顶面的高度所得的数值。
可以理解的是，导线410的顶面的高度与第一导电层210的顶面的高度的差为负值，其表明，导线410的顶面位于第一导电层210靠近基底100的一侧；导线410的顶面的高度与第一导电层210的顶面的高度的差为正值，其表明，如图1所示，导线410的顶面位于第一导电层210远离基底100的一侧。
本发明实施例提供的存储器的制作方法中，先提供基底100，基底100包括多个间隔设置的有源区110，有源区110包括第一接触区111和第二接触区112。在基底100上形成多条间隔设置的位线200，每条位线200连接至少一个第一接触区111；其中，位线200包括依次堆叠设置的第一导电层210、第一保护层220和阻挡层230，第一导电层210位于基底100上；通过在第一导电层210之上设置阻挡层230，阻挡层230不易去除，阻挡层230可以降低第一导电层210暴露的风险，从而避免位线200与其他结构电连接，以提高存储器的良率。之后在位线200上形成第一隔离层300，相邻的两个第一隔离层300之间形成沿第一方向延伸的第一沟槽310。沿第一沟槽310刻蚀第一沟槽310的槽底，形成第二沟槽130，第二沟槽130暴露出第二接触区112。在第二沟槽130中形成多个导线410和多个第二隔离层700，导线410的顶面与第二隔离层700的顶面位于第一沟槽310内，导线410与第二隔离层700沿第一方向交替设置，且每个导线410连接一个第二接触区112；其中，导线410还电连接电容接触垫，电容接触垫与电容器电连接，从而将电容器与位线200电连接，通过位线200能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
参照图9，在第二沟槽中形成多个导线和多个第二隔离层的步骤可以包括：
步骤S1051、在第一沟槽和第二沟槽内填充导电材料，形成第二导电层。
参照图10和图11，在第一沟槽310和第二沟槽130内沉积导电材料，形成第二导电层400。例如，通过化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(Atomic Layer Deposition，简称ALD)等在第一沟槽310和第二沟槽130内形成第二导电层400。
如图10和图11所示，第二导电层400填充于第一沟槽310和第二沟槽130内，且覆盖第一隔离层300背离基底100的表面。导电材料可以为多晶硅，即第二导电层400的材质可以为多晶硅。
形成第二导电层400时，第一沟槽310和第二沟槽130的填充空间较大，填充难度较低，填充质量较好，减少了第二导电层400因填充不均匀而产生空洞(void)和/或缝隙(seam)，提高了第二导电层400的形成质量，进而提高了存储器的良率。
需要说明的是，在形成第二导电层400之后，存储器的制作方法还可以包括以下步骤：
去除远离基底100的部分第二导电层400，以暴露部分第一沟槽310。参照图12和图13，刻蚀去除位于第一隔离层300上的第二导电层400，并刻蚀去除位于第一沟槽310中的部分第二导电层400，如图12和13所示，刻蚀去除第二导电层400远离基底100的部分区域。
可以理解的是，形成第二导电层400后，对第二导电层400进行回刻，以暴露第一沟槽310的上部分。如图12和图13所示，去除部分第二导电层400后，第一沟槽310的侧壁暴露出来，即第一隔离层300的部分侧面暴露出来。
去除远离基底100的部分第二导电层400之后，在第二导电层400上形成中间层500，中间层500填充于第一沟槽310内。参照图14至图17，在暴露的部分第一沟槽310内沉积中间层500，中间层500位于第二导电层400之上。即第一沟槽310的下部分填充第二导电层400，第一沟槽310的上部分填充中间层500。
如此设置，减少了第二导电层400的高度，从而在后续刻蚀第二导电层400时减少了第二导电层400的刻蚀深度，一方面减少了刻蚀第二导电层400时的副产品，提高导线410的形成质量，另一方面可以减少甚至阻止第二导电层400的扩散，以提高存储器的良率。
在一些可能的示例中，中间层500可以为旋涂绝缘介质(Spin on Dielectrics，简称SOD)，通过旋涂液态的绝缘介质后，进行高温处理，以使液态的绝缘介质固化，形成中间层500。中间层500的材质可以为氧化物，例如为氧化硅。
具体的，中间层500可以通过下述过程形成：在第一沟槽310内和第一隔离层300上形成中间层500，中间层500填满第一沟槽310。如图14和图15所示，中间层500覆盖第一隔离层300和第二导电层400。再对中间层500背离基底100的表面进行平坦化处理，以暴露第一隔离层300。如图16和图17所示，对中间层500的上表面进行平坦化处理。
通过平坦化处理，第一隔离层300的上表面暴露出来，即第一隔离层300与中间层500平齐。中间层500可以通过机械化学研磨(Chemical Mechanical Polishing简称CMP)进行平坦化处理，以获得较为平整的中间层500。当然，平坦化处理的方式并不是限定的，例如，还可以通过多层光刻胶工艺进行平坦化处理。
在第二导电层400上形成中间层500之后，去除部分中间层500，保留第二导电层400中用于形成导线410的区域上的中间层500。参照图18和图19，刻蚀部分中间层500时，保留的中间层500覆盖于后续用于形成导线410的第二导电层400上。可以理解的是，保留的中间层500的下方的第二导电层400形成导线410。
需要说明的是，刻蚀部分中间层500时，沿图18和图19所示的竖直方向，中间层500的下方为第二导电层400，第二导电层400可以作为中间层500的刻蚀停止层，使得第二导电层400可以形成自对准结构。
示例性的，中间层500可以通过电容耦合等离子(Capacitively Coupled Plasma，简称CCP)刻蚀工艺去除部分，以使得保留的中间层500的侧面较为竖直。
具体的，刻蚀部分中间层500时，刻蚀气体包括氧气(O2)、氩气(Ar)、四氟甲烷(CF4)、全氟丁二烯(C4F6)、八氟环丁烷(C4F8)中的一种或者多种。可以理解的是，在后续刻蚀去除剩余的中间层500时，也可以采用上述刻蚀气体。
需要说明的是，去除部分中间层500时，去除部分中间层500和部分第一隔离层300，形成沿第二方向延伸的第三沟槽510，第三沟槽510如图18中虚线所示区域，第三沟槽510暴露出阻挡层230。其中，第二方向可以与第一方向垂直，即第二方向与位线200的延伸方向相垂直。
可以理解的是，第三沟槽510的部分侧壁为第一隔离层300，第三沟槽510的部分侧壁为中间层500，且中间层500和第一隔离层300沿第二方向交替设置。第三沟槽510的部分槽底为阻挡层230，第三沟槽510的部分槽底为中间层500，且阻挡层230和中间层500沿第二方向交替设置。
再去除位于第三沟槽的槽底的阻挡层230，以暴露第二导电层400，如图18和图19所示，部分第二导电层400暴露，部分第二导电层400位于中间层500下，未暴露。在去除部分中间层500的过程中，位线200也可能会被刻蚀，如图18和图19所示，位线200中的第二保护层240也被去除部分。
步骤S1052、去除部分第二导电层，以使第二导电层间断开，形成导线。
参照图20和图21，刻蚀第二导电层400，以去除部分第二导电层400，保留的第二导电层400与第一隔离层300围设成多个填充孔600，多个填充孔600可以通过一次刻蚀形成。
多个填充孔600将第二导电层400分隔成多个导线410，即保留的第二导电层400形成多个间隔设置的导线410，每个导线410电连接一个第二接触区112。示例性的，一个有源区110可以连接两个导线410，一个有源区110也可以只连接一个导线410。
在一种可能的示例中，如图20和图21所示，第二导电层400上设置有中间层500，刻蚀背离基底100的部分中间层500和部分第一隔离层300，形成第三沟槽；再刻蚀位于第三沟槽的槽底的中间层500，暴露部分第二导电层400；继续刻蚀暴露的第二导电层400，直至暴露基底100的第二接触区112。
去除部分第二导电层400时，保留的中间层500可以作为第二导电层400的掩膜，刻蚀未被中间层500覆盖的部分第二导电层400，无需额外设置掩膜板，减少了制作步骤。
示例性的，刻蚀第二导电层400时，刻蚀气体可以包括氯气(Cl2)、氢溴酸(HBr)、氦气(He)、氩气(Ar)、四氟甲烷(CF4)、三氟化氮(NF3)、三氟甲烷(CHF3)中的一种或者多种。刻蚀第二导电层400的刻蚀停止层可以为第三隔离层800。
可以理解的是，由于第二导电层400与阻挡层230的刻蚀速率选择比较大，在刻蚀第二导电层400时，第二保护层240刻蚀掉后，阻挡层230不易被刻蚀，从而使得阻挡层230保留至少部分，以保护阻挡层230下的第一导电层210，防止第一导电层210暴露。示例性的，第二导电层400的材质为多晶硅，阻挡层230的材质为氧化硅。
步骤S1053、在导线和第一隔离层围成的填充孔内形成第二隔离层。
参照图22和图23，第二隔离层700可以通过沉积工艺形成，第二隔离层700的材质可以为绝缘材质，例如氮化硅，以与第一隔离层300共同对导线410进行电气隔离。可以理解的是，各导线410之间由第一隔离层300和第二隔离层700隔开，以防止相邻的两个导线410导通，从而保证存储器正常工作。
如图22和图23所示，在导线410和第一隔离层300围成的填充孔600内形成第二隔离层700的步骤包括：在填充孔600内和第三沟槽内沉积第二隔离层700。
参照图24和图25，形成第二隔离层700后，去除剩余的中间层500，以使导线410暴露。如图24和图25所示，第二隔离层700的顶面与第一隔离层300的顶面平齐，且高于导线410的顶面。即导线410相对第一隔离层300和第二隔离层700向基底100凹陷。
形成第二隔离层700后，无需再对第一隔离层300和第二隔离层700之间的围设成的区域进行刻蚀，减少了刻蚀损伤第一隔离层300的风险，从而减少第一导电层210暴露的风险，提高了存储器的良率。
需要说明的是，暴露出导线410后，再在导线410上形成电容接触垫900，如图26所示，电容接触垫900设置有多个，多个电容接触垫900与多个导线410一一对应且相对应的电容接触垫900与导线410电连接。
实施例二
参照图1至图3，本发明实施例还提供一种存储器，包括：基底100、设置在基底100上且间隔设置的多条位线200，以及覆盖位线200隔离层。其中，如图1所示，基底100包括多个间隔设置的有源区110，例如多个有源区110呈阵列排布。
如图1至3所示，多个有源区110之间设置浅槽隔离结构120，浅槽隔离结构120中设置有氧化硅，以使多个有源区110之间隔离。有源区110的材质可以包括硅。
如图1至图3所示，有源区110包括第一接触区111和第二接触区112。示例性的，第一接触区111和第二接触区112邻接，第一接触区111位于有源区110的中心，第二接触区112位于有源区110的两端，即第二接触区112位于第一接触区111的两侧。第一接触区111用于连接位线200，第二接触区112用于连接电容器。
一条位线200穿过数个有源区110的第一接触区111。如图2所示，一条位线200穿过位于同一列的多个有源区110，且位于有源区110的第一接触区111上。位线200可以包括依次堆叠设置的第一导电层210、第一保护层220和阻挡层230，其中，第一导电层210位于基底100上。可以理解的是，第一保护层220设置在第一导电层210上，阻挡层230设置在第一保护层220上。
第一导电层210用于与有源区110电连接，第一导电层210可以为叠层结构，例如，第一导电层210包括设置在基底100上的多晶硅层、设置在多晶硅层上的氮化硅层，以及设置在氮化硅层上的钨层。即钨层设置在远离基底100的一端。
第一保护层220对第一导电层210进行隔离与保护，第一保护层220的厚度可以为20nm～40nm，第一保护层220的材质可以为绝缘材质，例如，第一保护层220的材质为氮化硅。其中，第一保护层220的厚度是指第一保护层220沿背离基底100的方向的高度。
阻挡层230的厚度为20nm～80nm，阻挡层230的材质与后续形成的导线410的材质相关，导线410与阻挡层230的刻蚀速率选择比较大，以使刻蚀第二导电层400形成导线410的过程中，阻挡层230刻蚀较少，从而不易刻蚀到第一导电层210，减少了第一导电层210暴露的风险，提高存储器的良率。示例性的，导线410与阻挡层230的刻蚀速率选择比大于100，导线410的材质为多晶硅，阻挡层230的材质为氧化硅。
继续参照图1至图3，位线200还可以包括第二保护层240，第二保护层240设置在阻挡层230上。第二保护层240的厚度为20nm～80nm，第二保护层240的材质可以与第一隔离层300的材质相同，例如，第二保护层240的材质为氮化硅。
如图1至图3所示，隔离层覆盖在位线200与基底100上，隔离层通常为绝缘材质，以对位线200进一步进行保护与隔离。隔离层设置有贯穿隔离层的导线孔，以容纳导线410。其中，导线410的顶面可以低于隔离层的顶面，即导线410没有填满导线孔。如图1所示，导线410相对隔离层向下凹陷，以便于在导线410上形成其他间隔设置的结构，例如电容接触垫。
隔离层中还可以设置有多个氧化物层320，例如氧化硅，每个位线200的两侧设置有一个氧化物层320。氧化物层320沿第一方向延伸，即氧化物层320的延伸方向与位线200的延伸方向相同。
在一种可能的示例中，导线410的顶面的高度与第一导电层210的顶面的高度的差为-15nm～30nm。如图1所示，导线410的顶面的高度是指导线410的顶面与基底100的顶面之间的距离，第一导电层210的顶面的高度是指第一导电层210的顶面与基底100的顶面之间的距离，导线410的顶面的高度与第一导电层210的顶面的高度的差是指导线410的顶面的高度减去第一导电层210的顶面的高度所得的数值。
导线410可以延伸至基底100中，并与部分有源区110接触，例如与有源区110中的第二接触区112相接触。导线孔与位线200之间具有隔离层，从而使得导线410与位线200之间不直接导通。可以理解的是，基底100的顶面形成有与导线孔相对且连通的接触凹槽，导线410填充于接触凹槽和导线孔中。
本发明实施例提供的存储器包括基底100、设置在基底100上且间隔排布的多条位线200、覆盖位线200和基底100的隔离层，以及设置在隔离层并延伸至基底100的导线410。其中，基底100包括多个间隔设置的有源区110，有源区110包括第一接触区111和第二接触区112，每条位线200连接至少一个第一接触区111。位线200包括依次堆叠设置的第一导电层210、第一保护层220和阻挡层230，第一导电层210位于基底100上，通过在第一导电层210之上设置阻挡层230，阻挡层230不易去除，阻挡层230可以降低第一导电层210暴露的风险，从而避免位线200与其他结构电连接，以提高存储器的良率。隔离层设有贯穿隔离层的导线孔，导线孔内设有延伸至基底100且与第二接触区112电连接的导线410，导线410还与电容接触垫电连接，电容接触垫与电容器电连接，从而将电容器与位线200电连接，通过位线200能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (11)
1.一种存储器的制作方法，其特征在于，包括：
提供基底，所述基底包括多个间隔设置的有源区，所述有源区包括第一接触区和第二接触区；
在所述基底上形成多条间隔设置的位线，每条所述位线连接至少一个所述第一接触区；所述位线包括依次堆叠设置的第一导电层、第一保护层和阻挡层，所述第一导电层位于所述基底上；
在所述位线上形成第一隔离层，相邻的两个所述第一隔离层之间形成沿第一方向延伸的第一沟槽；
沿所述第一沟槽刻蚀所述第一沟槽的槽底，形成第二沟槽，所述第二沟槽暴露出所述第二接触区；
在所述第二沟槽中形成多个导线和多个第二隔离层，所述导线的顶面与所述第二隔离层的顶面位于所述第一沟槽内，所述导线与所述第二隔离层沿所述第一方向交替设置，且每个所述导线连接一个所述第二接触区；
其中，在所述第二沟槽中形成多个导线和多个第二隔离层的步骤包括：
在所述第一沟槽和所述第二沟槽内填充导电材料，形成第二导电层；
去除部分所述第二导电层，以使所述第二导电层间断开，形成所述导线；
在所述导线和所述第一隔离层围成的填充孔内形成第二隔离层；
其中，在所述第一沟槽和所述第二沟槽内填充导电材料，形成第二导电层的步骤之后，还包括：
去除远离所述基底的部分所述第二导电层，以暴露部分所述第一沟槽；
在所述第二导电层上形成中间层，所述中间层填充于所述第一沟槽内；
去除部分所述中间层，保留所述第二导电层中用于形成所述导线的区域上的所述中间层。
2.根据权利要求1所述的存储器的制作方法，其特征在于，所述导线与所述阻挡层的刻蚀速率选择比大于100。
3.根据权利要求1所述的存储器的制作方法，其特征在于，所述第一保护层的厚度为20nm~40nm，所述阻挡层的厚度为20nm~80nm。
4.根据权利要求1所述的存储器的制作方法，其特征在于，所述位线还包括设置在所述阻挡层上的第二保护层，所述第二保护层的厚度为20nm~80nm。
5.根据权利要求4所述的存储器的制作方法，其特征在于，所述第一导电层的材质包括多晶硅、氮化硅和钨，所述第一保护层的材质和所述第二保护层的材质包括氮化硅，所述阻挡层的材质包括氧化硅。
6.根据权利要求1所述的存储器的制作方法，其特征在于，所述导线的顶面的高度与所述第一导电层的顶面的高度的差为-15nm~30nm。
7.根据权利要求1所述的存储器的制作方法，其特征在于，去除部分所述中间层的步骤包括：
去除部分所述中间层和部分所述第一隔离层，形成沿第二方向延伸的第三沟槽，所述第三沟槽暴露出所述阻挡层。
8.根据权利要求7所述的存储器的制作方法，其特征在于，在所述导线和所述第一隔离层围成的填充孔内形成第二隔离层的步骤包括：
在所述填充孔内和所述第三沟槽内沉积所述第二隔离层。
9.根据权利要求1所述的存储器的制作方法，其特征在于，去除部分所述中间层的步骤中，刻蚀气体包括氧气、氩气、四氟甲烷、全氟丁二烯、八氟环丁烷中的一种或者多种。
10.根据权利要求1所述的存储器的制作方法，其特征在于，在所述第二导电层上形成中间层的步骤包括：
在所述第一沟槽内和所述第一隔离层上形成所述中间层，所述中间层填满所述第一沟槽；
对所述中间层背离所述基底的表面进行平坦化处理，以暴露所述第一隔离层。
11.根据权利要求1所述的存储器的制作方法，其特征在于，去除部分所述第二导电层的步骤中，刻蚀气体包括氯气、氢溴酸、氦气、氩气、四氟甲烷、三氟化氮、三氟甲烷中的一种或者多种。
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