CN115101595A - 高电子迁移率晶体管及其制备方法、半导体器件 - Google Patents
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Abstract
本发明提供了一种高电子迁移率晶体管及其制备方法、半导体器件。该晶体管中将P型掺杂层设置在第一源/漏极和二维电子气之间，并利用栅极控制该P型掺杂层反型而形成N型导电沟道，使得沟道层内的二维电子气和P型掺杂层内反型形成的N型导电沟道相互连接。即，本发明提供的HEMT器件中，是利用栅极控制P型掺杂层的反型状况，实现HEMT器件的开启或关断，其对应的控制电压可以更为灵活的调整，有利于提高HEMT器件的阈值电压，例如可使HEMT器件的阈值电压达到3V以上。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种高电子迁移率晶体管及其制备方法、半导体器件。
背景技术
高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)是基于异质结中的二维电子气的高迁移率特性的场效应晶体管，其在低温、低电场下具备较高的电子迁移率，可实现高速低噪音工作。
图1为现有技术中的一种高电子迁移率晶体管的结构示意图，如图1所示，该HEMT器件包括：衬底10、依次形成在衬底10上的沟道层20和势垒层30、以及源极50S、漏极50D和栅极50G。其中，在所述沟道层20靠近所述势垒层30的界面处将形成二维电子气2DEG(2-Dimensional Electron Gas)；源极50S和漏极50D连接沟道层20，从而电连接所述二维电子气2DEG；以及，所述栅极50G设置在所述源极50S和所述漏极50D之间用于耗尽其下方的沟道层20内的二维电子气2DEG，进而控制器件的导通或关断。
目前，为了实现高阈值电压的HEMT器件，一种改进方式是在栅极区上设置P型氮化镓层(P-GaN层)，并在P-GaN层上设置与其肖特基接触的栅极金属。然而，这种方式对于提高HEMT器件的阈值电压相当有限，例如仅能够使器件的阈值电压达到至1-2V。
发明内容
本发明的目的在于提供一种高电子迁移率晶体管，以提高HEMT器件的阈值电压。
为此，本发明提供的一种高电子迁移率晶体管，包括：依次形成在一衬底上沟道层和势垒层，所述沟道层的至少部分区域用于产生二维电子气；形成在所述沟道层上的第一源/漏极和第二源/漏极；位于所述第一源/漏极和所述第二源/漏极之间的栅极。以及，所述高电子迁移率晶体管还包括：P型掺杂层，所述P型掺杂层至少设置在所述二维电子气和所述第一源/漏极之间，所述栅极覆盖所述P型掺杂层用于控制所述P型掺杂层反型形成N型导电沟道。
可选的，所述P型掺杂层形成在所述沟道层的上方，所述第一源/漏极形成在所述P型掺杂层的上方，所述栅极覆盖所述P型掺杂层的侧壁。
可选的，所述高电子迁移率晶体管还包括：第一N型掺杂层和第二N型掺杂层，所述第一N型掺杂层、所述P型掺杂层和所述第二N型掺杂层依次堆叠设置在所述沟道层上，所述第一源/漏极设置在所述第二N型掺杂层的顶表面上。
可选的，所述P型掺杂层形成在所述沟道层内，所述二维电子气和所述第一源/漏极分别位于所述P型掺杂层的相对两侧，所述栅极覆盖所述P型掺杂层的顶表面。
可选的，所述高电子迁移率晶体管还包括：第一N型掺杂层和第二N型掺杂层，所述第一N型掺杂层、所述P型掺杂层和所述第二N型掺杂层沿着所述二维电子气的延伸方向依次排布，所述第一源/漏极设置在所述第二N型掺杂层的顶表面上。
可选的，在所述栅极和所述P型掺杂层之间还设置有栅极介质层，所述栅极介质层覆盖所述P型掺杂层并延伸覆盖所述势垒层的顶表面。
可选的，在所述P型掺杂层沿着N型导电沟道的方向的两侧分别设置有第一N型掺杂层和第二N型掺杂层，所述栅极覆盖所述P型掺杂层并延伸覆盖至少部分所述第一N型掺杂层和至少部分所述第二N型掺杂层。
本发明还提供了一种高电子迁移率晶体管的制备方法，包括：在一衬底上依次形成沟道层和势垒层，所述沟道层的至少部分区域用于产生二维电子气；刻蚀所述势垒层以形成开口，所述开口暴露出所述沟道层；形成P型掺杂层在所述开口的区域内；以及，形成第一源/漏极、第二源/漏极和位于所述第一源/漏极和所述第二源/漏极之间的栅极，所述第一源/漏极设置在所述P型掺杂层远离所述二维电子气的一侧，所述栅极覆盖所述P型掺杂层用于控制所述P型掺杂层反型形成N型导电沟道。
可选的，形成所述P型掺杂层的方法包括：外延生长P型材料层，所述P型材料层覆盖所述势垒层和所述沟道层暴露于所述开口的部分；以及，执行刻蚀工艺，去除所述P型材料层位于开口区域之外的部分，以在开口区域内的沟道层表面上形成所述P型掺杂层。
可选的，所述制备方法还包括：在所述P型掺杂层的下方和上方分别形成第一N型掺杂层和第二N型掺杂层，所述第一N型掺杂层、所述P型掺杂层和所述第二N型掺杂层依次堆叠设置在所述沟道层暴露于所述开口的表面上。
可选的，所述第一源/漏极形成在所述第二N型掺杂层上，所述栅极覆盖所述P型掺杂层的侧壁。
可选的，形成所述P型掺杂层的方法包括：对所述沟道层暴露于所述开口的部分执行P型离子注入，以形成所述P型掺杂层。
可选的，所述制备方法还包括：对所述沟道层暴露于所述开口的部分执行N型离子注入，以形成第一N型掺杂层和第二N型掺杂层，所述第一N型掺杂层和所述第二N型掺杂层分别位于所述P型掺杂层的相对两侧。
可选的，所述第一源/漏极形成在所述第二N型掺杂层上，所述栅极覆盖所述P型掺杂层的顶表面。
本发明的另一目的在于提供一种半导体器件，包括如上所述的高电子迁移率晶体管。
可选的，所述半导体器件包括至少两个高电子迁移率晶体管，其中相邻的高电子迁移率晶体管共用第一源/漏极。
可选的，所述第一源/漏极设置在相邻的高电子迁移率晶体管之间并位于所述沟道层的上方，以及所述第一源/漏极和所述沟道层之间设置有P型掺杂层，在所述P型掺杂层两侧的侧壁上分别形成有栅极。
可选的，所述第一源/漏极设置在相邻的高电子迁移率晶体管之间，以及所述第一源/漏极的两侧分别设置有P型掺杂层，所述P型掺杂层设置在沟道层内，并在各个P型掺杂层的顶表面上形成有栅极。
在本发明提供的高电子迁移率晶体管中，通过在第一源/漏极和沟道层内的二维电子气之间设置P型掺杂层，并利用栅极控制该P型掺杂层反型而形成N型导电沟道，使得沟道层内的二维电子气2DEG可以和P型掺杂层内的N型导电沟道相互连接，实现第一源/漏极和第二源/漏极之间的电流流通。因此，本发明提供的HEMT器件中，可利用栅极控制P型掺杂层的反型状况，实现HEMT器件的开启或关断。与传统HEMT器件中栅极耗尽沟道层内的二维电子气的电压相比，本发明中的HEMT器件其栅极在控制P型掺杂层反型的电压可以更为灵活的调整，有利于提高HEMT器件的阈值电压，例如可使HEMT器件的阈值电压达到3V以上。
附图说明
图1为现有的一种高电子迁移率晶体管的结构示意图。
图2为本发明实施例一中的具有高电子迁移率晶体管的半导体器件的结构示意图。
图3为本发明实施例二中的具有高电子迁移率晶体管的半导体器件的结构示意图。
图4为本发明实施例三中的高电子迁移率晶体管的制备方法的流程示意图。
图5-图8为本发明实施例三中的高电子迁移率晶体管在其制备过程中的结构示意图。
图9-图10为本发明实施例四中的高电子迁移率晶体管在其制备过程中的结构示意图。
其中，附图标记如下：
10-衬底；
20-沟道层；
30-势垒层；
50S-源极；
50D-漏极；
50G-栅极；
100-衬底；
110-过渡层；
120-缓冲层；
200-沟道层；
300-势垒层；
400-栅极介质层；
500S-源极；
500D-漏极；
500G-栅极；
610N-第一N型掺杂层；
620N-第二N型掺杂层；
600P-P型掺杂层。
具体实施方式
以下结合附图以及具体实施例对本发明提出的高电子迁移率晶体管及其制备方法、半导体器件作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。应当认识到，附图中所示的诸如“上方”，“下方”，“顶部”，“底部”，“上方”和“下方”之类的相对术语可用于描述彼此之间的各种元件的关系。这些相对术语旨在涵盖除附图中描绘的取向之外的元件的不同取向。例如，如果装置相对于附图中的视图是倒置的，则例如描述为在另一元件“上方”的元件现在将在该元件下方。
<实施例一>
图2为本发明实施例一中的具有高电子迁移率晶体管的半导体器件的结构示意图。具体可参考图2所示，本实施例提供的高电子迁移率晶体管包括：依次堆叠设置在一衬底100上的沟道层200和势垒层300。
其中，所述衬底100可进一步为氮化镓(GaN)衬底、硅(Si)衬底、碳化硅(SiC)衬底或者蓝宝石衬底等。
进一步的，在所述衬底100上还形成有过渡层110，所述过渡层110例如为氮化镓(GaN)过渡层或氮化铝(AlN)过渡层。通过设置所述过渡层110，一方面可减小所述衬底100与其上方外延生长的外延层之间的晶格失配，提高外延层的晶体质量；另一方面，还可作为高阻层以减小器件漏电等。更进一步的，在所述衬底100上还可设置有缓冲层120，所述缓冲层120例如为氮化镓缓冲层。
本实施例中，所述沟道层200和所述势垒层300依次堆叠设置在所述缓冲层120上，并且所述沟道层200的至少部分区域用于产生二维电子气2DEG(2-Dimensional ElectronGas)。具体而言，所述势垒层300的带隙宽度大于所述沟道层200的带隙宽度，从而使得宽带隙的势垒层300中的电子和势垒层表面的电子溢出，并移向所述沟道层200靠近所述势垒层的界面处而被限制在界面处所形成的势阱中，进而形成二维电子气2DEG。由于势阱中的这些电子与势垒层中的电离杂质空间分离，大大降低了库伦散射，从而显著提高了导电沟道中的电子迁移率。
具体的示例中，所述势垒层300的材料包括氮化镓铝(AlGaN)。进一步的，所述势垒层300的材料可以为未掺杂材料(例如，未掺杂氮化镓铝层)；或者，所述势垒层300也可以是N掺杂材料层(例如，N型掺杂的氮化镓铝层)，如此以利于诱导出更高密度的二维电子气2DEG。以及，所述沟道层200的材料包括氮化镓(GaN)。进一步的，所述沟道层200可以为非掺杂材料层(例如，非掺杂的氮化镓层)，从而使得所述沟道层200至少其二维电子气下方的部分呈现为高阻值。
进一步的，所述高电子迁移率晶体管还包括：形成在所述沟道层200上的第一源/漏极和第二源/漏极、位于所述第一源/漏极和第二源/漏极之间的栅极500G、以及P型掺杂层600P。在具体示例中，所述第一源/漏极例如为源极，所述第二源/漏极例如为漏极；或者，所述第一源/漏极例如为漏极，所述第二源/漏极例如为源极。
以及，所述P型掺杂层600P沿着晶体管的电流流通方向至少设置在所述第一源/漏极与所述二维电子气2DEG之间。此处所述的“晶体管的电流流通方向”即为第一源/漏极和第二源/漏极之间的电流流通方向，也即HEMT器件的导电沟道的方向。而本实施例中的HEMT器件的导电沟道包括了沟道层200内的二维电子气2DEG和由P型掺杂层600P反型形成的N型导电沟道，此将在后续部分中进行详细说明。
也就是说，所述第一源/漏极和所述沟道层200内的二维电子气2DEG之间间隔有所述P型掺杂层600P。在具体示例中，所述第一源/漏极可以为源极或者漏极，因此所述P型掺杂层600P可设置在源极与二维电子气2DEG之间，或者设置在漏极与二维电子气2DEG之间。当然，在可选的方案中，所述P型掺杂层600P还可设置在所述第二源/漏极与所述二维电子气2DEG之间，即，源极与二维电子气2DEG之间、漏极与二维电子气2DEG之间均设置有P型掺杂层600P。
本实施例中，以所述第一源/漏极为源极500S为例进行说明，即，所述源极500S和所述二维电子气2DEG之间设置有所述P型掺杂层600P。
继续参考图2所示，所述栅极500G覆盖所述P型掺杂层600P，用于控制所述P型掺杂层600P反型形成N型导电沟道。
具体而言，在HEMT器件的开启过程中，所述栅极500G控制所述P型掺杂层600P反型形成N型导电沟道，从而使得所述源极500S和所述漏极500D之间通过沟道层200内的二维电子气2DEG和反型形成的N型导电沟道而相互连接，进而实现电流流通。即，本实施例中的HEMT器件的导电沟道包括了：沟道层200内的二维电子气2DEG和由P型掺杂层600P反型形成的N型导电沟道。
本实施例中，所述P型掺杂层600P设置在所述二维电子气2DEG和所述源极500S之间，因此在所述栅极500G控制所述P型掺杂层600P反型形成N型导电沟道时，所述沟道层200内的二维电子气2DEG即可通过反型形成的N型导电沟道和所述源极500S连接。其他实施例中，所述P型掺杂层600P设置在所述二维电子气2DEG和所述漏极500D之间，则在所述栅极500G控制所述P型掺杂层600P反型形成N型导电沟道时，所述沟道层200内的二维电子气2DEG即可通过反型形成的N型导电沟道和所述漏极500D连接。
应当认识到，现有技术中的栅极通常是用于控制其下方的沟道层内产生或抑制二维电子气2DEG，进而控制HEMT器件的导通或关断，例如图1所示的HEMT器件其栅极即直接作用于沟道层内的二维电子气2DEG。然而本实施例中的HEMT器件，其栅极500G则是用于对额外设置的P型掺杂层600P进行反型控制，进而实现器件的导通或关断。相比于传统的HEMT器件而言，本实施例提供的HEMT器件对阈值电压的调整更为灵活，有利于实现HEMT器件的高阈值电压。
继续参考图2所示，本实施例中，所述P型掺杂层600P形成在所述沟道层200的上方而凸出所述沟道层200的顶表面，所述第一源/漏极(即，本实施例中的源极500S)形成在所述P型掺杂层600P的上方，所述栅极500G覆盖所述P型掺杂层600P的侧壁。此时，所构成的HEMT器件中其导电沟道即包括：沟道层200内水平方向的二维电子气2DEG和由P型掺杂层600P反型形成的竖直方向的N型导电沟道。需要说明的是，此处所述的“水平方向”指的是平行于沟道层200顶表面的方向，此处所述“竖直方向”指的是垂直于沟道层200的顶表面的方向。
可选的方案中，在所述P型掺杂层600P沿着N型导电沟道的方向的两侧还分别设置有第一N型掺杂层610N和第二N型掺杂层620N。即，在所述P型掺杂层600P和所述沟道层200之间设置有第一N型掺杂层610N；以及，所述P型掺杂层600P和所述源极500S之间可设置有第二N型掺杂层620N。
其中，所述第一N型掺杂层610N、所述P型掺杂层600P和第二N型掺杂层620N依次堆叠设置在所述沟道层上而构成NPN结构，所述栅极500G覆盖所述P型掺杂层600P，并延伸覆盖至少部分第一N型掺杂层610N和至少部分第二N型掺杂层620N，进而控制该NPN结构的导通或关断，相应的对HEMT器件的导通或关断进行控制。具体而言，在HEMT器件导通时，沟道层200内的二维电子气2DEG通过所述第一N型掺杂层610N、反型形成的N型导电沟道和第二N型掺杂层620N连接至所述源极500S。
本实施例中，所述P型掺杂层600P设置在所述沟道层200的上方，基于此，所述第一N型掺杂层610N可设置在所述P型掺杂层600P的下方并贯穿所述势垒层300，进而形成在所述沟道层200的表面上，所述P型掺杂层600P和所述第二N型掺杂层620N依次堆叠在所述第一N型掺杂层610N上，所述源极500S形成在所述第二N型掺杂层620N上。具体示例中，所述第一N型掺杂层610N的厚度可大于所述势垒层300的厚度，以使所述第一N型掺杂层610N的顶表面凸出于所述势垒层300的顶表面，如此一来，覆盖在NPN结构的侧壁上的栅极500G即能够延伸覆盖到所述第一N型掺杂层610N的侧壁。
其中，所述P型掺杂层600的材料例如包括P型氮化镓(P-GaN)，所述第一N型掺杂层610N和第二N型掺杂层620N的材料可均包括N型氮化镓(N-GaN)。
继续参考图2所示，在所述栅极500G和所述P型掺杂层600P之间还设置有栅极介质层400。本实施例中，所述栅极介质层400覆盖所述第一N型掺杂层610N、所述P型掺杂层600P和第二N型掺杂层620N的侧壁，以及所述栅极介质层400还可延伸覆盖所述势垒层300的顶表面，用于对所述势垒层300进行钝化保护，并且还有利于改善栅极漏电流现象。其中，所述栅极介质层400的材料例如包括氧化铝、氧化硅或者氮化硅等。
具体示例中，可通过调整所述栅极介质层400的厚度，进而灵活的调整栅极500G对于P型掺杂层600P的反型电压。本实施例中，所述栅极500G对P型掺杂层的反型电压即相当于HEMT器件的阈值电压，因此可以对HEMT器件的阈值电压进行灵活调控，有利于达到更大的阈值电压。
基于同样的发明构思，本实施例中还提供了一种半导体器件其包括如上所述的高电子迁移率晶体管(HEMT器件)。
可继续参考图2所示，在具体示例中所述半导体器件可包括至少两个HEMT器件。进一步的，相邻的HEMT器件之间可共用第一源/漏极(即，可共用源极500S或者共用漏极500D)。例如图2所示的示例中，相邻的HEMT器件共用一个源极500S，其中共用的源极500S即设置在相邻的HEMT器件之间，相邻的HEMT器件的两个漏极500D分别设置在所述源极500S的两侧，从而可由所述源极500S在其两侧分别构成两个HEMT器件。应当认识到，通过共用源极500S或者共用漏极500D即可以有效实现器件尺寸的缩减，提高线路排布密度。
本实施例中，位于源极500S和二维电子气2DEG之间的P型掺杂层600P也实现共用。具体的，所述P型掺杂层600P和源极500S堆叠设置在沟道层200的上方并位于相邻的HEMT器件之间，以及在所述P型掺杂层600P的相对两侧的两个侧壁上分别设置有栅极500G，用于对两侧的两个HEMT器件分别进行控制。更具体的示例中，NPN结构和源极500S依次堆叠设置在相邻的HEMT器件之间以实现共用。需要说明的是，本实施例中在共用源极500S的基础上，还将所述P型掺杂层600P和源极500S以堆叠的方式设置在所述沟道层200的上方，使得栅极500G可以侧向控制P型掺杂层600P内的N型导电沟道，有利于进一步降低半导体器件的尺寸。
<实施例二>
需要说明的是，在实施例一中，所述P型掺杂层600P设置在所述沟道层200的上方而凸出于所述沟道层200的顶表面，并可使栅极500G侧向覆盖所述P型掺杂层的侧壁，从而可控制形成竖直方向的N型导电沟道。然而在该实施例二中，所述P型掺杂层还可设置在所述沟道层内，并可使栅极500G覆盖所述P型掺杂层的顶表面，从而可控制形成水平方向的N型导电沟道。
具体可参考图3所示，图3为本发明实施例二中的具有高电气迁移率晶体管的半导体器件的结构示意图。在图3所示的示例中，所述P型掺杂层600P设置在所述沟道层200内，所述沟道层内的二维电子气2DEG和所述第一源/漏极分别位于所述P型掺杂层600P的相对两侧。
本实施例中仍以第一源/漏极为源极500S作为示例进行说明，即，所述源极500S和所述二维电子气2DEG分别位于P型掺杂层600P的相对两侧。以及，所述栅极500G覆盖所述P型掺杂层600P的顶表面。此时，所构成的HEMT器件中其导电沟道即包括沟道层200内水平方向的二维电子气2DEG和由P型掺杂层600P反型形成的水平方向的N型导电沟道。
进一步的方案中，在所述P型掺杂层600P相对的两个侧壁上还分别设置有第一N型掺杂层610N和第二N型掺杂层620N。即，所述第一N型掺杂层610N、所述P型掺杂层600P和所述第二N型掺杂层620N沿着所述二维电子气2DEG的延伸方向依次排布。同样的，本实施例中横向设置的第一N型掺杂层610N、P型掺杂层600P和第二N型掺杂层620N可构成NPN结构，所述栅极500G覆盖所述P型掺杂层600P，并延伸覆盖至少部分第一N型掺杂层610N和至少部分第二N型掺杂层620N，进而控制该NPN结构的导通或关断，相应的对HEMT器件的导通或关断进行控制。
具体而言，在HEMT器件导通时，沟道层200内的二维电子气2DEG通过所述第一N型掺杂层610N、反型形成的N型导电沟道和第二N型掺杂层620N连接至所述源极500S。本实施例中，所述源极500S设置在所述第二N型掺杂层620N的顶表面上，以和所述第二N型掺杂层620电性连接。
此外，与实施例一类似的，本实施例中提供的半导体器件其相邻的HEMT器件之间同样可共用源极500S或者共用漏极500D。例如图3所示的示例中，相邻的HEMT器件共用一个源极500S，其中共用的源极500S即设置在相邻的HEMT器件之间，相邻的HEMT器件的两个漏极500D分别设置在所述源极500S的两侧，从而可由所述源极500S在其两侧分别构成两个HEMT器件。
继续参考图3所示，在共用的第一源/漏极的两侧分别设置有P型掺杂层600P，所述P型掺杂层600P设置在沟道层200内，并在各个P型掺杂层600P的顶表面上形成有栅极500G。本实施例中，P型掺杂层600P的两侧分别设置有第一N型掺杂层610N和第二N型掺杂层620N，此时相邻的两个HEMT器件中的两个NPN结构的第二N型掺杂层620N相互连接而设置在中间位置，在所述第二N型掺杂层620N的两侧分别设置P型掺杂层600P和第一N型掺杂层610N。与此相对应的，相邻的两个HEMT器件中两个栅极500G即分别设置在所述源极500S的两侧并分别覆盖P型掺杂层600P的顶表面。
进一步的，在所述栅极500G和所述P型掺杂层600P之间还设置有栅极介质层400。本实施例中，所述栅极介质层400覆盖所述第一N型掺杂层610N、所述P型掺杂层600P和第二N型掺杂层620N的顶表面，并且还延伸覆盖所述势垒层300的顶表面，用于对所述势垒层300进行钝化保护。所述栅极500G形成在所述栅极介质层400上，所述源极500S贯穿所述栅极介质层400以连接至所述第二N型掺杂层620N。
<实施例三>
基于如上所述的高电子迁移率晶体管，下面对其制备方法进行详细说明。具体可参考图4所示，所述高电子迁移率晶体管的形成方法可包括如下步骤。
步骤S100，在一衬底上依次形成沟道层和势垒层，所述沟道层的至少部分区域用于产生二维电子气。
步骤S200，刻蚀所述势垒层以形成开口，所述开口暴露出所述沟道层。
步骤S300，形成P型掺杂层在所述开口的区域内。
步骤S400，形成第一源/漏极、第二源/漏极和位于所述第一源/漏极和所述第二源/漏极之间的栅极，所述第一源/漏极设置在所述P型掺杂层远离所述二维电子气2DEG的一侧，所述栅极覆盖所述P型掺杂层用于控制所述P型掺杂层反型形成N型导电沟道。
以下结合图5-图8对实施例一的高电子迁移率晶体管在其制备过程中的各个步骤进行详细说明。
在步骤S100中，具体参考图5所示，在一衬底100上依次形成沟道层200和势垒层300。其中，所述沟道层200的至少部分区域用于产生二维电子气。
其中，所述衬底100可以为氮化镓(GaN)衬底、硅(Si)衬底、碳化硅(SiC)衬底或者蓝宝石衬底等。具体示例中，还在所述衬底100上外延生长过渡层110和缓冲层120。所述过渡层110具体为本征氮化镓层或者为本征氮化铝层，所述缓冲层120例如为氮化镓层。
接着，在所述缓冲层120上依次执行外延工艺以形成沟道层200和势垒层300。具体可包括：利用外延工艺形成未掺杂氮化镓层，以构成沟道层200；以及，利用外延工艺形成N掺杂的氮化镓铝层在所述沟道层200上，以构成势垒层300。
在步骤S200中，继续参考图5所示，刻蚀所述势垒层300以形成开口310，所述开口310暴露出所述沟道层200。
在步骤S300中，具体参考图6所示，形成P型掺杂层600P在所述开口310的区域内。所述P型掺杂层600P用于在栅极的控制下反型形成N型导电沟道，所述N型导电沟道和二维电子气2DEG连接而共同构成HEMT器件的导电沟道。
本实施例中，所述P型掺杂层600P形成在所述沟道层200暴露于所述开口的表面上，具体包括：外延生长P型材料层，所述P型材料层覆盖所述势垒层300和所述沟道层200暴露于所述开口的部分；接着，执行刻蚀工艺，以去除所述P型材料层位于开口区域之外的部分，进而形成位于开口区域内的沟道层表面上形成P型掺杂层600P。
进一步的，在所述P型掺杂层600P的下方和上方还分别形成第一N型掺杂层610N和第二N型掺杂层620N，所述第一N型掺杂层610N、所述P型掺杂层600P和第二N型掺杂层620N依次堆叠设置在所述沟道层200暴露于所述开口的表面上。具体的，所述第一N型掺杂层610N、所述P型掺杂层600P和第二N型掺杂层620N的制备方法例如包括：依次外延生长第一N型材料层、P型材料层和第二N型材料层；接着，执行刻蚀工艺，去除所述第一N型材料层、P型材料层和第二N型材料层中位于开口区域之外的部分，以在开口区域内形成堆叠设置的第一N型掺杂层610N、P型掺杂层600P和第二N型掺杂层620N。
在步骤S400中，具体参考图7-图8所示，形成第一源/漏极、第二源/漏极和位于所述第一源/漏极和所述第二源/漏极之间的栅极500G，所述第一源/漏极设置在所述P型掺杂层600P远离二维电子气2DEG的一侧，所述栅极500G覆盖所述P型掺杂层600P用于控制所述P型掺杂层600P反型形成N型导电沟道。
其中，在形成源极500S、漏极500D和栅极500G之前，还包括：形成栅极介质层400，所述栅极介质层400覆盖所述P型掺杂层600P和势垒层300。本实施例中，所述栅极介质层400具体覆盖所述第二N型掺杂层620N的顶表面，还覆盖所述第二N型掺杂层620N、所述P型掺杂层600P和所述第一N型掺杂层610N的侧壁。
以及，在形成所述栅极介质层400之后，形成所述源极500S、漏极500D和栅极500G，本实施例中，所述源极500S贯穿所述栅极介质层400进而和所述第二N型掺杂层620N连接，所述漏极500D贯穿所述势垒层300而形成在所述沟道层200上，并且所述漏极500D连接二维电子气2DEG的一端，所述源极500S设置在二维电子气2DEG的另一端并和所述二维电子气2DEG之间间隔有P型掺杂层600P。
<实施例四>
本实施例将结合图4以及图9-图10对实施例二中的高电子迁移率晶体管在其制备过程中的各个步骤进行详细说明。
本实施例中的步骤S100和步骤S200与实施例三中的步骤S100和步骤S200中的方法类似，此处不再赘述。
在步骤S300中，具体参考图9所示，形成P型掺杂层600P在所述开口310的区域内。本实施例中，所述P型掺杂层600P形成在沟道层200暴露于所述开口的部分中。
具体的，可对所述沟道层200暴露于所述开口的部分执行P型离子注入，以形成所述P型掺杂层600P。具体示例中，所述沟道层200的材料包括氮化镓，则可对所述沟道层200注入镁离子以形成所述P型掺杂层600P。
继续参考图9所示，本实施例中的制备方法还包括：对所述沟道层200暴露于所述开口的部分执行N型离子注入，以形成第一N型掺杂层610N和第二N型掺杂层620N，所述第一N型掺杂层610N和所述第二N型掺杂层620N分别位于所述P型掺杂层600P的相对两侧，进而构成NPN结构。
在步骤S400中，具体参考图10所示，形成第一源/漏极、第二源/漏极和位于所述第一源/漏极和所述第二源/漏极之间的栅极500G。
与实施例三类似的，本实施例中，在形成所述源极500S、漏极500D和栅极500G之前还包括：形成栅极介质层400，所述栅极介质层400覆盖所述第一N型掺杂层610N、P型掺杂层600P和所述第二N型掺杂层620N的顶表面，以及还覆盖所述势垒层300的顶表面。
在形成所述栅极介质层400之后，形成所述源极500S、漏极500D和栅极500G。本实施例中，所述源极500S贯穿所述栅极介质层400以和所述第二N型掺杂层620N连接，所述漏极500D贯穿所述势垒层300而形成在所述沟道层200上，同样的，所述漏极500D连接二维电子气2DEG的一端，所述源极500S设置在二维电子气2DEG的另一端并和所述二维电子气2DEG之间间隔有P型掺杂层600P。以及，所述栅极500G形成在所述栅极介质层400上并覆盖所述P型掺杂层600P的顶表面。
综上所述的高电子迁移率晶体管中，其设置P型掺杂层在第一源/漏极和二维电子气之间，并利用栅极控制该P型掺杂层反型而形成N型导电沟道，从而使得沟道层内的二维电子气2DEG可以和P型掺杂层内反型形成的N型导电沟道相互连接，实现第一源/漏极和第二源/漏极之间的电流流通。即，如上所述的HEMT器件，是利用栅极对P型掺杂层的反型控制，进而实现HEMT器件的开启或关断。这与传统HEMT器件中利用栅极耗尽沟道层内的二维电子气相比，本发明中的HEMT器件其栅极在控制P型掺杂层反型的电压可以更为灵活的调整，有利于提高HEMT器件的阈值电压，例如可使HEMT器件的阈值电压达到3V以上。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。以及，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还需要说明的是，说明书中对“一个实施例”、“实施例”，“具体实施例”、“一些实施例”等的引用仅指示所描述的实施例可以包括特定特征、结构或特性。而且，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例实现这种特征、结构或特性在相关领域技术人员的知识范围内。
以及应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
Claims (18)
1.一种高电子迁移率晶体管，其特征在于，包括：依次形成在一衬底上沟道层和势垒层，所述沟道层的至少部分区域用于产生二维电子气；形成在所述沟道层上的第一源/漏极和第二源/漏极；位于所述第一源/漏极和所述第二源/漏极之间的栅极；以及，
所述高电子迁移率晶体管还包括：P型掺杂层，所述P型掺杂层至少设置在所述二维电子气和所述第一源/漏极之间，所述栅极覆盖所述P型掺杂层用于控制所述P型掺杂层反型形成N型导电沟道。
2.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述P型掺杂层形成在所述沟道层的上方，所述第一源/漏极形成在所述P型掺杂层的上方，所述栅极覆盖所述P型掺杂层的侧壁。
3.如权利要求2所述的高电子迁移率晶体管，其特征在于，还包括：第一N型掺杂层和第二N型掺杂层，所述第一N型掺杂层、所述P型掺杂层和所述第二N型掺杂层依次堆叠设置在所述沟道层上，所述第一源/漏极设置在所述第二N型掺杂层的顶表面上。
4.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述P型掺杂层形成在所述沟道层内，所述二维电子气和所述第一源/漏极分别位于所述P型掺杂层的相对两侧，所述栅极覆盖所述P型掺杂层的顶表面。
5.如权利要求4所述的高电子迁移率晶体管，其特征在于，还包括：第一N型掺杂层和第二N型掺杂层，所述第一N型掺杂层、所述P型掺杂层和所述第二N型掺杂层沿着所述二维电子气的延伸方向依次排布，所述第一源/漏极设置在所述第二N型掺杂层的顶表面上。
6.如权利要求1所述的高电子迁移率晶体管，其特征在于，在所述栅极和所述P型掺杂层之间还设置有栅极介质层，所述栅极介质层覆盖所述P型掺杂层并延伸覆盖所述势垒层的顶表面。
7.如权利要求1所述的高电子迁移率晶体管，其特征在于，在所述P型掺杂层沿着N型导电沟道的方向的两侧分别设置有第一N型掺杂层和第二N型掺杂层，所述栅极覆盖所述P型掺杂层并延伸覆盖至少部分所述第一N型掺杂层和至少部分所述第二N型掺杂层。
8.一种高电子迁移率晶体管的制备方法，其特征在于，包括：
在一衬底上依次形成沟道层和势垒层，所述沟道层的至少部分区域用于产生二维电子气；
刻蚀所述势垒层以形成开口，所述开口暴露出所述沟道层；
形成P型掺杂层在所述开口的区域内；以及，
形成第一源/漏极、第二源/漏极和位于所述第一源/漏极和所述第二源/漏极之间的栅极，所述第一源/漏极设置在所述P型掺杂层远离所述二维电子气的一侧，所述栅极覆盖所述P型掺杂层用于控制所述P型掺杂层反型形成N型导电沟道。
9.如权利要求8所述高电子迁移率晶体管的制备方法，其特征在于，形成所述P型掺杂层的方法包括：
外延生长P型材料层，所述P型材料层覆盖所述势垒层和所述沟道层暴露于所述开口的部分；以及，
执行刻蚀工艺，去除所述P型材料层位于开口区域之外的部分，以在开口区域内的沟道层表面上形成所述P型掺杂层。
10.如权利要求9所述高电子迁移率晶体管的制备方法，其特征在于，还包括：在所述P型掺杂层的下方和上方分别形成第一N型掺杂层和第二N型掺杂层，所述第一N型掺杂层、所述P型掺杂层和所述第二N型掺杂层依次堆叠设置在所述沟道层暴露于所述开口的表面上。
11.如权利要求10所述高电子迁移率晶体管的制备方法，其特征在于，所述第一源/漏极形成在所述第二N型掺杂层上，所述栅极覆盖所述P型掺杂层的侧壁。
12.如权利要求8所述高电子迁移率晶体管的制备方法，其特征在于，形成所述P型掺杂层的方法包括：对所述沟道层暴露于所述开口的部分执行P型离子注入，以形成所述P型掺杂层。
13.如权利要求12所述高电子迁移率晶体管的制备方法，其特征在于，还包括：对所述沟道层暴露于所述开口的部分执行N型离子注入，以形成第一N型掺杂层和第二N型掺杂层，所述第一N型掺杂层和所述第二N型掺杂层分别位于所述P型掺杂层的相对两侧。
14.如权利要求13所述高电子迁移率晶体管的制备方法，其特征在于，所述第一源/漏极形成在所述第二N型掺杂层上，所述栅极覆盖所述P型掺杂层的顶表面。
15.一种半导体器件，其特征在于，包括：如权利要求1-7任一项所述的高电子迁移率晶体管。
16.如权利要求15所述的半导体器件，其特征在于，所述半导体器件包括至少两个高电子迁移率晶体管，其中相邻的高电子迁移率晶体管共用第一源/漏极。
17.如权利要求16所述的半导体器件，其特征在于，所述第一源/漏极设置在相邻的高电子迁移率晶体管之间并位于所述沟道层的上方，以及所述第一源/漏极和所述沟道层之间设置有P型掺杂层，在所述P型掺杂层两侧的侧壁上分别形成有栅极。
18.如权利要求16所述的半导体器件，其特征在于，所述第一源/漏极设置在相邻的高电子迁移率晶体管之间，以及所述第一源/漏极的两侧分别设置有P型掺杂层，所述P型掺杂层设置在沟道层内，并在各个P型掺杂层的顶表面上形成有栅极。
Priority Applications (1)
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