CN115084232B - 异质结横向双扩散场效应晶体管、制作方法、芯片及电路 - Google Patents

异质结横向双扩散场效应晶体管、制作方法、芯片及电路 Download PDF

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Abstract

本发明提供一种异质结横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体技术领域。晶体管包括：衬底；氮化镓缓冲层，形成于衬底上；并排形成在氮化镓缓冲层上的源区掺杂区、氮化镓体区、氮化镓漂移区和漏区掺杂区；铝镓氮阻挡层，形成于部分氮化镓漂移区上；栅氧介质层，形成于氮化镓体区、铝镓氮阻挡层和部分未被铝镓氮阻挡层覆盖的氮化镓漂移区上；源极金属电极，形成于源区掺杂区上；漏极金属电极，形成于漏区掺杂区上；栅极金属电极，形成于部分栅氧介质层上。通过本发明提供的晶体管能够提高晶体管的击穿电压，提升电子迁移率，保证器件的速度，减少复杂的场板结构，降低制作难度，减少生产成本。

Description

异质结横向双扩散场效应晶体管、制作方法、芯片及电路
技术领域
本发明涉及半导体技术领域，具体地，涉及一种异质结横向双扩散场效应晶体管、一种异质结横向双扩散场效应晶体管制作方法、一种芯片和一种电路。
背景技术
横向双扩散场效应晶体管（Lateral Double-Diffused MOSFET，LDMOS）作为一种横向功率器件，其电极均位于器件表面，易于通过内部连接实现与低压信号电路以及其它器件的单片集成，同时又具有耐压高、增益大、线性度好、效率高、宽带匹配性能好等优点，如今已被广泛应用于功率集成电路中，尤其是低功耗和高频电路。
现有技术中，横向双扩散场效应晶体管的击穿电压较低，电子迁移率较低，影响了器件速度，而且漂移区表面电场大，也降低了横向双扩散场效应晶体管的击穿电压。场板可以使漂移区的表面电场增加，减小电场峰值，从而达到抑制热载流子效应，提高击穿电压，因此横向双扩散场效应晶体管通常会设计场板结构，但是场板结构工艺复杂，制作难度大，生产成本高，且对击穿电压以及器件速度的提高效果较低。
发明内容
针对现有技术中横向双扩散场效应晶体管的击穿电压小、电子迁移率低，影响器件速度，且场板结构工艺复杂，制作难度大，生产成本高，对击穿电压以及器件速度的提高效果较低的技术问题，本发明提供了一种异质结横向双扩散场效应晶体管制作方法、一种异质结横向双扩散场效应晶体管、一种芯片和一种电路，采用该方法制备出的异质结横向双扩散场效应晶体管能够提高横向双扩散场效应晶体管的击穿电压，提升电子迁移率，保证器件的速度，减少复杂的场板结构，降低制作难度，减少生产成本。
为实现上述目的，本发明第一方面提供一种异质结横向双扩散场效应晶体管，该异质结横向双扩散场效应晶体管包括：衬底；氮化镓缓冲层，形成于所述衬底上；并排形成在所述氮化镓缓冲层上的源区掺杂区、氮化镓体区、氮化镓漂移区和漏区掺杂区；其中，所述氮化镓体区具有第一导电类型，所述源区掺杂区、所述氮化镓漂移区和所述漏区掺杂区具有第二导电类型；铝镓氮阻挡层，形成于部分氮化镓漂移区上；栅氧介质层，形成于所述氮化镓体区、所述铝镓氮阻挡层和部分未被所述铝镓氮阻挡层覆盖的氮化镓漂移区上；源极金属电极，形成于所述源区掺杂区上；漏极金属电极，形成于所述漏区掺杂区上；栅极金属电极，形成于部分栅氧介质层上。
进一步地，所述栅极金属电极和所述氮化镓体区之间的栅氧介质层的厚度介于50～150nm。
进一步地，所述铝镓氮阻挡层的厚度介于20～50nm。
进一步地，所述源区掺杂区和所述漏区掺杂区为第二导电类型重掺杂。
进一步地，所述源极金属电极和所述漏极金属电极由Ti/Al/Ti/Au金属制成。
进一步地，所述栅极金属电极由Ni/Au金属制成。
本发明第二方面提供一种异质结横向双扩散场效应晶体管制作方法，所述异质结横向双扩散场效应晶体管制作方法包括：形成衬底；在所述衬底上形成氮化镓缓冲层；形成氮化镓漂移区、氮化镓体区、铝镓氮阻挡层、栅氧介质层、源区掺杂区和漏区掺杂区；其中，所述源区掺杂区、所述氮化镓漂移区、所述氮化镓体区和所述漏区掺杂区并排形成于所述氮化镓缓冲层上，所述铝镓氮阻挡层形成于部分氮化镓漂移区上，所述栅氧介质层形成于所述氮化镓体区、所述铝镓氮阻挡层和部分未被所述铝镓氮阻挡层覆盖的氮化镓漂移区上；所述氮化镓体区具有第一导电类型，所述源区掺杂区、所述氮化镓漂移区和所述漏区掺杂区具有第二导电类型；在所述源区掺杂区上形成源极金属电极；在所述漏区掺杂区上形成漏极金属电极；在部分栅氧介质层上形成栅极金属电极。
进一步地，所述形成氮化镓漂移区、氮化镓体区、铝镓氮阻挡层、栅氧介质层、源区掺杂区和漏区掺杂区，包括：在所述氮化镓缓冲层上形成并排设置的第一导电类型氮化镓层和第二导电类型氮化镓层；在部分第二导电类型氮化镓层上形成所述铝镓氮阻挡层；在所述铝镓氮阻挡层、部分第一导电类型氮化镓层以及部分未被所述铝镓氮阻挡层覆盖的第二导电类型氮化镓层上形成所述栅氧介质层；通过离子注入在未被所述栅氧介质层覆盖的第一导电类型氮化镓层形成所述源区掺杂区，在未被所述栅氧介质层覆盖的第二导电类型氮化镓层形成所述漏区掺杂区，其中，未被离子注入的第一导电类型氮化镓层为所述氮化镓体区，未被离子注入的第二导电类型氮化镓层为所述氮化镓漂移区。
进一步地，所述栅极金属电极和所述氮化镓体区之间的栅氧介质层的厚度介于50～150nm。
进一步地，所述铝镓氮阻挡层的厚度介于20～50nm。
进一步地，所述源区掺杂区和所述漏区掺杂区为第二导电类型重掺杂。
进一步地，所述源极金属电极和所述漏极金属电极由Ti/Al/Ti/Au金属制成。
进一步地，所述栅极金属电极由Ni/Au金属制成。
本发明第三方面提供一种芯片，该芯片包括上文所述的异质结横向双扩散场效应晶体管。
本发明第四方面提供一种电路，该电路包括上文所述的异质结横向双扩散场效应晶体管。
通过本发明提供的技术方案，本发明至少具有如下技术效果：
本发明的异质结横向双扩散场效应晶体管包括一衬底，衬底上形成有氮化镓缓冲层，在氮化镓缓冲层上并排形成有源区掺杂区、氮化镓体区、氮化镓漂移区和漏区掺杂区，氮化镓体区具有第一导电类型，源区掺杂区、氮化镓漂移区和漏区掺杂区具有第二导电类型，在部分氮化镓漂移区上形成有铝镓氮阻挡层，栅氧介质层形成在氮化镓体区、铝镓氮阻挡层和部分未被铝镓氮阻挡层覆盖的氮化镓漂移区上，源极金属电极形成于源区掺杂区上，漏极金属电极，形成于漏区掺杂区上，栅极金属电极形成于部分栅氧介质层上。铝镓氮阻挡层和下方的氮化镓漂移区形成的异质结产生二维电子气，利用二维电子气的电子浓度能够提高电子迁移率，提高横向双扩散场效应晶体管的器件速度，同时利用了氮化镓宽禁带与临界击穿电场高的优势提高了横向双扩散场效应晶体管的击穿电压，避免横向双扩散场效应晶体管漂移区表面电场引起的击穿电压低的问题，而且不需要添加复杂的场板结构，降低制作难度，减少生产成本。
附图说明
附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：
图1为本发明实施例提供的异质结横向双扩散场效应晶体管制作方法中形成的氮化镓缓冲层的剖面图；
图2为本发明实施例提供的异质结横向双扩散场效应晶体管制作方法中形成的第二导电类型氮化镓层的剖面图；
图3为本发明实施例提供的异质结横向双扩散场效应晶体管制作方法中形成的第一导电类型氮化镓层的剖面图；
图4为本发明实施例提供的异质结横向双扩散场效应晶体管制作方法中形成的铝镓氮阻挡层的剖面图；
图5为本发明实施例提供的异质结横向双扩散场效应晶体管制作方法中形成的栅氧介质层的剖面图；
图6为本发明实施例提供的异质结横向双扩散场效应晶体管制作方法中形成的源区掺杂区、漏区掺杂区、氮化镓体区和氮化镓漂移区的剖面图；
图7为本发明实施例提供的异质结横向双扩散场效应晶体管制作方法中形成的源极金属电极和漏极金属电极的剖面图；
图8为本发明实施例提供的异质结横向双扩散场效应晶体管制作方法中形成的异质结横向双扩散场效应晶体管的剖面图；
图9为本发明实施例提供的异质结横向双扩散场效应晶体管制作方法的流程图。
附图标记说明
1-衬底；2-氮化镓缓冲层；3-第二导电类型氮化镓层；4-第一导电类型氮化镓层；5-铝镓氮阻挡层；6-栅氧介质层；7-源区掺杂区；8-漏区掺杂区；9-氮化镓体区；10-氮化镓漂移区；11-源极金属电极；12-漏极金属电极；13-栅极金属电极。
具体实施方式
以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明中，在未作相反说明的情况下，使用的方位词如“上、下、顶、底”通常是针对附图所示的方向而言的或者是针对竖直、垂直或重力方向上而言的各部件相互位置关系描述用词。
下面将参考附图并结合实施例来详细说明本发明。
请参考图8，本发明第一方面提供一种异质结横向双扩散场效应晶体管，该异质结横向双扩散场效应晶体管包括：衬底1；氮化镓缓冲层2，形成于所述衬底1上；并排形成在所述氮化镓缓冲层2上的源区掺杂区7、氮化镓体区9、氮化镓漂移区10和漏区掺杂区8；其中，所述氮化镓体区9具有第一导电类型，所述源区掺杂区7、所述氮化镓漂移区10和所述漏区掺杂区8具有第二导电类型；铝镓氮阻挡层5，形成于部分氮化镓漂移区10上；栅氧介质层6，形成于所述氮化镓体区9、所述铝镓氮阻挡层5和未被所述铝镓氮阻挡层5覆盖的氮化镓漂移区10上；源极金属电极11，形成于所述源区掺杂区7上；漏极金属电极12，形成于所述漏区掺杂区8上；栅极金属电极13，形成于部分栅氧介质层6上。
具体地，本发明实施方式中，衬底1为硅衬底或碳化硅衬底。在本实施例中，衬底1为碳化硅衬底。本领域的技术人员可以根据待形成的半导体器件性能选择衬底的类型，因此衬底的类型不应过分限制本发明的保护范围。衬底1上形成有氮化镓缓冲层2，氮化镓缓冲层2为第一导电类型轻掺杂。在氮化镓缓冲层2上并排形成有源区掺杂区7、氮化镓体区9、氮化镓漂移区10和漏区掺杂区8，氮化镓体区9具有第一导电类型，源区掺杂区7、氮化镓漂移区10和漏区掺杂区8具有第二导电类型，第一导电类型轻掺杂的氮化镓缓冲层2能够与源区掺杂区7和漏区掺杂区8构成反向PN结，避免器件漏电。
在部分氮化镓体区9上靠近漏区掺杂区8和氮化镓体区9相接处的位置形成有铝镓氮阻挡层5，氮化镓漂移区10远厚于铝镓氮阻挡层5，只存在自发极化；而铝镓氮阻挡层5较薄且铝镓氮（AlGaN）材料的晶格常数大于氮化镓（GaN）材料，二者的晶格失配使铝镓氮阻挡层5受到拉应力，铝镓氮阻挡层5具有压电极化和自发极化。则此时铝镓氮阻挡层5的总极化强度与氮化镓漂移区10的自发极化强度会相互抵消一部分，而二者的极化强度均为负值，即会在各自下界面产生正的极化电荷，上界面产生负的极化电荷，最终由于铝镓氮阻挡层5的自发极化强度和压力极化强度均强于氮化镓漂移区10，在二者的界面经过电荷抵消之后会留下形成净的正极化电荷。根据电荷平衡原理，在氮化镓漂移区10和铝镓氮阻挡层5的界面处会感应产生出跟正的极化电荷密度同样大小的带负电荷的电子。
因为氮化镓漂移区10与铝镓氮阻挡层5的材料的禁带宽度不同，铝镓氮的禁带宽度高于氮化镓，使二者的导带底存在一个带阶差，这个导带的带阶差加上界面处的大量正电荷会使导带底能带弯曲，能带弯曲使异质结结面处形成一个二维势阱。这个二维势阱将会把极化诱生电子限制其中，这些电子在势阱中只能沿着平行于突变结界面的平面内作二维运动，形成二维电子气。二维电子气结构的电子迁移率为体电子迁移率的2倍以上，利用二维电子气的电子浓度能够提高电子迁移率，提高横向双扩散场效应晶体管的器件速度。在铝镓氮/氮化镓异质结结构中，即使不对铝镓氮势垒层进行任何掺杂，凭借数量巨大的极化正电荷，所感应得到的二维电子气的面密度也能高达2×1013cm-2以上。
同时氮化镓体区9和氮化镓漂移区10的禁带宽，临界击穿电场高，提高了横向双扩散场效应晶体管的击穿电压，能够避免横向双扩散场效应晶体管漂移区表面电场引起的击穿电压低的问题，因此不需要添加复杂的场板结构，只需要制作栅极，即在氮化镓体区9、铝镓氮阻挡层5和未被铝镓氮阻挡层5覆盖的氮化镓漂移区10上形成栅氧介质层6，在部分栅氧介质层6上形成栅极金属电极13即可，降低了制作难度，减少了生产成本。栅氧介质层6形成在氮化镓体区9和铝镓氮阻挡层5上方，以及氮化镓漂移区10未被铝镓氮阻挡层5覆盖且与氮化镓体区9相接触的位置的上方。栅极金属电极13形成在部分栅氧介质层6上。
源极金属电极11形成于源区掺杂区7上，与源极金属电极11构成源极，漏极金属电极12形成于漏区掺杂区8上，与漏极金属电极12构成漏极。铝镓氮阻挡层5与下方的氮化镓体区9之间的二维电子气为横向的，源极、漏极分别设置在氮化镓体区9和氮化镓漂移区10一侧能够减小横向双扩散场效应晶体管的导通电阻，进一步提高器件的导通速度，提升器件的导通特性。
根据本发明提供的异质结横向双扩散场效应晶体管，通过铝镓氮阻挡层和下方的氮化镓漂移区10形成的异质结产生二维电子气，利用二维电子气的电子浓度能够提高电子迁移率，提高横向双扩散场效应晶体管的器件速度，同时利用了氮化镓宽禁带与临界击穿电场高的优势提高了横向双扩散场效应晶体管的击穿电压，避免横向双扩散场效应晶体管漂移区表面电场引起的击穿电压低的问题，而且不需要添加复杂的场板结构，降低制作难度，减少生产成本。
进一步地，所述栅极金属电极13和所述氮化镓体区9之间的栅氧介质层6的厚度介于50～150nm。
具体地，本发明实施方式中，栅极金属电极13和所述氮化镓体区9之间的栅氧介质层6的厚度介于50～150nm，如果栅氧介质层6的过厚，则阈值电压较大，降低开关速度；如果栅氧介质层6的过薄，则化学气相沉积时容易产生缺陷，容易击穿，且化学气相沉积工艺不易控制，影响栅氧介质层6的均匀性。优选地，栅极金属电极13和所述氮化镓体区9之间的栅氧介质层6的厚度为100nm。
进一步地，所述铝镓氮阻挡层5的厚度介于20～50nm。
具体地，本发明实施方式中，铝镓氮阻挡层5的厚度介于20～50nm，如果铝镓氮阻挡层5过厚，则不易控制栅氧介质层6的厚度；如果铝镓氮阻挡层5过薄，则形成的铝镓氮阻挡层5缺陷较多，器件容易击穿。优选地，铝镓氮阻挡层5的厚度为30nm。
进一步地，氮化镓缓冲层2的厚度介于1～2um，如果氮化镓缓冲层2过厚，会增加器件的制造成本；如果氮化镓缓冲层2过薄，则不具有缓冲作用。
进一步地，氮化镓体区9和氮化镓漂移区10的厚度介于50～100nm，如果氮化镓体区9和氮化镓漂移区10过厚，会提高生产成本，影响表面的平整度，且掺杂的均匀性也较差；如果氮化镓体区9和氮化镓漂移区10过薄，则外延工艺不好控制，氮化镓体区9和氮化镓漂移区10容易有缺陷，且工作时的导通电阻过大，增加器件的损耗，影响器件特性。
进一步地，所述源区掺杂区7和所述漏区掺杂区8为第二导电类型重掺杂。
进一步地，所述源极金属电极11和所述漏极金属电极12由Ti/Al/Ti/Au金属制成。
具体地，本发明实施方式中，源极金属电极11和漏极金属电极12能够分别于源区掺杂区7和漏区掺杂区8形成欧姆接触，屏蔽部分高压的影响，减小了源端欧姆接触的漏电流注入，从而提高了横向双扩散场效应晶体管的关态击穿电压。
进一步地，所述栅极金属电极13由Ni/Au金属制成。
请参考图1-图9，本发明第二方面提供一种异质结横向双扩散场效应晶体管制作方法，所述异质结横向双扩散场效应晶体管制作方法包括：S101：形成衬底1；S102：在所述衬底1上形成氮化镓缓冲层2；S103：形成氮化镓漂移区10、氮化镓体区9、铝镓氮阻挡层5、栅氧介质层6、源区掺杂区7和漏区掺杂区8；其中，所述源区掺杂区7、所述氮化镓漂移区10、所述氮化镓体区9和所述漏区掺杂区8并排形成于所述氮化镓缓冲层2上，所述铝镓氮阻挡层5形成于部分氮化镓漂移区10上，所述栅氧介质层6形成于所述氮化镓体区9、所述铝镓氮阻挡层5和未被所述铝镓氮阻挡层5覆盖的氮化镓漂移区10上；所述氮化镓体区9具有第一导电类型，所述源区掺杂区7、所述氮化镓漂移区10和所述漏区掺杂区8具有第二导电类型；S104：在所述源区掺杂区7上形成源极金属电极11；S105：在所述漏区掺杂区8上形成漏极金属电极12；S106：在部分栅氧介质层6上形成栅极金属电极13。
首先执行步骤S101：形成衬底1。
请参考图1，具体地，本发明实施方式中，提供的横向双扩散场效应晶体管即能为N型横向双扩散场效应晶体管，也能为P型横向双扩散场效应晶体管。当该横向双扩散场效应晶体管为N型横向双扩散场效应晶体管时，第一导电类型为P型，第二导电类型为N型；当该横向双扩散场效应晶体管为P型横向双扩散场效应晶体管时，第一导电类型为N型，第二导电类型为P型，本发明对此不作限制，下文本实施例中仅以N型横向双扩散场效应晶体管为例进行说明。
接着执行步骤S102：在所述衬底1上形成氮化镓缓冲层2。
具体地，本发明实施方式中，通过外延工艺在衬底1上形成氮化镓缓冲层2。
接着执行步骤S103：形成氮化镓漂移区10、氮化镓体区9、铝镓氮阻挡层5、栅氧介质层6、源区掺杂区7和漏区掺杂区8；其中，所述源区掺杂区7、所述氮化镓漂移区10、所述氮化镓体区9和所述漏区掺杂区8并排形成于所述氮化镓缓冲层2上，所述铝镓氮阻挡层5形成于部分氮化镓漂移区10上，所述栅氧介质层6形成于所述氮化镓体区9、所述铝镓氮阻挡层5和未被所述铝镓氮阻挡层5覆盖的氮化镓漂移区10上；所述氮化镓体区9具有第一导电类型，所述源区掺杂区7、所述氮化镓漂移区10和所述漏区掺杂区8具有第二导电类型。
进一步地，所述形成氮化镓漂移区10、氮化镓体区9、铝镓氮阻挡层5、栅氧介质层6、源区掺杂区7和漏区掺杂区8，包括：在所述氮化镓缓冲层2上形成并排设置的第一导电类型氮化镓层4和第二导电类型氮化镓层3；在部分第二导电类型氮化镓层3上形成所述铝镓氮阻挡层5；在所述铝镓氮阻挡层5、部分第一导电类型氮化镓层4以及部分未被所述铝镓氮阻挡层5覆盖的第二导电类型氮化镓层3上形成所述栅氧介质层6；通过离子注入在未被所述栅氧介质层6覆盖的第一导电类型氮化镓层4形成所述源区掺杂区7，在未被所述栅氧介质层6覆盖的第二导电类型氮化镓层3形成所述漏区掺杂区8，其中，未被离子注入的第一导电类型氮化镓层4为所述氮化镓体区9，未被离子注入的第二导电类型氮化镓层3为所述氮化镓漂移区10。
进一步地，所述源区掺杂区7和所述漏区掺杂区8为第二导电类型重掺杂。
具体地，本发明实施方式中，形成氮化镓缓冲层2后，接着外延一层N型氮化镓，形成第二导电类型氮化镓层3，在第二导电类型氮化镓层3上表面化学气相沉积一层二氧化硅，在二氧化硅表面形成光刻胶，对光刻胶进行刻蚀形成第一刻蚀窗口，通过第一刻蚀窗口干法刻蚀二氧化硅和第二导电类型氮化镓层3，形成图2所示的结构。接着在选择外延P型氮化镓，去除第二导电类型氮化镓层3表面的二氧化硅，化学机械抛光多余的P型氮化镓，形成图3中的第一导电类型氮化镓层4。然后外延一层铝镓氮，并对铝镓氮进行刻蚀，得到图4中的铝镓氮阻挡层5，铝镓氮阻挡层5形成于部分氮化镓体区9上靠近漏区掺杂区8和氮化镓体区9相接处的位置。接着再在表面化学气相沉积一层二氧化硅，干法刻蚀二氧化硅，在铝镓氮阻挡层5、部分第一导电类型氮化镓层4以及未被铝镓氮阻挡层5覆盖的第二导电类型氮化镓层3上形成栅氧介质层6，如图5所示。然后进行N型离子重掺杂，在未被栅氧介质层6覆盖的第一导电类型氮化镓层4形成源区掺杂区7，在未被栅氧介质层6覆盖的第二导电类型氮化镓层3形成漏区掺杂区8，而未被离子注入的第一导电类型氮化镓层4形成氮化镓体区9，未被离子注入的第二导电类型氮化镓层3形成氮化镓漂移区10，如图6所示。
接着执行步骤S104：在所述源区掺杂区7上形成源极金属电极11。
接着执行步骤S105：在所述漏区掺杂区8上形成漏极金属电极12。
进一步地，所述源极金属电极11和所述漏极金属电极12由Ti/Al/Ti/Au金属制成。
请参考图7，具体地，本发明实施方式中，形成源区掺杂区7和漏区掺杂区8之后，物理气相沉积一层Ti/Al/Ti/Au金属，并对Ti/Al/Ti/Au金属进行刻蚀，保留源区掺杂区7和漏区掺杂区8上的金属材料，在源区掺杂区7上形成源极金属电极11，在漏区掺杂区8上形成漏极金属电极12。
最后执行步骤S106：在部分栅氧介质层6上形成栅极金属电极13。
进一步地，所述栅极金属电极13由Ni/Au金属制成。
请参考图8，具体地，本发明实施方式中，在器件表面物理气相沉积一层Ni/Au金属，并通过刻蚀去除源极金属电极11和漏极金属电极12附近的Ni/Au金属，在部分栅氧介质层6上形成栅极金属电极13。
进一步地，所述栅极金属电极13和所述氮化镓体区9之间的栅氧介质层6的厚度介于50～150nm。
进一步地，所述铝镓氮阻挡层5的厚度介于20～50nm。
本发明第三方面提供一种芯片，该芯片包括上文所述的异质结横向双扩散场效应晶体管。
本发明第四方面提供一种电路，该电路包括上文所述的异质结横向双扩散场效应晶体管。
以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。
此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。

Claims (15)

1.一种异质结横向双扩散场效应晶体管，其特征在于，所述异质结横向双扩散场效应晶体管包括：
衬底；
氮化镓缓冲层，形成于所述衬底上，所述氮化镓缓冲层为第一导电类型轻掺杂；
并排形成在所述氮化镓缓冲层上的源区掺杂区、氮化镓体区、氮化镓漂移区和漏区掺杂区；其中，所述氮化镓体区具有第一导电类型，所述源区掺杂区、所述氮化镓漂移区和所述漏区掺杂区具有第二导电类型；
铝镓氮阻挡层，形成于部分氮化镓漂移区上；
栅氧介质层，形成于所述氮化镓体区、所述铝镓氮阻挡层和部分未被所述铝镓氮阻挡层覆盖的氮化镓漂移区上；
源极金属电极，形成于所述源区掺杂区上；
漏极金属电极，形成于所述漏区掺杂区上；
栅极金属电极，形成于部分栅氧介质层上。
2.根据权利要求1所述的异质结横向双扩散场效应晶体管，其特征在于，所述栅极金属电极和所述氮化镓体区之间的栅氧介质层的厚度介于50～150nm。
3.根据权利要求1所述的异质结横向双扩散场效应晶体管，其特征在于，所述铝镓氮阻挡层的厚度介于20～50nm。
4.根据权利要求1所述的异质结横向双扩散场效应晶体管，其特征在于，所述源区掺杂区和所述漏区掺杂区为第二导电类型重掺杂。
5.根据权利要求1所述的异质结横向双扩散场效应晶体管，其特征在于，所述源极金属电极和所述漏极金属电极由Ti/Al/Ti/Au金属制成。
6.根据权利要求1所述的异质结横向双扩散场效应晶体管，其特征在于，所述栅极金属电极由Ni/Au金属制成。
7.一种异质结横向双扩散场效应晶体管制作方法，其特征在于，所述异质结横向双扩散场效应晶体管制作方法包括：
形成衬底；
在所述衬底上形成氮化镓缓冲层，所述氮化镓缓冲层为第一导电类型轻掺杂；
形成氮化镓漂移区、氮化镓体区、铝镓氮阻挡层、栅氧介质层、源区掺杂区和漏区掺杂区；其中，所述源区掺杂区、所述氮化镓漂移区、所述氮化镓体区和所述漏区掺杂区并排形成于所述氮化镓缓冲层上，所述铝镓氮阻挡层形成于部分氮化镓漂移区上，所述栅氧介质层形成于所述氮化镓体区、所述铝镓氮阻挡层和部分未被所述铝镓氮阻挡层覆盖的氮化镓漂移区上；所述氮化镓体区具有第一导电类型，所述源区掺杂区、所述氮化镓漂移区和所述漏区掺杂区具有第二导电类型；
在所述源区掺杂区上形成源极金属电极；
在所述漏区掺杂区上形成漏极金属电极；
在部分栅氧介质层上形成栅极金属电极。
8.根据权利要求7所述的异质结横向双扩散场效应晶体管制作方法，其特征在于，所述形成氮化镓漂移区、氮化镓体区、铝镓氮阻挡层、栅氧介质层、源区掺杂区和漏区掺杂区，包括：
在所述氮化镓缓冲层上形成并排设置的第一导电类型氮化镓层和第二导电类型氮化镓层；
在部分第二导电类型氮化镓层上形成所述铝镓氮阻挡层；
在所述铝镓氮阻挡层、部分第一导电类型氮化镓层以及部分未被所述铝镓氮阻挡层覆盖的第二导电类型氮化镓层上形成所述栅氧介质层；
通过离子注入在未被所述栅氧介质层覆盖的第一导电类型氮化镓层形成所述源区掺杂区，在未被所述栅氧介质层覆盖的第二导电类型氮化镓层形成所述漏区掺杂区，其中，未被离子注入的第一导电类型氮化镓层为所述氮化镓体区，未被离子注入的第二导电类型氮化镓层为所述氮化镓漂移区。
9.根据权利要求7所述的异质结横向双扩散场效应晶体管制作方法，其特征在于，所述栅极金属电极和所述氮化镓体区之间的栅氧介质层的厚度介于50～150nm。
10.根据权利要求7所述的异质结横向双扩散场效应晶体管制作方法，其特征在于，所述铝镓氮阻挡层的厚度介于20～50nm。
11.根据权利要求7所述的异质结横向双扩散场效应晶体管制作方法，其特征在于，所述源区掺杂区和所述漏区掺杂区为第二导电类型重掺杂。
12.根据权利要求7所述的异质结横向双扩散场效应晶体管制作方法，其特征在于，所述源极金属电极和所述漏极金属电极由Ti/Al/Ti/Au金属制成。
13.根据权利要求7所述的异质结横向双扩散场效应晶体管制作方法，其特征在于，所述栅极金属电极由Ni/Au金属制成。
14.一种芯片，其特征在于，该芯片包括权利要求1-6中任一项所述的异质结横向双扩散场效应晶体管。
15.一种电路，其特征在于，该电路包括权利要求1-6中任一项所述的异质结横向双扩散场效应晶体管。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115528117B (zh) * 2022-11-16 2023-06-27 北京智芯微电子科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
CN115863397B (zh) * 2023-01-19 2023-04-21 北京智芯微电子科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194819A (zh) * 2011-04-26 2011-09-21 电子科技大学 一种基于MOS控制的增强型GaN异质结场效应晶体管
CN108447913A (zh) * 2018-05-21 2018-08-24 电子科技大学 一种集成肖特基二极管的ldmos器件
CN109390399A (zh) * 2017-08-04 2019-02-26 无锡华润上华科技有限公司 一种ldmos器件及其制造方法和电子装置
CN109888009A (zh) * 2019-01-28 2019-06-14 西安电子科技大学 具有AlGaN/GaN异质结的横向晶体管及其制作方法
CN110544722A (zh) * 2019-08-14 2019-12-06 西安电子科技大学 一种栅控双极-场效应复合氮化镓横向双扩散金属氧化物半导体晶体管
CN110649096A (zh) * 2019-10-08 2020-01-03 电子科技大学 一种高压n沟道HEMT器件
CN111200006A (zh) * 2018-11-19 2020-05-26 无锡华润上华科技有限公司 横向双扩散金属氧化物半导体场效应管及其制备方法
CN114175219A (zh) * 2019-08-06 2022-03-11 三菱电机株式会社 半导体装置及其制造方法
CN114361244A (zh) * 2022-03-18 2022-04-15 北京芯可鉴科技有限公司 Ldmosfet器件、制作方法及芯片
CN114420760A (zh) * 2022-03-28 2022-04-29 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013147710A1 (en) * 2012-03-29 2013-10-03 Agency For Science, Technology And Research Iii-nitride high electron mobility transistor structures and methods for fabrication of same
CN110797406A (zh) * 2018-08-01 2020-02-14 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN109817711B (zh) * 2019-01-28 2020-06-26 西安电子科技大学 具有AlGaN/GaN异质结的氮化镓横向晶体管及其制作方法
CN111653621A (zh) * 2020-05-25 2020-09-11 华虹半导体(无锡)有限公司 Ldmos器件及其制造方法
CN114664943A (zh) * 2020-12-23 2022-06-24 南通尚阳通集成电路有限公司 平面高电子迁移率晶体管
CN114447102A (zh) * 2022-01-25 2022-05-06 电子科技大学 具有衬底上复合半导体层的氮化镓异质结场效应晶体管

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194819A (zh) * 2011-04-26 2011-09-21 电子科技大学 一种基于MOS控制的增强型GaN异质结场效应晶体管
CN109390399A (zh) * 2017-08-04 2019-02-26 无锡华润上华科技有限公司 一种ldmos器件及其制造方法和电子装置
CN108447913A (zh) * 2018-05-21 2018-08-24 电子科技大学 一种集成肖特基二极管的ldmos器件
CN111200006A (zh) * 2018-11-19 2020-05-26 无锡华润上华科技有限公司 横向双扩散金属氧化物半导体场效应管及其制备方法
CN109888009A (zh) * 2019-01-28 2019-06-14 西安电子科技大学 具有AlGaN/GaN异质结的横向晶体管及其制作方法
CN114175219A (zh) * 2019-08-06 2022-03-11 三菱电机株式会社 半导体装置及其制造方法
CN110544722A (zh) * 2019-08-14 2019-12-06 西安电子科技大学 一种栅控双极-场效应复合氮化镓横向双扩散金属氧化物半导体晶体管
CN110649096A (zh) * 2019-10-08 2020-01-03 电子科技大学 一种高压n沟道HEMT器件
CN114361244A (zh) * 2022-03-18 2022-04-15 北京芯可鉴科技有限公司 Ldmosfet器件、制作方法及芯片
CN114420760A (zh) * 2022-03-28 2022-04-29 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

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