CN115066975B - 使用集成电路的层2下行数据在线处理 - Google Patents

Abstract

公开了用于层2下行数据处理的装置和方法的实施例。在一个示例中，基带芯片包括多个层2电路和可操作地耦合到层2电路的微控制器单元(MCU)。层2电路用于接收层1传输块，并以在线方式从层1传输块生成层3数据包。MCU用于通过多组命令控制至少一个层2电路从层1传输块生成层3数据包。

Description

使用集成电路的层2下行数据在线处理

相关申请的交叉引用

本申请要求于2020年1月28日提交的发明名称为“HIGH SPEED,LOW COST,LOWPOWER SCALABLE 4G/5G DOWNLINK MAC DATA PLANE DESIGN USING IN-LINEPROGRAMMABLE AND AUTOMATED HARDWARE ACCELERATIONS”、申请号为No.62/966,910的美国临时专利申请的优先权，其全部内容以引入的方式并入本文。

技术领域

本公开实施例涉及用于无线通信的装置和方法，尤其涉及一种基带芯片以及用于层2下行数据处理的方法。

背景技术

无线通信***被广泛部署以提供各种电信服务，例如电话、视频、数据、消息和广播。在蜂窝通信如第4代(4th-generation，4G)长期演进(long term evolution，LTE)和第5代(5th-generation，5G)新空口(new radio，NR)中，第3代合作伙伴计划(3rd generationpartnership project，3GPP)定义了无线层2(radio layer 2)(本文称为“层2”)作为与用户面(也称为“数据面”)相对应的协议栈结构的一部分，栈中从高到底包括分组数据汇聚协议(packet data convergence protocol，PDCP)层、无线链路控制(radio link control，RLC)层、以及媒体访问控制(medium access control，MAC)。5G NR中的层2还包括服务数据适配协议(service data adaptation protocol，SDAP)层。

发明内容

公开了用于层2下行数据处理的装置和方法的实施例。

在一个示例中，一种基带芯片包括多个层2电路和可操作地耦合到层2电路的微控制器单元(microcontroller unit，MCU)。层2电路用于接收层1传输块，并以在线(in-line)方式从层1传输块生成层3数据包。MCU用于通过多组命令控制至少一个层2电路从层1传输块生成层3数据包。

在另一示例中，一种基带芯片包括缓冲器、MAC电路、RLC电路、以及PDCP电路。缓冲器用于存储层1传输块。MAC电路用于处理从缓冲器接收的层1传输块的MAC首部。RLC电路用于处理从MAC电路接收的层1传输块的RLC首部。PDCP电路用于处理从RLC电路接收的层1传输块的PDCP首部，处理从缓冲器接收的层1传输块的有效载荷，以及基于处理后的层1传输块的PDCP首部和有效载荷生成层3数据包。

在另一示例中，公开了用于层2下行数据处理的方法。MCU接收基于与层1传输块有关的信息的第一组结果状态。MCU基于第一组结果状态提供第一组命令，以控制MAC电路处理层1传输块的MAC首部。MCU接收基于MAC电路的处理结果的第二组结果状态。MCU基于第二组结果状态提供第二组命令，以控制RLC电路处理层1传输块的RLC首部。MCU接收基于RLC电路的处理结果的第三组结果状态。MCU基于第三组结果状态提供第三组命令，以控制PDCP电路处理层1传输块的PDCP首部和有效载荷，并基于处理后的层1传输块的PDCP首部和有效载荷生成层3数据包。

附图说明

附图并入本文并形成说明书的一部分，示出了本公开的实施例，并且与说明书一起进一步解释本公开的原理并使相关领域的技术人员能够作出和使用本公开。

图1示出了根据本公开一些实施例的示例性无线网络。

图2示出了根据本公开一些实施例的装置的框图，该装置包括基带芯片、射频(radio frequency，RF)芯片、以及主机芯片。

图3示出了根据本公开一些实施例的示例性用户面协议栈的框图。

图4A示出了使用基带处理器实现层2下行数据处理的基带芯片的框图。

图4B示出了图4A所示的基带芯片的数据流。

图5A和图5B示出了根据本公开一些实施例的分别在交互模式和自动模式下使用层2电路和MCU实现层2下行数据处理的示例性基带芯片的详细框图。

图5C示出了根据本公开一些实施例的图5A和图5B所示的基带芯片的示例性数据流。

图6示出了根据本公开一些实施例的用于层2下行数据处理的示例性方法的流程图。

图7示出了根据本公开一些实施例的示例性节点的框图。

将参照附图描述本公开的实施例。

具体实施方式

尽管讨论了具体的配置和结构，但应当理解，这只是为了说明的目的。相关领域的技术人员将认识到，在不背离本公开的精神和范围的情况下，可以使用其他配置和结构。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。

需要注意的是，说明书中对“一个实施例”、“一实施例”、“示例实施例”、“一些实施例”、“某些实施例”等的引用表明所描述的实施例可以包括特定特征、结构或特性，但不一定每个实施例都包括特定特征、结构或特性。此外，这些短语不一定指同一个实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，相关领域的技术人员都可以结合其他实施例来实现这种特征、结构或特性。

通常，可以至少部分地从上下文中的使用来理解术语。例如，本文使用的术语“一个或多个”至少部分地取决于上下文，可用于描述单数形式的任何特征、结构或特性，或可用于描述复数形式的特征、结构或特征的组合。类似地，诸如“一”、“一个”或“所述”之类的术语也可以被理解为表示单数用法或表示复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在表示一组排他的因素，而是可以允许存在不一定明确描述的附加因素，这也至少部分地取决于上下文。

现在将参考各种装置和方法来描述无线通信***的各个方面。这些装置和方法将在下面的具体实施方式中进行描述，并在附图中通过各种框、模块、单元、组件、电路、步骤、操作、过程、算法等(统称为“元素”)来说明。这些元素可以使用电子硬件、固件、计算机软件或其任何组合来实现。这些元素是作为硬件、固件还是软件实现取决于特定应用和对整个***的设计约束。

本文描述的技术可用于各种无线通信网络，例如码分多址(code divisionmultiple access，CDMA)***、时分多址(time division multiple access，TDMA)***、频分多址(frequency division multiple access，FDMA)***、正交频分多址(orthogonalfrequency division multiple access，OFDMA)***、单载波频分多址(single-carrierfrequency division multiple access，SC-FDMA)***和其他网络。术语“网络”和“***”经常互换使用。CDMA网络可以实现无线接入技术(radio access technology，RAT)，例如通用陆地无线电接入(universal terrestrial radio access，UTRA)、演进的UTRA(evolvedUTRA，E-UTRA)、CDMA 2000等。TDMA网络可以实现例如GSM的RAT。OFDMA网络可以实现例如LTE或NR的RAT。本文描述的技术可用于上述无线网络和RAT，以及其他无线网络和RAT。

在已知方案中，层2数据处理，例如处理从在下行用户面中的层1接收的传输块，通常使用在诸如中央处理单元(central processing unit，CPU)或数字信号处理器(digitalsignal processor，DSP)等通用基带处理器上执行的软件模块来实现。在处理过程中，需要在通用基带处理器和外部存储器(例如***存储器)之间频繁传输数据，例如，以在各层之间进行缓冲。因此，用于层2数据处理的已知方案存在功耗高、数据缓冲器大和处理延迟长的问题。

根据本公开的各种实施例提供了一种改进方案，用于使用诸如专用集成电路(application-specific integrated circuit，ASIC)的专用层2电路以在线方式实现层2下行数据处理，从而实现高性能、低成本、低功耗的层2下行数据处理和传输。专用的层2电路可以在实时传输时即时处理(例如，格式化、映射、错误检查等)数据。也就是说，公开的硬件实现方式可以通过层2协议栈中的每一层以在线方式处理下行数据，而不必频繁访问***存储器中的数据，从而减少处理延迟、缓冲器大小和功耗。

为了适应层1数据速率，公开的具有专用层2电路的基带芯片可以工作在交互模式或自动模式。在交互模式中，MCU控制一个或多个层2电路，使得层2电路可编程。例如，可以使用MCU进行编程，从而修改数据处理流和操作。层2电路还可以将处理结果报告回MCU，使得MCU可以例如通过基于来自层2协议栈的下层(即下行处理的前一级)的处理结果改变命令的优先级，动态生成或更新控制命令。由此，层2电路可以非常灵活地适应协议数据流要求的各种变化。在一些实施例中，在交互模式中使用多个MCU，以通过使每个MCU专用于相应一个层2电路来提高数据速率性能。

在层1数据速率超出交互模式的处理能力时，基带芯片可以工作在自动模式，在该模式下，层2电路的控制命令可以由层2协议栈中的下层的另一层2电路自动生成，而不是由MCU生成。在一些实施例中，层2协议栈中某一层的首部由对应的层2电路处理，处理后的首部由该层2电路用于生成控制命令以控制上层中的另一个层2电路，从而不需要向MCU报告处理结果。因此，层2下行数据可以实现自动硬件数据处理，这进一步提高了处理速度并减少了芯片尺寸和功耗。

在一些实施例中，直到层1传输块的有效载荷准备好由PDCP电路处理之前，每个层1传输块的有效载荷不会被拉取和读取，并且层1传输块的MAC首部、RLC首部、和PDCP首部被就地处理而无需读取整个传输块。通过使MAC电路和RLC电路无需处理层1传输块的有效载荷，可以进一步降低功耗。

此外，层2电路可根据数据流的数量、每个数据流的吞吐量、和总数据流进行扩展。层2电路可以具有可扩展数量的数据缓冲器和数据路径，可以适应从高到低的数据速率应用。在交互模式下，MCU的数量也是可扩展的，随着***的扩展而添加或移除MCU。每个MCU可以通过基带芯片上的片上存储器(例如，用于命令和状态队列)、本地总线和中断与层2电路进行通信。此外，层2电路和MCU的时钟频率也是可扩展的。例如，较低的时钟频率可以使得芯片尺寸、成本和功耗较小。

图1示出了根据本公开一些实施例的示例性无线网络100，其中可以实现本公开的某些方面。如图1所示，无线网络100可以包括节点网络，节点例如是用户设备(userequipment，UE)102、接入节点104和核心网元106。用户设备102可以是任何终端设备，例如移动电话、台式电脑、笔记本电脑、平板电脑、车载电脑、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器或任何其他能够接收、处理和传输信息的设备，例如车联网(vehicleto everything，V2X)网络、集群网络、智能电网节点或物联网(Internet-of-Things，IoT)节点的任何成员。应当理解，用户设备102被示为移动电话只是为了说明而不是作为限制。

接入节点104可以是与用户设备102通信的设备，例如无线接入点、基站(basestation，BS)、节点B、增强型节点B(enhanced Node B，eNodeB或eNB)、下一代节点B(next-generation NodeB，gNodeB或gNB)、集群主节点等。接入节点104可以具有到用户设备102的有线连接、到用户设备102的无线连接或其任意组合。接入节点104可以通过多个连接连接到用户设备102，并且用户设备102可以连接到除了接入节点104之外的其他接入节点。接入节点104也可以连接到其他用户设备。应当理解，接入节点104被示为无线电塔只是为了说明而不是作为限制。

核心网元106可以服务于接入节点104和用户设备102以提供核心网服务。核心网元106的示例可以包括归属用户服务器(home subscriber server，HSS)、移动性管理实体(mobility management entity，MME)、服务网关(serving gateway，SGW)或分组数据网络网关(packet data network gateway，PGW)。这些是演进分组核心(evolved packet core，EPC)***的核心网元的示例，EPC***是LTE***的核心网。LTE和其他通信***中可以使用其他核心网元。在一些实施例中，对于NR***的核心网，核心网元106包括接入和移动性管理功能(mobility management function，AMF)设备、会话管理功能(session managementfunction，SMF)设备或用户面功能(user plane function，UPF)设备。可以理解，核心网元106被示为一组机架式服务器只是为了说明而不是作为限制。

核心网元106可以与诸如互联网108或另一互联网协议(Internet Protocol，IP)网络的大型网络连接，以在任何距离上传送分组数据。这样，来自用户设备102的数据可以传送到连接到其他接入点的其他用户设备，包括例如有线或无线连接到互联网108的计算机110，或者通过路由器114无线连接到互联网108的平板电脑112。因此，计算机110和平板电脑112提供了可能的用户设备的附加示例，并且路由器114提供了另一可能的接入节点的示例。

提供机架式服务器的一般示例作为核心网元106的说明。然而，核心网中可能有多个元件，包括数据库服务器，例如数据库116，以及安全和认证服务器，例如，认证服务器118。例如，数据库116可以管理与用户订阅网络服务有关的数据。归属位置寄存器(homelocation register，HLR)是蜂窝网络的订户信息标准化数据库的示例。类似地，认证服务器118可以处理用户、会话等的认证。在NR***中，认证服务器功能(authenticationserver function，AUSF)设备可以是执行用户设备认证的特定实体。在一些实施例中，单服务器机架可以处理多个这样的功能，使得核心网元106、认证服务器118和数据库116之间的连接可以是单个机架内的本地连接。

图1中的每个元件可以被认为是无线网络100的节点。在图7中的节点700的描述中，提供了关于节点的可能实现方式的更多细节作为示例。节点700可以被配置为图1中的用户设备102、接入节点104或核心网元106。类似地，节点700也可以配置为图1中的计算机110、路由器114、平板电脑112、数据库116或认证服务器118。如图7所示，节点700可以包括处理器702、存储器704和收发器706。这些组件被示为通过总线彼此连接，但是也允许其他连接类型。当节点700是用户设备102时，还可以包括附加组件，例如用户界面(userinterface，UI)、传感器等。类似地，当节点700被配置为核心网元106时，节点700可以被实现为服务器***中的刀片(blade)。其他实现方式也是可能的。

收发器706可以包括用于发送和/或接收数据的任何合适的设备。节点700可以包括一个或多个收发器，但为了简洁仅示出了一个收发器706。天线708被示为节点700的可能通信机制。可以使用多个天线和/或天线阵列。此外，节点700的示例可以使用有线技术而不是无线技术(或除无线技术之外)进行通信。例如，接入节点104可以与用户设备102无线通信，并且可以通过有线连接(例如，通过光缆或同轴电缆)与核心网元106通信。还可以包括其他通信硬件，例如网络接口卡(network interface card，NIC)。

如图7所示，节点700可以包括处理器702。虽然只示出了一个处理器，但是可以理解可以包括多个处理器。处理器702可以包括微处理器、MCU、数字信号处理器(digitalsignal processor，DSP)、专用集成电路(application-specific integrated circuit，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)、可编程逻辑器件(programmable logic device，PLD)、状态机、门控逻辑、分立硬件电路、以及用于执行本公开描述的各种功能的其他合适的硬件。处理器702可以是具有一个或多个处理核心的硬件设备。处理器702可以执行软件。无论称为软件、固件、中间件、微码、硬件描述语言还是其他，软件应广义地解释为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用程序、软件应用程序、软件包、例程、子例程、对象、可执行文件、执行线程、过程、功能等。软件可以包括以解释语言、编译语言或机器代码编写的计算机指令。在广泛的软件类别下，也允许使用其他用于指导硬件的技术。

如图7所示，节点700还可以包括存储器704。虽然只示出了一个存储器，但是应当理解可以包括多个存储器。存储器704可以广泛地包括内存和存储器。例如，存储器704可以包括随机存取存储器(random-access memory，RAM)、只读存储器(read-only memory，ROM)、静态RAM(static RAM，SRAM)、动态RAM(dynamic RAM，DRAM)、铁电RAM(ferro-electric RAM，FRAM)、电可擦可编程ROM(electrically erasable programmable ROM，EEPROM)、CD-ROM或其他光盘存储、硬盘驱动器(hard disk drive，HDD)，例如磁盘存储或其他磁性存储设备、闪存驱动器、固态驱动器(solid-state drive，SSD)或任何其他可用于携带或存储以可以由处理器702访问和执行的指令的形式的期望的程序代码。广义地说，存储器704可以由任何计算机可读介质实现，例如非暂时性计算机可读介质。

处理器702、存储器704和收发器706可以在节点700中以各种形式实现，以执行无线通信功能。在一些实施例中，节点700的处理器702、存储器704和收发器706在一个或多个片上***(system-on-chip，SoC)上实现(例如，集成在SoC)。在一个示例中，处理器702和存储器704可以集成在应用处理器(application processor，AP)SoC(有时称为“主机”，本文称为“主机芯片”)上，APSoC在操作***(operating system，OS)环境中进行应用处理，包括生成要传输的原始数据。在另一个示例中，处理器702和存储器704可以集成在基带处理器(baseband processor，BP)SoC(有时称为“调制解调器”，在此称为“基带芯片”)上，BPSoC将例如来自主机芯片的原始数据转换成可用于调制用于传输的载波频率的信号，反之亦然，BPSoC可以运行实时操作***(real-time operating system，RTOS)。在又一个示例中，处理器702和收发器706(以及在某些情况下的存储器704)可以集成在RF SoC(有时称为“收发器”，本文称为“RF芯片”)上，RF SoC发送和接收RF信号。可以理解，在一些示例中，主机芯片、基带芯片和RF芯片中的一些或全部可以集成为单个SoC。例如，基带芯片和RF芯片可以集成为单个SoC，该SoC管理用于蜂窝通信的所有无线功能。

参见图1，在一些实施例中，无线网络100的任何合适节点(例如用户设备102或节点节点104)经由下行链路(downlink，DL)在向另一节点发送信号时，例如，从用户设备102发送到接入节点104，或相反，可以使用基带芯片上的专用层2电路(有时由MCU控制)以在线方式处理层2数据，这将在下文具体描述。因此，与使用在处理器结合***存储器上实现的软件模块来处理层2数据的已知方案相比，由于硬件加速，可以提高数据速率，通过减少存储器使用可以降低芯片成本，还可以降低功耗。

图2示出了根据本公开一些实施例的包括基带芯片202、RF芯片204、以及主机芯片206的装置200的框图。装置200可以是图1中的无线网络100的任何合适节点的示例，例如用户设备102或接入节点104。如图2所示，装置200可以包括基带芯片202、RF芯片204、主机芯片206、以及一个或多个天线210。在一些实施例中，基带芯片202由相对于图7描述的处理器702和存储器704实现，RF芯片204由相对于图7描述的处理器702、存储器704、以及收发器706实现。除了每个芯片202、204或206上的片上存储器(也称为“内部存储器”，例如寄存器、缓冲器或高速缓存)之外，装置200还可以包括外部存储器208(例如，***存储器或主存储器)，外部存储器208可以通过***/主总线被每个芯片202、204或206共享。尽管基带芯片202在图2中被示为独立的SoC，但可以理解的是，如上所述，在一个示例中，基带芯片202和RF芯片204可以集成为一个SoC；在另一示例中，基带芯片202和主机芯片206可以集成为一个SoC；在又一示例中，基带芯片202、RF芯片204和主机芯片206可以集成为一个SoC。

在上行链路中，主机芯片206可以生成原始数据并将其发送到基带芯片202以进行编码、调制和映射。基带芯片202还可以访问由主机芯片206生成并存储在外部存储器208中的原始数据，例如，使用直接存储器访问(direct memory access，DMA)进行访问。基带芯片202可以首先编码(例如，通过源编码和/或信道编码)原始数据并使用任何合适的调制技术调制编码后的数据，调制技术例如是多相预共享密钥(multi-phase pre-shared key，MPSK)调制或正交幅度调制(quadrature amplitude modulation，QAM)。基带芯片202可以执行任何其他功能，例如符号或层映射，以将原始数据转换成可用于调制载波频率以进行传输的信号。在上行链路中，基带芯片202可以将调制信号发送到RF芯片204。RF芯片204可以通过发射器(Tx)将数字形式的调制信号转换为模拟信号，即RF信号，并执行任何合适的前端RF功能，例如滤波、上变频或采样率转换。天线210(例如，天线阵列)可以发射由RF芯片204的发射器提供的RF信号。

在下行链路中，天线210可以接收RF信号并将RF信号传递到RF芯片204的接收器(Rx)。RF芯片204可以执行任何合适的前端RF功能，例如滤波、下变频、或采样率转换，并将射频信号转换为可以被基带芯片202处理的低频数字信号(基带信号)。在下行链路中，基带芯片202可以对基带信号进行解调和解码，以提取可以由主机芯片206处理的原始数据。基带芯片202可以执行附加功能，例如错误检查、解映射、信道估计、解扰等。基带芯片202提供的原始数据可以直接发送到主机芯片206或存储在外部存储器208。

图3示出了根据本公开一些实施例的示例性用户面协议栈的框图。节点(用户设备102或接入节点104)的基带芯片202可以实现例如由3GPP在标准中定义的协议栈，协议栈包括一组网络协议层，该组网络协议层一起工作以提供网络功能。根据3GPP标准，LTE和NR的无线协议架构可被分离成承载用户业务的用户面和承载信令流量的控制面。例如，在用户面中，应用可创建由诸如传输控制协议(transmission control protocol，TCP)、用户数据报协议(user datagram protocol，UDP)、或互连协议(interconnect protocol，IP)的协议处理的数据包。在控制面中，可以通过无线资源控制(Radio Resource Control，RRC)协议来生成信令消息。如图3所示，每个用户设备302(例如，图1中的用户设备102中的示例)和基站304(例如，图1中的接入节点104的示例)可以实现LTE或NR的用户面的协议栈。每个层负责处理以IP数据或原始用户数据形式的用户面数据包，以确保数据传输是安全、及时和无差错的。

LTE或NR用户面中的层3可以包括用户设备302中的IP层，IP层用于提供例如IP数据包形式的用户数据。按照协议栈中从高到低的顺序，LTE中的层2可以由PDCP层、RLC层和MAC层组成。NR中的层2还可以包括服务数据适配协议(Service Data AdaptationProtocol，SDAP)层。由于新的服务质量(Qualify of Service，QoS)框架，SDAP层可以在QoS流和数据无线承载(data radio bearer，DRB)之间进行映射。也就是说，SDAP层可以将QoS流中的数据包分类到DRB。由于反射QoS，SDAP层还可以在下行数据包中标记QoS流ID(QoSflow ID，QFI)，由于新的QoS框架，SDAP层还可以在上行数据包中标记QFI。

用户面中的PDCP层可以执行上行链路中的鲁棒首部压缩(robust headercompression，ROHC)和安全功能，例如完整性检查和加密，以及执行下行链路中的ROHC解压缩和解密。PDCP层可以从上层即层3接收PDCP服务数据单元(service data unit，SDU)形式的数据包，并将处理后的数据以PDCP协议数据单元(protocol data unit，PDU)的形式传递给下层，例如，RLC层。PDCP层还可以执行序列编号、重排序、重复检测、PDCP PDU路由、PDCPSDU丢弃等。

用户面中的RLC层可以将从上层接收的数据包(例如，PDCP PDU/RLC SDU)分段或连接成每个RLC PDU。也就是说，RLC层可以将小数据包打包在一起以形成大数据包(例如，在LTE中)，或将大数据包分解为多个小数据包。根据操作模式(例如，透明模式(transparent mode，TM)、未确认模式(unacknowledged mode，UM)、或确认模式(acknowledged mode，AM))，RLC层还可以在AM模式下通过自动重复请求(automaticrepeat request，ARQ)执行纠错，在UM和AM模式下执行RLC SDU重组，在UM和AM模式下执行重复检测，以及在UM和AM模式下执行RLC SDU丢弃。在一些实施例中，RLC层通过***重传的数据包来执行RLC重传。

用户面中的MAC层可以在逻辑信道和传输信道之间映射。在上行链路中，MAC层可以将来自一个或多个逻辑信道的MAC SDU复用到待在传输信道上传送到下层(即层3)的MACPDU上。在上行链路中，MAC层可以从在传输信道上从下层传递的传输块解复用成来自一个或不同逻辑信道的MAC SDU。MAC层还可以执行调度、信息报告、通过混合ARQ(hybrid ARQ，HARQ)的纠错、通过动态调度在用户设备之间进行优先级处理、通过逻辑信道优先化在逻辑信道之间进行优先级处理、以及填充。

LTE或NR中的层1包括物理(physical，PHY)层，其携带通过上行链路中的空中接口从MAC层传输信道接收的例如传输块(transport block，TB)形式的所有信息，在下行链路中也是如此。层1还可以为RRC层执行链路自适应、功率控制、小区搜索(用于初始同步和切换)和其他测量(在同一网络内或不同网络之间)。

作为使用由通用处理器执行的软件模块实现层2下行数据处理的已知方案的一个示例，图4A示出了使用基带处理器408实现层2下行数据处理的基带芯片402的框图，图4B示出了图4A所示的基带芯片402的数据流。装置400(例如用户设备或基站)包括通过主总线424彼此连接的基带芯片402、主机芯片404、以及外部存储器406。基带芯片402包括基带处理器408、本地存储器410、DMA 412、以及MAC层到PHY层接口(MAC Layer-to-PHY Layerinterface，MAC-PHY I/F)414，这些组件中的每个都通过主总线424可操作地耦合到外部存储器406。

如图4B所示，为了执行层2下行数据处理，包括SDAP模块416、PDCP模块418、RLC模块和MAC模块422的多个软件模块由基带处理器408执行，基带处理器408是通用处理器，例如CPU或DSP，并不专用于层2下行数据处理。基带处理器408还负责基带芯片402的任何其他功能，并且可以在执行层2下行数据处理时被具有更高优先级的其他进程中断。另一方面，基带处理器408不以在线方式处理层2下行数据，这意味着通过每个模块422、420、418或416的数据不是连续的数据流/流。例如，在处理期间的中间数据包(例如PDCP SDU、PDCP PDU/RLC SDU、RLC PDU/MAC SDU或MAC PDU)需要频繁地通过主总线424存储到外部存储器406(例如，***存储器)和从外部存储器406中访问。层2下行数据处理的输出，即层3数据包(例如，IP数据包)，也首先由基带处理器408发送到外部存储器406，然后在层3准备好接收层3数据包时由层3从外部存储器406中访问。因此，使用通用处理器结合外部存储器的层2下行数据处理的软件实现方式会降低处理速度并增加内存使用和功耗。

相反地，图5A和图5B示出了根据本公开一些实施例的分别在交互模式和自动模式下使用层2电路和MCU实现层2下行数据处理的示例性基带芯片502的详细框图。图5C示出了根据本公开一些实施例的如图5A和图5B所示的基带芯片502的示例性数据流。在一些实施例中，层2电路508包括SDAP电路520、PDCP电路522、RLC电路524和MAC电路526。如下文详细描述的，由图4A中的基带处理器408执行的软件模块(例如，SDAP模块416、PDCP模块418、RLC模块420和MAC模块422)可以替换为专用集成电路(integrated circuit，IC)(例如，SDAP电路520、PDCP电路522、RLC电路524和MAC电路526)，以进行层2下行链路数据处理，从而提高性能并降低成本。在一些实施例中，SDAP电路520、PDCP电路522、RLC电路524和MAC电路526电路中的每一个是如上文关于图3所描述的专用于执行层2用户面中的相应层的功能的IC。例如，SDAP电路520、PDCP电路522、RLC电路524和MAC电路526电路中的每一个都可以是ASIC，ASIC为特定用途定制，而非用于通用用途，因此，与通用处理器相比，ASIC以高速、小芯片尺寸和低功耗见称。

基带芯片502可以工作在交互模式或自动模式，在交互模式下，一个或多个专用IC(例如，SDAP电路520、PDCP电路522、RLC电路524和/或MAC电路526)由MCU 510控制，在自动模式下，MCU 510可以不参与控制专用IC。与上行数据速率由具有基带芯片502的装置500(例如，用户设备102)确定和控制的层2上行过程不同，层2下行过程中的下行数据速率不是由具有基带芯片502的装置500(例如，用户设备102)确定和控制的，而是取决于基站(未示出，例如接入节点104)。因此，装置500的基带芯片502需要适应基站使用的任何速度，例如，层1数据速率。否则，基带芯片502可能会丢失数据包并导致性能下降。在一些实施例中，基带芯片502工作在交互模式下，其中一个或多个专用IC(例如，SDAP电路520、PDCP电路522、RLC电路524和/或MAC电路526)和MCU 510可以通过交换控制命令和结果状态进行交互。在一些实施例中，基带芯片502工作在自动模式下，其中专用IC在没有MCU 510干预的情况下生成控制命令。因此，基带芯片502可以在层1数据速率相对较慢时切换到交互模式，在层1数据速率相对较高时切换到自动模式。

装置500可以是图1中的无线网络100的任何合适的节点，例如用户设备102或接入节点104(例如，包括LTE中的eNB或NR中的gNB的基站)。如图5A和5B所示，装置500可以包括基带芯片502、主机芯片504、外部存储器506、以及可操作地耦合基带芯片502、主机芯片504和外部存储器506的主总线538(也称为“***总线”)。也就是说，基带芯片502、主机芯片504和外部存储器506可以通过主总线538交换数据。主机芯片504可以是上述图2中的主机芯片206的示例，用于生成尚未由基带芯片502的PHY层编码和调制的原始数据。在一些实施例中，根据任何合适的协议，例如TCP、UDP或IP，原始数据被格式化为数据包，例如IP数据包。外部存储器506可以是上述图2中描述的外部存储器208的示例，其可由主机芯片504、基带芯片502或装置500中的任何其他合适的组件共享，例如装置500的***存储器(也称为“主存储器”或“主存”)。在一些实施例中，外部存储器506存储待由基带芯片502的层2电路508处理的层1原始数据(例如，传输块)，并且存储由层2电路508生成的已处理数据(例如，IP数据包)供层1(例如IP层)访问。不同于图4A中的外部存储器406，外部存储器506可以不存储层2电路508的任何中间数据，例如PDCP PDU/RLC SDU或RLC PDU/MAC SDU。

如图5A和5B所示，基带芯片502还可以包括多个直接存储器访问(DMA)通道，包括第一DMA通道(DMA CH1)516和第二DMA通道(DMA CH2)518。每个DMA通道516或518可以允许特定的层2电路508独立于主机芯片504直接访问外部存储器506。在一些实施例中，DMA通道516和518可以包括DMA控制器和任何其他合适的输入/输出(input/output，I/O)电路。如图5A和5B所示，基带芯片502还可以包括本地存储器514，例如基带芯片502上的片上存储器，其区别于作为不在基带芯片502上的片外存储器的外部存储器506。在一些实施例中，本地存储器514包括一个或多个L1、L2、L3或L4高速缓存。层2电路508也可以通过主总线538访问本地存储器514。

如图5A和5B所示，基带芯片502还可以包括存储器512，存储器512可以被层2电路508和MCU 510共享(例如，由两者访问)。应当理解，尽管存储器512被示为独立于本地存储器514的单独存储器，但在一些示例中，存储器512和本地存储器514可以是同一物理存储结构(例如SRAM)的本地分区。在一个示例中，本地存储器514中的逻辑分区可以专用于或被动态分配给层2电路508和MCU 510，以在基带芯片502处于交互模式时交换控制命令和结果状态。在一些实施例中，存储器512包括用于分别存储多组命令的多个命令队列534，以及用于分别存储多组结果状态的多个状态队列536。每对对应的命令队列534和状态队列536可以专用于层2电路508之一，这将在下文参照图5A基带芯片502工作在交互模式时详细描述。

如图5A和5B所示，基带芯片502还可以包括本地总线540。在一些实施例中，MCU510通过本地总线540可操作地耦合到存储器512和主总线538。如下面关于图5A详细描述的，当基带芯片502工作在交互模式时，MCU 510可以用于生成多组控制命令，并通过本地总线540和中断将每组命令存储到存储器512中的相应命令队列534中。MCU 510还可以通过本地总线540和中断从存储器512中的状态队列536分别接收多组结果状态。在一些实施例中，MCU 510基于来自层2协议栈中的下层(例如，层2下行处理中的前一级)的一组结果状态生成一组命令。通过存储器512中的命令队列534中的控制命令，MCU 510可操作地耦合到层2电路508并控制层2电路508的操作以处理层2下行数据。应当理解，尽管图5A中示出了一个MCU 510，但MCU的数量是可扩展的，从而在一些示例中可以使用多个MCU。还应当理解，在一些实施例中，存储器512可以是MCU 510的一部分，例如，与MCU 510集成的高速缓存。还应当理解，不管命名如何，任何可以生成控制命令以控制层2电路508的操作并检查层2电路508的结果状态的合适处理单元都可以被认为是本文公开的MCU 510。

参考层2电路508，层2电路508可以用于接收层1传输块(作为层2电路508的输入)并以在线方式从层1传输块生成层3数据包(作为层2电路508的输出)。在一些实施例中，层2电路508用于将数据(例如，层1传输块)传输通过层2电路508的每一层，而无需将数据(例如，层1传输块)存储在外部存储器506中，如图5C所示。数据可以在层2中从下层流向上层(例如，MAC电路526、RLC电路524和PDCP电路522)。

如图5A所示，基带芯片502工作在交互模式，MCU 510可操作地耦合到层2电路508并用于通过多组命令控制层2电路508从层1传输块生成层3数据包。在一些实施例中，除了SDAP电路520、PDCP电路522、RLC电路524和MAC电路526(这些电路中的每一个对应于LTE或NR中的层2用户面中的一层)之外，层2电路508还包括额外的硬件组件，包括流控制缓冲器528、MAC-PHY接口530和缓冲器管理(buffer management，BM)电路532。

如图5A所示，MAC-PHY接口530可操作地耦合到流控制缓冲器528并用于从层1(例如，PHY层)接收层1传输块。MAC-PHY接口530的操作可以基于来自MCU 510的一组接口命令来控制。在一些实施例中，MCU 510用于生成一组接口命令并将该组接口命令存储/写入到存储器512中的接口命令队列534中，使得MAC-PHY接口530根据由MCU 510分配给接口命令的优先级从接口命令队列534检索/读取该组接口命令。每个层1传输块可以包含来自前一个无线子帧的数据，具有多个或部分数据包，具体取决于调度和调制。每个层1传输块可以对应于一个MAC PDU，并包括有效载荷(例如，具有加密数据)和多个首部(例如，MAC首部、RLC首部和PDCP首部)。

在一些实施例中，每个层1传输块被划分为多个码块(code block，CB)，MAC-PHY接口530通过码块相关信号以每个代码块为单位接收层1传输块，码块相关信号例如是指示码块的数据值的CB_DATA，指示新码块的开始的CB_START，指示码块长度的CB_LENGHT，以及指示码块在所接收的传输块中的顺序号的CB_INDEX。MAC-PHY接口530还可以接收状态信号，例如，指示接收的分组数据的有效周期的DATA_READY和指示传输块索引的TB_ID。在一些实施例中，来自MCU 510的接口控制命令至少部分地基于由MAC-PHY接口530接收的一个或多个信号产生。MAC-PHY接口530还可以用于例如在MAC-PHY接口的处理完成、停止或中断时获得处理结果，并将指示处理结果的一组结果状态存储到存储器512中的接口状态队列536中。例如，MAC-PHY接口530接收到的传输块的每个码块的每个层1传输块可以触发MCU 510开始控制SDAP电路520、PDCP电路522、RLC电路524和/或MAC电路526执行相应的层2下行数据处理功能。

如图5A所示，流控制缓冲器528可操作地耦合到MAC-PHY接口530并用于存储由MAC-PHY接口530接收的层1传输块。流控制缓冲器528可以是单独的物理存储组件或本地存储器514的一部分(例如，其逻辑分区)，专用于层2下行数据处理。在一些实施例中，流控制缓冲器528还用于例如在层1数据速率超过基带芯片502的峰值层2下行数据处理能力时，缓冲层1传输块以适应层1数据速率。与使用外部存储器406在层2下行数据处理中缓冲数据的已知方案(例如，图4B)不同，基带芯片502中的层2电路508以在线方式执行层2下行数据处理，而无需访问外部存储器506。为了适应较高的层1数据速率，流控制缓冲器528可以通过缓冲层1传输块来执行MAC-PHY流控制功能。可以理解，在一些示例中，可操作地耦合到流控制缓冲器528和MAC-PHY接口530的第二DMA通道518可以用于在流控制缓冲器528的容量例如由于极高的层1数据速率而过载时，将来自流控制缓冲器528或直接通过MAC-PHY接口530的一些层1传输块发送到外部存储器506，以使层1传输块溢出。

除了层1数据速率适配之外，流控制缓冲器528还可以用于在接收到的码块顺序不对时进行码块重组。此外，如下文详细描述的，可以单独处理每个层1传输块的有效载荷和首部，以减少基带芯片502的工作量和功耗。在一些实施例中，层1传输块的有效载荷存储在流控制缓冲器528中，直到层2电路508(例如，MAC电路526、RLC电路524和/或PDCP电路522)处理了层1传输块的首部。

如图5A所示，MAC电路526可操作地耦合到流控制缓冲器528和RLC电路524，并用于处理从流控制缓冲器528接收的层1传输块的MAC首部。MAC电路526对MAC首部的处理可以基于来自MCU 510的一组MAC命令进行控制。在一些实施例中，MCU 510用于从接口状态队列536检索/读取一组接口结果状态(即，来自MAC-PHY接口530的结果状态)，基于该组接口结果状态生成一组MAC命令，并将该组MAC命令存储/写入存储器512中的MAC命令队列534，使得MAC电路526可以根据MCU 510分配给MAC命令的优先级从MAC命令队列534中检索/读取该组MAC命令。例如，MAC命令可能需要基于MAC-PHY接口530处的处理结果进行调整，例如，等到下一个层1传输块的所***块都被接收并按顺序组织在流控制缓冲器528中后进行调整。在一些实施例中，MAC电路526用于仅处理MAC首部，而不处理存储在流控制缓冲器528中的层1传输块的有效载荷。例如，MAC电路526可以从层1传输块中提取MAC首部，并仅读取层1传输块的MAC首部，而不读取有效负载。可以理解，在一些示例中，MAC电路526也可以提取和读取层1传输块的其他首部，例如RLC首部和PDCP首部。然而，根据一些实施例，MAC电路526不读取层1传输块的有效载荷，并且不处理诸如RLC首部和PDCP首部之类的其他首部。

在一些实施例中，如上文关于图3中的MAC层所描述的，MAC电路526处理MAC首部中的功能由3GPP标准定义。例如，MAC电路526可以通过处理从流控制缓冲器528提取和读取的层1传输块的MAC首部来执行HARQ、MAC下行链路映射和/或MAC格式选择和测量。应当理解，如果MAC层的所需功能进行了任何更新或改变，MCU 510可以在其MAC命令中反映该更新或改变，以控制MAC电路526相应地动作。如图5A所示，MAC电路526还可以用于例如在MAC首部的处理完成、停止或中断时获得处理结果，并将指示处理结果的一组结果状态存储到存储器512中的MAC状态队列536中。

如图5A所示，RLC电路524可操作地耦合到MAC电路526和PDCP电路522，并用于处理从MAC电路526接收的层1传输块的RLC首部。RLC首部的处理可以基于来自MCU510的一组RLC命令进行控制。在一些实施例中，MCU 510用于从MAC状态队列536检索/读取一组MAC结果状态(即，来自第2层协议栈中的下层即MAC层的结果状态)，基于该组MAC结果状态生成一组RLC命令，并将该组RLC命令存储到/写入存储器512中的RLC命令队列534中，使得RLC电路524可以根据由MCU 510分配给RLC命令的优先级从RLC命令队列534中检索/读取该组RLC命令。例如，RLC命令可能需要基于下层(即MAC层)处MAC电路526的处理结果进行调整，例如，等到层1传输块的MAC首部已经被处理和/或MAC电路526已经从流控制缓冲器528中提取和读取了层1传输块的RLC首部再调整。

类似于MAC电路526，在一些实施例中，RLC电路524用于仅处理RLC首部，而不处理存储在流控制缓冲器528中的层1传输块的有效载荷。例如，MAC电路526可以提取并和读取存储在流控制缓冲器528中的层1传输块的MAC首部和RLC首部，并且RLC电路524可以从MAC电路526接收RLC首部。应当理解，在一些示例中，RLC电路524可以直接从流量控制缓冲器528提取和读取层1传输块的RLC首部。然而，根据一些实施例，RLC电路524不读取层1传输块的有效载荷，并且不处理其他首部，例如MAC首部和PDCP首部。也就是说，在一些实施例中，MAC电路526和RLC电路524都不处理存储在流控制缓冲器528中的层1传输块的有效载荷。

在一些实施例中，如上文关于图3中的RLC层所描述的，RLC电路524处理RLC首部的功能由3GPP标准定义。例如，RLC电路524可以通过处理从流控制缓冲器528中提取和读取的层1传输块的RLC首部，在三种模式下执行分段、重组、重复检测和/或按序递送。可以理解，如果RLC层的所需功能进行了任何更新或改变，MCU 510可以在其RLC命令中反映该更新或改变，以控制RLC电路524相应地动作。如图5A所示，RLC电路524还可以用于例如在RLC层的处理完成、停止或中断时获取处理结果，并将表示处理结果的一组结果状态存储到存储器512中的RLC状态队列536中。例如，RLC电路524可以处理RLC首部以检查序列号是否连续，并在RLC重排序窗口内将丢失的序列号作为其结果状态的一部分以存储器512中的位图的形式报告给MCU 510。或者，RLC电路524可以将接收到的序列号作为其结果状态的一部分以条目的形式报告给MCU 510。

如图5A所示，PDCP电路522可操作地耦合到RLC电路524和SDAP电路520，并用于处理从RLC电路524接收的层1传输块的PDCP首部。PDCP首部的处理可以基于来自MCU 510的一组PDCP命令进行控制。在一些实施例中，MCU 510用于从RLC状态队列536检索/读取一组RLC结果状态(即，来自层2协议栈中的下层即RLC层的结果状态)，基于该组RLC结果状态生成一组PDCP命令，并将该组PDCP命令存储到/写入到存储器512中的PDCP命令队列534中，使得PDCP电路522可以根据由MCU 510分配给PDCP命令的优先级从PDCP命令队列534中检索/读取该组PDCP命令。例如，PDCP命令可能需要基于在下层即RLC层处RLC电路524的处理结果进行调整，例如，等到层1传输块的RLC首部已经被处理和/或RLC电路524已从流控制缓冲器528中提取和读取层1传输块的PDCP首部后再调整。

在一些实施例中，PDCP电路522用于在读取和处理从流控制缓冲器528接收的层1传输块的有效载荷之前处理PDCP首部。例如，MAC电路526可以提取和读取存储在流控制缓冲器528中的层1传输块的MAC首部、RLC首部，以及PDCP首部，RLC电路524可以从MAC电路526接收RLC首部和PDCP首部，并且PDCP电路522可以从RLC电路524接收PDCP首部。应理解，在一些示例中，PDCP电路522可以直接从流控制缓冲器528中提取和读取层1传输块的PDCP首部。

在处理PDCP首部之后，PDCP电路522可以用于处理从流控制缓冲器528接收的层1传输块的有效载荷。在一些实施例中，有效载荷的处理至少部分地基于层1传输块的已处理PDCP首部，因此有效载荷的处理在PDCP首部的处理之后执行。在一些实施例中，有效载荷的处理还至少部分地基于层1传输块的已处理的RLC首部和/或已处理的MAC首部。可以理解，在一些示例中，PDCP首部的处理和RLC首部的处理可以独立地和/或同时地执行。然而，根据一些实施例，PDCP电路522是开始从流控制缓冲器528中拉取有效载荷的驱动级，并且是处理层1传输块的有效载荷的唯一层2电路508。在一些实施例中，PDCP电路522可以用于基于层1传输块的经处理的PDCP首部和有效载荷生成层3数据包。在一些实施例中，层3数据包还是基于处理后的RLC首部和/或MAC首部生成的。

在一些实施例中，如上文关于图3中的PDCP层所描述的，PDCP电路522处理PDCP首部、有效载荷以及生成层3数据包的功能由3GPP标准定义。例如，PDCP电路522可以执行ROHC首部解压缩、破译、解密、重排序、序列编号、重复删除和/或完整性保护。可以理解，如果PDCP层的所需功能进行了任何更新或改变，MCU 510可以在其PDCP命令中反映该更新或改变，以控制PDCP电路522相应地动作。如图5A所示，PDCP电路522还可以用于在PDCP层的处理完成、停止或中断时获得处理结果，并将指示处理结果的一组结果状态存储到存储器512中的PDCP状态队列536中。

如图5C所示，如上文详细描述的，层1传输块的有效载荷501和首部503可以由层2电路508(MAC电路526、RLC电路524和PDCP电路522)在不同的路径中分别读取和处理。例如，可以一起提取首部503并相应地上行发送到每个层电路508。也就是说，可以就地处理首部503，而无需读取整个层1传输块。如上文详细描述的，一旦首部503分别被层2电路508处理，有效载荷501然后可以被PDCP电路522(而不是MAC电路526和RLC电路524)读取和处理。

在NR中，SDAP电路520可以用于使PDCP电路522基于QoS来组织层3数据包。例如，SDAP电路520可以用作在层3数据包的QoS流和DRB之间映射的查找表(lookup table，LUT)。也就是说，SDAP电路520可以将QoS流中的层3数据包分类到DRB。SDAP电路520还可以在层3数据包中标记QoS流ID(QFI)。如图5C所示，SDAP电路520可以不直接处理数据流，而是监测并促使PDCP电路522组织由PDCP电路522处理的数据流。

此外，已知方案中使用由通用处理器执行的软件模块实现的层2下行数据处理的任何附加功能可以替换为作为基带芯片502中的层2电路508的一部分的硬件组件(例如ASIC)。在一些实施例中，缓冲器管理电路532用于通过将本地存储器514动态划分、分配和释放到用作例如存储器512或流控制缓冲器528的缓冲器中来管理本地存储器514的逻辑分区。在一些实施例中，缓冲器管理电路532还用于管理缓冲器以进行重传。

在交互模式下，通过使用MCU 510基于下层的处理结果来控制层2电路508的操作，MCU 510可以根据实时处理结果动态更新层2电路508的操作。此外，根据交互模式的需要，还可以通过对MCU 510进行编程来方便地扩展和更新层2电路508的功能。另一方面，为了提高基带芯片502在处理非常高的层1数据速率时的峰值处理能力，基带芯片502可以工作在自动模式，如图5B所示。在交互模式中，用于控制相应层2电路508的每组命令由MCU510生成，而与交互模式不同，在自动模式中，每个层2电路508可以生成用于控制层2协议栈的上层中的另一层2电路508的一组命令。换言之，层2电路508可以在全硬件加速模式下操作而无需与MCU 510交互。控制命令可以从协议层的首部中导出。换言之，可以解码层2协议栈中的下层的首部，以生成用于上层中的层2电路508的控制命令。

如图5B所示，MAC-PHY接口530可以用于接收层1传输块并将层1传输块转发到流控制缓冲器528。MAC-PHY接口530还可以用于基于与层1传输块相关的信息和接口查找表(LUT)电路542生成一组MAC命令。例如，与层1传输块相关的信息可以包括指示例如每个传输块或其中的码块的开始、长度和ID的状态信号，以及数据的有效性。接口LUT电路542可以将与层1传输块相关的信息索引或映射到对应的MAC命令。在一些实施例中，接口LUT电路542是用多路复用器实现的硬件查找表，多路复用器的选择线由地址信号驱动，并且多路复用器的输入是索引或映射中包含的元素的值。这些值可以是硬接线的，如在ASIC中，也可以由D锁存器提供。在一些实施例中，MAC-PHY接口530将该组MAC命令存储到/写入存储器512中的MAC命令队列534中，使得MAC电路526可以根据MAC-PHY接口530分配给MAC命令的优先级，从MAC命令队列534中检索/读取该组MAC命令。

如图5B所示，MAC电路526可以用于基于一组MAC命令处理MAC首部，并且基于处理后的MAC首部和MAC LUT电路544生成一组RLC命令。MAC电路526可以解码MAC首部并从MAC首部导出RLC命令。MAC LUT电路544可以将从MAC首部解码和导出的信息索引或映射到对应的RLC命令。在一些实施例中，MAC LUT电路544是用多路复用器实现的硬件查找表，多路复用器的选择线由地址信号驱动，并且多路复用器的输入是索引或映射中包含的元素的值。这些值可以是硬接线的，如在ASIC中，也可以由D锁存器提供。在一些实施例中，MAC电路526将该组RLC命令存储到/写入存储器512中的RLC命令队列534中，使得RLC电路524可以根据MAC电路526分配给RLC命令的优先级，从RLC命令队列534检索/读取该组RLC命令。

如图5B所示，RLC电路524可以用于基于一组RLC命令处理RLC首部，并基于处理后的RLC首部和RLC LUT电路546生成一组PDCP命令。RLC电路524可以解码RLC首部并从MAC首部导出PDCP命令。RLC LUT电路546可以将从RLC首部解码和导出的信息索引或映射到对应的PDCP命令。在一些实施例中，RLC LUT电路546是用多路复用器实现的硬件查找表，多路复用器的选择线由地址信号驱动，并且多路复用器的输入是索引或映射中包含的元素的值。这些值可以是硬接线的，如在ASIC中，也可以由D锁存器提供。在一些实施例中，RLC电路524将该组PDCP命令存储到/写入存储器512中的PDCP命令队列534中，使得PDCP电路522可以根据由RLC电路524分配给PDCP命令的优先级，从PDCP命令队列534中检索/读取该组PDCP命令。

应当理解，基带芯片502可以在混合模式下工作，其中，一些层2电路508如在交互模式下一样与MCU 510交互，而其他一些层2电路508如在自动模式下一样是自动化的，不与MCU 510交互。例如，在图5B中，一组RLC命令可以由MCU 510而不是MAC电路526生成，使得RLC电路524可以由与MCU 510的交互来控制，而不是由MAC电路526来控制。

图6示出了根据本公开一些实施例的用于层2下行数据处理的示例性方法600的流程图。可以执行方法600的操作的装置的示例包括例如图5A中描述的交互模式下的基带芯片502或本文公开的任何其他合适的装置。可以理解，方法600中所示的操作不是穷举的，并且可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图6所示不同的顺序执行。

参考图6，方法600开始于操作602，其中，MCU接收基于与层1传输块相关的信息的第一组结果状态。在一些实施例中，从存储器中的对应状态队列中检索/读取第一组结果状态。如图5A所示，MCU 510可以接收/读取指示MAC-PHY接口530的处理结果的一组接口结果状态。例如，MCU 510可以从存储器512中的接口状态队列536中检索/读取一组接口结果状态。

如图6所示，方法600进行到操作604，其中，MCU提供基于第一组结果状态的第一组命令，以控制MAC电路处理层1传输块的MAC首部。在一些实施例中，优先级被分配给第一组命令中的每个命令。在一些实施例中，第一组命令存储在存储器中的第一命令队列中。如图5A所示，基带芯片502中的MCU 510可以基于一组接口结果状态生成一组MAC命令，并提供该组具有优先级的MAC命令以控制MAC电路526处理层1传输块的MAC首部。MCU 510可以将MAC命令存储到/写入存储器512中的MAC命令队列534，使得MAC电路526可以基于MAC命令的优先级从MAC命令队列534中提取/读取并执行MAC命令。也就是说，MCU 510可以通过该组MAC命令控制MAC电路526的操作。

如图6所示，方法600进行到操作606，其中，MCU接收基于MAC电路的处理结果的第二组结果状态。在一些实施例中，从存储器中的对应状态队列中检索/读取第二组结果状态。如图5A所示，MCU 510可以接收指示MAC电路526的处理结果的一组MAC结果状态。例如，MCU 510可以从存储器512中的MAC状态队列536中检索/读取该组MAC结果状态。

如图6所示，方法600进行到操作608，其中，MCU提供基于第二组结果状态的第二组命令，以控制RLC电路处理层1传输块的RLC首部。在一些实施例中，优先级被分配给第二组命令中的每个命令。在一些实施例中，第二组命令存储在存储器中的第二命令队列中。如图5A所示，基带芯片502中的MCU 510可以基于一组MAC结果状态生成一组RLC命令，并提供该组具有优先级的RLC命令以控制RLC电路524处理层1传输块的RLC首部。MCU 510可以将RLC命令存储到/写入存储器512中的RLC命令队列534，使得RLC电路524可以基于RLC命令的优先级从RLC命令队列534中检索/读取并执行RLC命令。也就是说，MCU 510可以通过该组RLC命令控制RLC电路524的操作。

如图6所示，方法600进行到操作610，其中，MCU接收基于RLC电路的处理结果的第三组结果状态。在一些实施例中，从存储器中的对应状态队列中检索/读取第三组结果状态。如图5A所示，MCU 510可以接收指示RLC电路524的处理结果的一组RLC结果状态。例如，MCU 510可以从存储器512中的RLC状态队列536中检索/读取该组RLC结果状态。

如图6所示，方法600进行到操作612，其中，MCU提供基于第三组结果状态的第三组命令，以控制PDCP电路处理层1传输块的PDCP首部和有效载荷，并基于层1传输块的处理后的PDCP首部和处理后的有效载荷生成层3数据包。在一些实施例中，优先级被分配给第三组命令中的每个命令。在一些实施例中，第三组命令存储在存储器中的第三命令队列中。如图5A所示，基带芯片502中的MCU 510可以基于一组RLC结果状态生成一组PDCP命令，并提供该组具有优先级的PDCP命令以控制PDCP电路522处理层1传输块的PDCP首部和有效载荷。MCU510可以将PDCP命令存储到/写入存储器512中的PDCP命令队列534，使得PDCP电路522可以基于PDCP命令的优先级从PDCP命令队列534中检索/读取并执行PDCP命令。也就是说，MCU510可以通过该组PDCP命令控制PDCP电路522的操作。

在本公开的各个方面，本文描述的功能可以在硬件、软件、固件或其任何组合中实现。如果以软件实现，则这些功能可以存储或编码为非暂时性计算机可读介质上的指令或代码。计算机可读介质包括计算机存储介质。存储介质可以是可以由计算设备(例如图7中的节点700)访问的任何可用介质。作为示例而非限制，此类计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储器、HDD(例如磁盘存储器或其他磁存储设备)、闪存驱动器、SSD、或任何其他可用于以指令或数据结构的形式携带或存储所需程序代码并且可由处理***(例如移动设备或计算机)访问的介质。如本文所使用的，盘和盘包括CD、激光盘、光盘、DVD和软盘，其中盘通常以磁性方式再现数据，而光盘以光学方式用激光再现数据。上述的组合也应包括在计算机可读介质的范围内。

根据本公开的一方面，一种基带芯片包括多个层2电路和可操作地耦合到层2电路的MCU。层2电路用于接收层1传输块并以在线方式从层1传输块生成层3数据包。MCU用于通过多组命令控制至少一个层2电路从层1传输块生成层3数据包。

在一些实施例中，层2电路包括接口和缓冲器，该接口用于基于来自MCU的一组接口命令接收层1传输块，该缓冲器可操作地耦合到该接口并用于存储层1传输块。

在一些实施例中，缓冲器还用于缓冲层1传输块以适应于层1数据速率。

在一些实施例中，层2电路还包括MAC电路和RLC电路，MAC电路可操作地耦合到缓冲器，并用于基于来自MCU的一组MAC命令，处理从缓冲器接收的层1传输块的MAC首部，RLC电路可操作地耦合到MAC电路，并用于基于来自MCU的一组RLC命令，处理从MAC电路接收的层1传输块的RLC首部。

在一些实施例中，MAC电路和RLC电路均不处理存储在缓冲器中的层1传输块的有效载荷。

在一些实施例中，层2电路还包括PDCP电路，PDCP电路可操作地耦合到RLC电路以及缓冲器，并用于处理从RLC电路接收的层1传输块的PDCP首部，处理从缓冲器接收的层1传输块的有效载荷，并基于处理后的层1传输块的PDCP首部和有效载荷生成层3数据包。

在一些实施例中，层2电路还包括SDAP电路，SDAP电路用于使PDCP电路基于QoS组织层3数据包。

在一些实施例中，SDAP电路、PDCP电路、RLC电路、以及MAC电路中的每一个都是ASIC。

在一些实施例中，基带芯片还包括存储器，存储器可操作地耦合到MCU以及层2电路，并用于将多组命令分别存储到多个命令队列中供至少一个层2电路提取。

在一些实施例中，存储器还用于从至少一个层2电路接收多组结果状态，并将多组结果状态分别存储到多个状态队列中。

在一些实施例中，MCU还用于从存储器中检索多组结果状态，以及基于对应的一组结果状态，生成用于控制一个对应的层2电路的一组命令。对应的一组结果状态可以来自层2协议栈中的下层处除该对应的层2电路以外的另一层2电路。

在一些实施例中，层2电路用于将层1传输块传递通过层2电路，而无需将层1传输块存储在外部存储器中。

根据本公开的另一方面，一种基带芯片包括缓冲器、MAC电路、RLC电路、以及PDCP电路。缓冲器用于存储层1传输块。MAC电路用于处理从缓冲器接收的层1传输块的MAC首部。RLC电路用于处理从MAC电路接收的层1传输块的RLC首部。PDCP电路用于处理从RLC电路接收的层1传输块的PDCP首部，处理从缓冲器接收的层1传输块的有效载荷，以及基于处理后的层1传输块的PDCP首部和有效载荷生成层3数据包。

在一些实施例中，SDAP电路、PDCP电路、RLC电路、以及MAC电路中的每一个都是ASIC。

在一些实施例中，基带芯片还包括接口，该接口用于接收层1传输块并将层1传输块转发到缓冲器，以及基于与层1传输块有关的信息和接口LUT电路，生成一组MAC命令。在一些实施例中，MAC电路用于基于该组MAC命令处理MAC首部。

在一些实施例中，MAC电路还用于基于处理后的MAC首部以及MAC LUT电路，生成一组RLC命令，并且RLC电路用于基于该一组RLC命令处理RLC首部。

在一些实施例中，RLC电路还用于基于处理后的RLC首部以及PDCP LUT电路，生成一组PDCP命令，并且PDCP电路用于基于该组PDCP命令处理PDCP首部以及有效载荷并生成层3数据包。

在一些实施例中，基带芯片还包括SDAP，SDAP电路用于使PDCP电路基于QoS组织层3数据包。

根据本公开的另一方面，公开了一种用于层2下行数据处理的方法。MCU接收基于与层1传输块有关的信息的第一组结果状态。MCU提供基于第一组结果状态的第一组命令，以控制MAC电路处理层1传输块的MAC首部。MCU接收基于MAC电路的处理结果的第二组结果状态。MCU基于第二组结果状态提供第二组命令，以控制RLC电路处理层1传输块的RLC首部。MCU接收基于RLC电路的处理结果的第三组结果状态。MCU基于第三组结果状态提供第三组命令，以控制PDCP电路处理层1传输块的PDCP首部和有效载荷，并基于处理后的层1传输块的PDCP首部和有效载荷生成层3数据包。

在一些实施例中，为了提供每组命令，将相应的一组命令存储至存储器中的对应命令队列。在一些实施例中，为了接收每组结果状态，从存储器中的对应状态队列中检索对应的一组结果状态。

上述具体实施例的描述将揭示本公开的一般性质，使得其他人可以在不脱离本公开的一般概念的情况下，通过应用本领域技术内的知识，容易地修改这种具体实施例和/或使其适应于各种应用。因此，基于本文所呈现的教导和指导，此类适应和修改旨在处于所公开实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是出于描述而非限制的目的，因此本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。

本公开的实施例已经在上面借助于说明指定功能及其关系的实施方式的功能构建块进行了描述。为了描述的方便，这里已经任意定义了这些功能构建块的边界。只要适于执行指定的功能及其关系，就可以定义替代边界。

发明内容和摘要部分可以阐述如发明人所设想的本公开的一个或多个实施例，但不是所有示例性实施例，因此，发明内容和摘要不旨在以任何方式限制本公开和所附权利要求。

上面公开了各种功能块、模块和步骤。所提供的特定布置是说明性的而不是限制性的。因此，功能块、模块和步骤可以以与上面提供的示例不同的方式重新排序或组合。同样，某些实施例仅包括功能块、模块和步骤的子集，并且允许任何这样的子集。

本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据权利要求及其等同物来定义。

Claims (16)

1.一种基带芯片，包括：

多个层2电路，用于接收层1传输块，并以在线方式从所述层1传输块生成层3数据包；以及

微控制器单元(MCU)，可操作地耦合到所述多个层2电路，并用于通过多组命令控制所述多个层2电路中的至少一个层2电路从所述层1传输块生成所述层3数据包；

存储器，可操作地耦合到所述MCU以及所述多个层2电路，并用于将所述多组命令分别存储到多个命令队列中供所述至少一个层2电路提取，其中，所述存储器还用于从所述至少一个层2电路接收多组结果状态，并将所述多组结果状态分别存储到多个状态队列中；

所述MCU还用于：从所述存储器中检索所述多组结果状态；及基于对应的一组结果状态，生成用于控制所述多个层2电路中的一个对应的层2电路的一组命令，其中，所述对应的一组结果状态来自层2协议栈中的下层处除所述一个对应的层2电路以外的另一层2电路，

其中，所述多个层2电路还包括媒体访问控制(MAC)电路、无线链路控制(RLC)电路和分组数据汇聚协议(PDCP)电路，所述无线链路控制(RLC)电路可操作地耦合到所述MAC电路，所述PDCP电路可操作地耦合到所述RLC电路；

所述生成层3数据包具体包括：所述微控制器单元(MCU)接收基于与层1传输块有关的信息的第一组结果状态，所述MCU基于所述第一组结果状态提供第一组命令以***体访问控制(MAC)电路处理所述层1传输块的MAC首部，所述MCU接收基于所述MAC电路的处理结果的第二组结果状态；所述MCU基于所述第二组结果状态提供第二组命令以控制无线链路控制(RLC)电路处理所述层1传输块的RLC首部，所述MCU接收基于所述RLC电路的处理结果的第三组结果状态；以及所述MCU基于所述第三组结果状态提供第三组命令，以控制分组数据汇聚协议(PDCP)电路处理所述层1传输块的PDCP首部和有效载荷，并基于所述层1传输块的处理后的所述PDCP首部和处理后的所述有效载荷生成所述层3数据包。

2.根据权利要求1所述的基带芯片，其中，所述多个层2电路包括：

接口，用于基于来自所述MCU的一组接口命令接收所述层1传输块；以及

缓冲器，可操作地耦合到所述接口并用于存储所述层1传输块。

3.根据权利要求2所述的基带芯片，其中，所述缓冲器还用于缓冲所述层1传输块以适应层1数据速率。

4.根据权利要求3所述的基带芯片，其中，所述MAC电路和所述RLC电路均不处理存储在所述缓冲器中的所述层1传输块的有效载荷。

5.根据权利要求3所述的基带芯片，其中，所述PDCP电路可操作地耦合到所述缓冲器，并用于：

基于来自所述MCU的一组PDCP命令，

处理从所述RLC电路接收的所述层1传输块的PDCP首部；

处理从所述缓冲器接收的所述层1传输块的有效载荷；以及

基于所述层1传输块的处理后的所述PDCP首部和处理后的所述有效载荷，生成所述层3数据包。

6.根据权利要求5所述的基带芯片，其中，所述多个层2电路还包括服务数据适配协议(SDAP)电路，所述SDAP电路用于使所述PDCP电路基于服务质量(QoS)组织所述层3数据包。

7.根据权利要求6所述的基带芯片，其中，所述SDAP电路、所述PDCP电路、所述RLC电路、以及所述MAC电路中的每个都是专用集成电路(ASIC)。

8.根据权利要求1所述的基带芯片，其中，所述多个层2电路用于在不将所述层1传输块存储到外部存储器的情况下，使所述层1传输块通过所述多个层2电路。

9.一种基带芯片，包括：

缓冲器，用于存储层1传输块；

媒体访问控制(MAC)电路，用于处理从所述缓冲器接收的所述层1传输块的MAC首部；

无线链路控制(RLC)电路，用于处理从所述MAC电路接收的所述层1传输块的RLC首部；以及

分组数据汇聚协议(PDCP)电路，用于：

处理从所述RLC电路接收的所述层1传输块的PDCP首部；

处理从所述缓冲器接收的所述层1传输块的有效载荷；以及

基于所述层1传输块的处理后的所述PDCP首部和处理后的所述有效载荷，生成层3数据包，所述生成层3数据包具体包括：所述生成层3数据包具体包括：所述微控制器单元(MCU)接收基于与层1传输块有关的信息的第一组结果状态，所述MCU基于所述第一组结果状态提供第一组命令以***体访问控制(MAC)电路处理所述层1传输块的MAC首部，所述MCU接收基于所述MAC电路的处理结果的第二组结果状态；所述MCU基于所述第二组结果状态提供第二组命令以控制无线链路控制(RLC)电路处理所述层1传输块的RLC首部，所述MCU接收基于所述RLC电路的处理结果的第三组结果状态；

以及所述MCU基于所述第三组结果状态提供第三组命令，以控制分组数据汇聚协议(PDCP)电路处理所述层1传输块的PDCP首部和有效载荷，并基于所述层1传输块的处理后的所述PDCP首部和处理后的所述有效载荷生成所述层3数据包。

10.根据权利要求9所述的基带芯片，其中，所述PDCP电路、所述RLC电路、以及所述MAC电路中的每个都是专用集成电路(ASIC)。

11.根据权利要求9所述的基带芯片，还包括接口，所述接口用于：

接收所述层1传输块，并将所述层1传输块转发到所述缓冲器；以及

基于与所述层1传输块有关的信息和接口查找表(LUT)电路，生成一组MAC命令，

其中，所述MAC电路用于基于所述一组MAC命令处理所述MAC首部。

12.根据权利要求9所述的基带芯片，其中，

所述MAC电路还用于基于处理后的所述MAC首部以及MAC LUT电路，生成一组RLC命令；以及

所述RLC电路用于基于所述一组RLC命令处理所述RLC首部。

13.根据权利要求9所述的基带芯片，其中，

所述RLC电路还用于基于处理后的所述RLC首部以及PDCP LUT电路，生成一组PDCP命令；以及

所述PDCP电路用于基于所述一组PDCP命令处理所述PDCP首部和所述有效载荷并生成所述层3数据包。

14.根据权利要求9所述的基带芯片，还包括服务数据适配协议(SDAP)电路，所述SDAP电路用于使所述PDCP电路基于服务质量(QoS)组织所述层3数据包。

15.一种用于层2下行数据处理的方法，包括：

微控制器单元(MCU)接收基于与层1传输块有关的信息的第一组结果状态；

所述MCU基于所述第一组结果状态提供第一组命令，以***体访问控制(MAC)电路处理所述层1传输块的MAC首部；

所述MCU接收基于所述MAC电路的处理结果的第二组结果状态；

所述MCU基于所述第二组结果状态提供第二组命令，以控制无线链路控制(RLC)电路处理所述层1传输块的RLC首部；

所述MCU接收基于所述RLC电路的处理结果的第三组结果状态；以及

所述MCU基于所述第三组结果状态提供第三组命令，以控制分组数据汇聚协议(PDCP)电路处理所述层1传输块的PDCP首部和有效载荷，并基于所述层1传输块的处理后的所述PDCP首部和处理后的所述有效载荷生成层3数据包。

16.根据权利要求15所述的方法，其中，

提供各组命令包括将相应的一组命令存储至存储器中的对应命令队列；以及

接收各组结果状态包括从所述存储器中的对应状态队列中检索对应的一组结果状态。