CN115050333A - 移位寄存单元及其驱动方法、栅极驱动电路、显示面板 - Google Patents

Abstract

本申请实施例提供了一种移位寄存单元及其驱动方法、栅极驱动电路、显示面板。该移位寄存单元包括输入模块、复位模块、输出模块、存储模块和上位模块。输入模块与输入端、第一信号端和第一节点均电连接；复位模块与复位信号端、第三信号端和第一节点均电连接；输出模块与时钟信号端、输出端和第一节点均电连接；存储模块的第一端与第一节点连接，存储模块的第二端与输出端连接；上拉模块与第二信号端、第一节点、第三信号端和输出端均电连接。本申请实施例提供的移位寄存单元，在输入端、复位信号端和第二信号端的控制下，能够将低电平的时钟信号传输至输出端，以驱动一行子像素单元开启。

Description

移位寄存单元及其驱动方法、栅极驱动电路、显示面板

技术领域

本申请涉及显示技术领域，具体而言，本申请涉及一种移位寄存单元及其驱动方法、栅极驱动电路、显示面板。

背景技术

OLED(Organic Light-Emitting Diode，有机发光二极管)是一种新型的显示技术，与LCD(Liquid Crystal Display，液晶显示器)显示不同，OLED显示是一种可以直接通过有机发光材料进行显示的技术。由于其不需要背光源和液晶，因此厚度可以做到更薄。又由于是自发光，因此其相比于LCD，色彩更丰富，对比度更高，视角更广，能耗也更低，甚至可以应用在柔性和折叠屏上。

发明内容

本申请针对OLED显示面板，提出一种移位寄存单元及其驱动方法、栅极驱动电路、显示面板。

第一个方面，本申请实施例提供了一种移位寄存单元，包括：

输入模块，与输入端、第一信号端和第一节点均电连接，被配置为在输入端的控制下，将第一信号端的低电平信号传输至第一节点；

复位模块，与复位信号端、第三信号端和第一节点均电连接，被配置为在复位信号端的控制下，将第三信号端的高电平信号传输至第一节点；

输出模块，与时钟信号端、输出端和第一节点均电连接，被配置为在第一节点的控制下，将时钟信号端的时钟信号传输至输出端；

存储模块，存储模块的第一端与第一节点连接，存储模块的第二端与输出端连接；

上拉模块，与第二信号端、第一节点、第三信号端和输出端均电连接，被配置为在第二信号端的控制下，将第三信号端的高电平信号传输至第一节点和输出端。

在一种可能的实现方式中，输入模块包括第一晶体管；

第一晶体管的第一极与第一信号端连接，第一晶体管的第二极与第一节点连接，第一晶体管的控制极与输入端连接。

在一种可能的实现方式中，复位模块包括第二晶体管；

第二晶体管的第一极与第一节点连接，第二晶体管的第二级与第三信号端连接，第二晶体管的控制极与复位信号端连接。

在一种可能的实现方式中，输出模块包括第三晶体管；

第三晶体管的第一极与时钟信号端连接，第三晶体管的第二极与输出端连接，第三晶体管的控制极与第一节点连接。

在一种可能的实现方式中，上拉模块包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；

第四晶体管的第一极与输出端连接，第四晶体管的第二极与第三信号端连接，第四晶体管的控制极与第二节点连接；

第五晶体管的第一极与控制极连接，并与第二信号端连接，第五晶体管的第二极与第二节点连接；

第六晶体管的第一极与第二节点连接，第六晶体管的控制极与第一节点连接，第六晶体管的第二极与第三信号端连接；

第七晶体管的第一极与第一节点连接，第七晶体管的第二极与第三信号端连接，第七晶体管的控制极与第二节点连接。

在一种可能的实现方式中，存储模块包括电容；电容的第一端与第一节点连接，电容的第二端与输出端连接。

在一种可能的实现方式中，晶体管均为P型晶体管。

第二个方面，本申请实施例提供了一种栅极驱动电路，包括多个级联的如第一个方面的移位寄存单元；

除了最后一级移位寄存单元外，每级移位寄存单元的输出端与下一级移位寄存单元的输入端连接，每级移位寄存单元的复位信号端与下一级移位寄存单元的输出端连接，第一级移位寄存单元的输入端接收输入信号，最后移位寄存单元的复位信号端接收复位信号。

第三个方面，本申请实施例提供了一种显示面板，包括显示区和至少一个如第二个方面的栅极驱动电路；

栅极驱动电路位于显示区的至少一侧。

在一种可能的实现方式中，显示区包括阵列排布的多个子像素单元；子像素单元包括OLED显示器件。

第四个方面，本申请实施例提供了一种显示装置，包括如第三个方面的显示面板。

第五个方面，本申请实施例提供了一种移位寄存单元的驱动方法，包括：

在第一阶段，输入模块在输入端的控制下导通，将第一信号端的低电平信号传输至第一节点，对存储模块充电，使得输出模块在第一节点的控制下导通，将高电平的时钟信号传输至输出端；

在第二阶段，输入模块在输入端的控制下关断，存储模块对第一节点放电，使得输出模块在第一节点的控制下保持导通，将低电平的时钟信号传输至输出端；

在第三阶段，复位模块在复位信号端的控制下导通，将第三信号端的高电平信号传输至第一节点，使得输出模块关断，上拉模块在第二信号端的控制下，将第三信号端的高电平信号传输至第一节点和输出端；

在第四阶段，复位模块在复位信号端的控制下关断，上拉模块在第二信号端的控制下，保持将第三信号端的高电平信号传输至第一节点和输出端。

本申请实施例提供的技术方案带来的有益技术效果包括：

本申请实施例提供的移位寄存单元包括输入模块、复位模块、输出模块、存储模块和上拉模块。在输入端、复位信号端和第二信号端的控制下，能够将低电平的时钟信号传输至输出端，以驱动一行子像素单元开启，并且在输入端、复位信号端和第二信号端的控制下，能够将第三信号端的高电平信号传输至输出端，以关闭一行子像素单元。该移位寄存单元可以集成到显示驱动芯片中，也可以布置在显示面板上。若该位移寄存单元布置在显示面板上，显示面板的侧边无需布置大量的栅极走线，可以减少显示面板的面积，降低成本，从而使得显示面板的边框可以更窄，更符合人们审美的需求。

本申请实施例提供的栅极驱动电路，通过移位寄存单元的级联，能够控制每一行子像素单元的开启和关闭，实现对OLED显示面板的逐行扫描和自动复位。可以将栅极驱动电路布置在OLED显示面板的至少一则，便可在OLED显示面板上实现行驱动芯片的基本功能，从而节省了巨大成本。另一方面，没有了显示面板两侧的行驱动芯片栅极走线后，显示面板的边框也可以更窄，更符合人们审美的需求。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为现有技术的一种像素驱动电路的电路原理示意图；

图2为本申请实施例提供的一种移位寄存单元的电路原理示意图；

图3为本申请实施例提供的一种移位寄存单元的时序图；

图4为本申请实施例提供的一种显示面板的结构示意图；

图5为本申请实施例提供的一种栅极驱动电路的逐行开启和复位的时序图。

附图标记：

100-显示面板，30-显示区；

10-栅极驱动电路；

20-移位寄存单元，21-输入模块，22-复位模块，23-输出模块，24存储模块，25-上拉模块。

具体实施方式

下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

GOA技术(阵列基板驱动技术)，即Gate on Array或Gate Driver on Array技术，是一种将对栅极线的驱动功能集成于面板内，以实现通过栅极线进行逐行扫描的驱动方式的一项技术。与传统的技术相比，由于其将显示驱动芯片的行驱动模块均集成于显示面板上，因此节省了巨大成本。另一方面，没有了两侧密集的栅极走线后，显示面板的边框也可以更窄，更符合人们审美的需求。

OLED显示面板的分辨率较高，以FHD(Full High Definition，全高清)为例，分辨率为1920×1080，这就需要有1080个栅极线(也被称为行扫描线)去进行驱动。若该1080个栅极线全都使用显示驱动芯片进行驱动，会造成显示驱动芯片内需要集成该部分的模块，进而会导致显示驱动芯片的面积的增大以及成本的上升，而且大量的栅极线，也会造成显示面板的边框变宽，从而导致显示面积的减少。

如图1所示，以常规的OLED 2T1C的像素驱动电路为例，具体地，每一行子像素单元均连接一条栅极线，每一个子像素单元均包括一个如图1所示的2T1C像素驱动电路，用于驱动对应像素单元的发光，每一行栅极线均连接多个2T1C像素驱动电路，具体地，每一行子像素单元中，每一个2T1C像素驱动电路的扫描信号端Scan均与一条栅极线连接，该条栅极线与一级移位寄存单元的输出端Scan连接，例如：第一行栅极线与第一级移位寄存单元的输出端Scan1连接，第二行栅极线与第二级移位寄存单元的输出端Scan2连接。

每一行子像素单元的行驱动都需要有一个栅极线传输扫描信号，因此对于分辨率较高的OLED面板，会造成需要在显示面板内布局大量的栅极线，从而导致显示面板的边框变宽。

基于现有技术存在的上述问题，本申请提出一种移位寄存单元及其驱动方法、栅极驱动电路、显示面板，旨在解决现有技术的如上技术问题。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。

本申请实施例提供了一种移位寄存单元20，如图2所示，包括：输入模块21、复位模块22、输出模块23、存储模块24和上拉模块25。

输入模块21，与输入端Gate、第一信号端VGL和第一节点N1均电连接，被配置为在输入端Gate的控制下，将第一信号端VGL的低电平信号传输至第一节点N1；

复位模块22，与复位信号端Reset、第三信号端VGH和第一节点N1均电连接，被配置为在复位信号端Reset的控制下，将第三信号端VGH的高电平信号传输至第一节点N1；

输出模块23，与时钟信号端CLK、输出端Scan和第一节点N1均电连接，被配置为在第一节点N1的控制下，将时钟信号端CLK的时钟信号传输至输出端Scan；

存储模块24，存储模块的第一端与所述第一节点N1连接，所述存储模块的第二端与所述输出端Scan连接；

上拉模块25，与第二信号端GCH、第一节点N1、第三信号端VGH和输出端Scan均电连接，被配置为在第二信号端GCH的控制下，将第三信号端VGH的高电平信号传输至第一节点N1和输出端Scan。

需要说明的是，图2中交叉的导线，在交叉位置处示出“黑色实心圆点”的表示在交叉位置处导线实际连接，在交叉位置处“交叉但无黑色实心圆点”的表示在交叉位置处导线实际不连接。

本申请实施例提供的移位寄存单元包括输入模块、复位模块、输出模块、存储模块和上拉模块。在输入端、复位信号端和第二信号端的控制下，能够将低电平的时钟信号传输至输出端，以驱动一行子像素单元开启，并且在输入端、复位信号端和第二信号端的控制下，能够将第三信号端的高电平信号传输至输出端，以实现移位寄存单元的复位。该移位寄存单元可以集成到显示驱动芯片中，也可以布置在显示面板上。若该位移寄存单元布置在显示面板上，显示面板的侧边无需布置大量的栅极走线，可以减少显示面板的面积，降低成本，从而使得显示面板的边框可以更窄，更符合人们审美的需求。

在一些实施例中，如图2所示，输入模块21包括第一晶体管M1；第一晶体管M1的第一极与第一信号端VGL连接，第一晶体管M1的第二极与第一节点N1连接，第一晶体管M1的控制极与输入端Gate连接，其中，第一信号端VGL输出低电平信号，输入端Gate输出的信号的时序如图3所示。

在一些实施例中，如图2所示，复位模块22包括第二晶体管M2；第二晶体管M2的第一极与第一节点N1连接，第二晶体管M2的第二级与第三信号端VGH连接，第二晶体管M2的控制极与复位信号端Reset连接，其中，第三信号端VGH输出高电平信号，复位信号端Reset输出的信号的时序如图3所示。

在一些实施例中，如图2所示，输出模块23包括第三晶体管M3；第三晶体管M3的第一极与时钟信号端CLK连接，第三晶体管M3的第二极与输出端Scan连接，第三晶体管M3的控制极与第一节点N1连接，其中，时钟信号端CLK输出的信号的时序如图3所示，输出端Scan输出的信号的时序如图3所示。

在一些实施例中，如图2所示，上拉模块25包括第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7；

第四晶体管M4的第一极与输出端Scan连接，第四晶体管M4的第二极与第三信号端VGH连接，第四晶体管M4的控制极与第二节点N2连接；

第五晶体管M5的第一极与控制极连接，并与第二信号端GCH连接，第五晶体管M5的第二极与第二节点N2连接；

第六晶体管M6的第一极与第二节点N2连接，第六晶体管M6的控制极与第一节点N1连接，第六晶体管M6的第二极与第三信号端VGH连接；

第七晶体管M7的第一极与第一节点N1连接，第七晶体管M7的第二极与第三信号端VGH连接，第七晶体管M7的控制极与第二节点N2连接。

在一些实施例中，如图2所示，存储模块24包括电容C；电容C的第一端与第一节点N1连接，电容C的第二端与输出端Scan连接。

在具体实施时，各晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。在具体实施中，“控制极”具体是指晶体管的栅极，这些晶体管的第一极可以为晶体管的源极或漏极，第二极可以为晶体管的漏极或源极，根据晶体管类型以及输入信号的不同，第一极和第二极可以互换，在此不做具体区分。

在一种可选的实施例中，如图2所示，移位寄存单元20包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和电容C，其中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均为P型晶体管。

具体地，第一晶体管M1的第一极与第一信号端VGL连接，第一晶体管M1的第二极分别与第二晶体管M2的第一极和电容C的第一端连接，第一晶体管M1的控制极与输入端Gate连接；第二晶体管M2的第一极分别与第一晶体管M1的第二极、第七晶体管M7的第一极和电容C的第一端连接，第二晶体管M2的控制极与复位信号端Reset连接，第七晶体管M7的控制极和第四晶体管M4的控制极均与第六晶体管M6的第一极连接，第六晶体管M6的第一极与第五晶体管M5的第二极连接；第五晶体管M5的控制极和第一极连接，并与第二信号端GCH连接；第六晶体管M6的控制极分别与电容C的第一端和第三晶体管M3的控制极连接，第六晶体管M6的第一极与时钟信号端CLK连接；第六晶体管M6的第二极、电容C的第二端和第四晶体管的第一极均与输出端Scan连接；第二晶体管M2的第二极、第七晶体管M7的第二极、第六晶体管M6的第二极和第四晶体管M4的第二极均与第三信号端VGH连接。

具体的，图2为本申请7T1C的移位寄存单元的电路原理图。图2中，第一晶体管M1由输入端Gate输出的信号控制(即输入端Gate的信号控制第一晶体管M1是否导通)，负责在移位寄存单元的行扫描驱动的充电缓冲阶段向电容C充电；第三晶体管M3由第一节点N1的电位控制(即第一节点N1的电位控制第三晶体管M3是否导通)，第一节点N1的电位由输入端Gate输出的信号和电容C控制，负责在移位寄存单元的行扫描驱动的充电阶段保持第一节点N1的电位为低电平，使得时钟信号端CLK输出低电平的时钟信号，从而实现扫描行的充电和打开；第二晶体管M2由复位信号端Reset输出的信号控制(即复位信号端Reset的信号控制第二晶体管M2是否导通)，负责在移位寄存单元的行扫描驱动的放电阶段，第一节点N1的电位被拉至高电平，控制第三晶体管M3关断，并且将电容C进行放电；第四晶体管M4，第五晶体管M5和第七晶体管M7由第二信号端GCH输出的信号控制，第六晶体管M6由第一节点N1的电位控制，负责在移位寄存单元的行扫描驱动的放电保持阶段，保持第一节点N1的电位为高电平，以及保持第三晶体管M3关断。

本申请实施例通过以上移位寄存单元的7个晶体管以及1个电容C的功能组合，便可使每一行在输入端Gate、时钟信号端CLK、第二信号端GCH和复位信号端Reset输出的信号的控制下，实现基本的充放电，以及充放电缓冲和保持功能。

下面结合图2和图3，对本申请实施例提供的移位寄存单元的工作原理进行介绍。

第一信号端VGL输出的信号为低电平信号，第三信号端VGH输出的信号为高电平信号。第二信号端GCH在第一阶段T1和第二阶段T2输出的信号均为高电平信号，在第三阶段T3和第四阶段T4输出的信号均为低电平信号，复位信号端Reset在第一阶段T1、第二阶段T2和第四阶段T4输出的信号均为高电平信号，在第三阶段T3输出的信号为低电平信号，输入端Gate在第一阶段T1输出的信号为低电平信号，在第二阶段T2、第三阶段T3和第四阶段T4输出的信号均为高电平信号。

需要说明的是，本申请实施例提供的移位寄存单元20为OLED的像素驱动电路提供信号，具体地，OLED的像素驱动电路以图1所示的2T1C的像素驱动电路为例，图2中输出端Scan输出的信号输入到图1中的扫描信号端Scan，以控制图1中像素驱动电路包括的晶体管M8的导通或关断。

具体的，第一阶段T1(充电缓冲阶段)：输入端Gate输出的信号为低电平，第二信号端GCH和复位信号端Reset输出的信号均为高电平，第一晶体管M1，第三晶体管M3，第六晶体管M6均导通，其他晶体管关断，电容C充电，时钟信号端CLK输出高电平的时钟信号，输出端Scan输出高电平的时钟信号至栅极线，以关闭与栅极线连接的一行子像素单元。

第二阶段T2(充电阶段)：输入端Gate、第二信号端GCH、复位信号端Reset输出的信号均高电平，电容C放电，第三晶体管M3和第六晶体管M6保持导通，其他晶体管关断，时钟信号端CLK输出低电平的时钟信号，输出端Scan输出低电平的时钟信号至栅极线，以开启与栅极线连接的一行子像素单元。

第三阶段T3(放电阶段)：输入端Gate输出的信号为高电平，第一晶体管M1关断，复位信号端Reset输出的信号为低电平，第二晶体管M2导通，电容C的一端被拉至高电平，即第一节点N1被拉至高电平，第三晶体管M3和第六晶体管M6均关断，第二信号端GCH输出的信号为低电平，第五晶体管M5，第四晶体管M4和第七晶体管M7均导通，输出端Scan输出高电平信号至栅极线，以关闭与栅极线连接的一行子像素单元。

第四阶段T4(放电保持阶段)：第二信号端GCH输出的信号为低电平，输入端Gate和复位信号端Reset输出的信号均为高电平，第五晶体管M5，第四晶体管M4和第七晶体管M7均保持导通，其他晶体管关断，输出端Scan保持输出高电平信号至栅极线，以保持关闭与栅极线连接的一行子像素单元。

本申请实施例采用的7T1C电路结构，相比现有技术中的10T1C或10T2C电路结构，减少了元件数量，能够降低成本，减少面积。

基于同一发明构思，如图4所示，本申请实施例提供了一种栅极驱动电路10，包括多个级联的如上述任一实施例提供的移位寄存单元20；

除了最后一级移位寄存单元20外，每级移位寄存单元20的输出端与下一级移位寄存单元20的输入端连接，每级移位寄存单元20的复位信号端与下一级移位寄存单元20的输出端连接，第一级移位寄存单元的输入端接收输入信号，最后移位寄存单元的复位信号端接收复位信号。

本申请实施例提供的栅极驱动电路，通过上述充电缓冲阶段、充电阶段、放电阶段和放电保持阶段四个阶段的交替进行，便可实现每一行的第三信号端VGH的高电平信号和第一信号端VGL的低电平信号的正常加载，通过7T1C的电路结构，控制每一行子像素单元的打开和关闭，实现对OLED显示面板的逐行扫描和自动复位。

第一级移位寄存单元20的输入端与输入端Gate连接，最后一级移位寄存单元20的复位信号端与复位信号端Reset连接。

具体的，图4中SR1、SR2、……、SR n-1、SR n分别表示第一级移位寄存单元、第二级移位寄存单元、……、第n-1级移位寄存单元和第n级移位寄存单元。Line1、Line2、……、Line n-1、Line n分别表示OLED显示面板包括的第一行子像素单元、第二行子像素单元、……、第n-1行子像素单元、第n行子像素单元，OLED显示面板左右两侧均设置有栅极驱动电路10，左右两侧的栅极驱动电路10同步驱动OLED显示面板的各行子像素单元。

具体的，第一级移位寄存单元SR1的输出端Scan1与第二极移位寄存单元SR2的输入端Gate2电连接，第二极移位寄存单元SR2的输入端Gate2接收来自第一级移位寄存单元SR1的输出端Scan1输出的信号，作为第二级移位寄存单元SR2的输入信号，以使得第二级移位寄存单元SR2开启，以驱动一行子像素单元。第一级移位寄存单元SR1的复位信号端Reset1与第二级移位寄存单元SR2的输出端Scan2电连接，第一级移位寄存单元SR1的复位信号端Reset2接收来自第二级移位寄存单元SR2的输出端Scan2输出的信号，作为第一级移位寄存单元SR1的复位信号，以对第一级移位寄存单元SR1进行复位。依次类推，实现各移位寄存单元级联。

结合图4和图5所示，具体的，第一级移位寄存单元SR1的输出端Scan1连接第二级移位寄存单元SR2的输入端Gate 2，通过输出端Scan1输出的信号开启第一行子像素单元Line1，进行第二级移位寄存单元SR2的充电缓冲；

第二级移位寄存单元SR2的输出端Scan2连接第一级移位寄存单元SR1的复位信号端Reset1，负责在第二行子像素单元Line2开启的时候，对第一级移位寄存单元SR1进行复位，以关闭第一行子像素单元Line1，保证第二行子像素单元Line2的数据输入。

以此类推，第n-1级移位寄存单元SR n-1的输出端Scan n-1连接第n级移位寄存单元SR n的输入端Gate n，通过输出端Scan n输出的信号开启第n行子像素单元Line n，进行第n级移位寄存单元SR n的充电缓冲；

第n级移位寄存单元SR n的输出端Scan n连接第n-1级移位寄存单元SR n-1的复位信号端Reset n-1，负责在第n行子像素单元Line n开启的时候，对第n-1级移位寄存单元SR n-1进行复位，以关闭第n-1行子像素单元Line n-1，保证第n行子像素单元Line n的数据输入。

结合图2、图4和图5所示，当第一级移位寄存单元SR1的输出端Scan1为低电平时，第一行子像素单元Line1开启，此时由于输出端Scan1与第二级移位寄存单元SR2的输入端Gate2连接，因此第二级移位寄存单元SR2的第一晶体管M1开始导通，第二行子像素单元Line2进入充电缓冲阶段。当第二行子像素单元Line2结束充电缓冲阶段，进入充电阶段时，此时由于第二级移位寄存单元SR2的输出端Scan2与第一级移位寄存单元SR1的输入端Reset1连接，因此第一级移位寄存单元SR1的第二晶体管M2导通，第一行子像素单元Line1进入放电阶段；以此类推，便可实现每一行的逐行扫描，以及对上一行的自动复位，实现图像显示。

具体地，如图5所示，由于第一级移位寄存单元SR1的输出端Scan1与第二级移位寄存单元SR2的输入端Gate2连接，因此，当第一级移位寄存单元SR1的输出端Scan1输出低电平信号时，第二级移位寄存单元SR2的输入端Gate2接收到的信号也为低电平信号，第二级移位寄存单元SR2的输入端Gate2将低电平信号输出给第二级移位寄存单元SR2的第一晶体管M1，第二级移位寄存单元SR2进入充电缓冲阶段，同样的，当第二级移位寄存单元SR2的输出端Scan2输出低电平信号时，第三级移位寄存单元SR3的输入端Gate3接收到的信号也为低电平信号，第三级移位寄存单元SR3的输入端Gate3将低电平信号输出给第三级移位寄存单元SR3的第一晶体管M1，第三级移位寄存单元SR3进入充电缓冲阶段；以此类推，便可实现上一级移位寄存单元的输出端与下一级移位寄存单元的输入端的级联。

如图5所示，由于第二级移位寄存单元SR2的输出端与第一级移位寄存单元SR1的复位信号端Reset1连接，因此，当第二级移位寄存单元SR2的输出端Scan2输出低电平信号时，第一级移位寄存单元SR1的复位信号端Reset1也接收到低电平信号，第一级移位寄存单元SR1进入放电阶段(即复位阶段)；同样的，当第三级移位寄存单元SR3的输出端Scan3输出低电平信号时，第二级移位寄存单元SR2的复位信号端Reset2也接收到低电平信号，第二级移位寄存单元SR2进入放电阶段；以此类推，便可实现移位寄存单元的自动复位。

需要说明的是，图5中仅示出了第一级移位寄存单元SR1的第二信号端GCH输出的信号的时序，其它级移位寄存单元的第二信号端GCH输出的信号的时序与第一级移位寄存单元SR1的第二信号端GCH输出的信号的时序相同，不再赘述。

通过以上栅极驱动电路10，便可在OLED显示面板上实现行驱动芯片的基本功能，从而节省了巨大成本。另一方面，没有了显示面板两侧的栅极走线后，显示面板的边框也可以更窄，更符合人们审美的需求。

基于同一发明构思，本申请实施例提供了一种显示面板100，如图4所示，显示面板100包括显示区30和至少一个如上述任一实施例提供的栅极驱动电路10；

栅极驱动电路10位于显示区30的至少一侧。

可选地，如图3所示，栅极驱动电路10位于显示区30的两侧。

在一些实施例中，显示区30包括阵列排布的多个子像素单元；子像素单元包括OLED显示器件和像素驱动电路。具体地，本申请实施例中的显示面板100为OLED显示面板。

本申请实施例提供的显示面板，与前面的各实施例具有相同的发明构思及相同的有益效果，该显示面板中未详细示出的内容可参照前面的各实施例，在此不再赘述。

基于同一发明构思，本申请实施例提供了一种显示装置，包括如上述任一实施例提供的显示面板100。

本申请实施例提供的显示装置，与前面的各实施例具有相同的发明构思及相同的有益效果，该显示装置中未详细示出的内容可参照前面的各实施例，在此不再赘述。

基于同一发明构思，本申请实施例提供了一种移位寄存单元20的驱动方法，包括：

在第一阶段，输入模块在输入端的控制下导通，将第一信号端的低电平信号传输至第一节点，对存储模块充电，使得输出模块在第一节点的控制下导通，将高电平的时钟信号传输至输出端；

在第二阶段，输入模块在输入端的控制下关断，存储模块对第一节点放电，使得输出模块在第一节点的控制下保持导通，将低电平的时钟信号传输至输出端；

在第三阶段，复位模块在复位信号端的控制下导通，将第三信号端的高电平信号传输至第一节点，使得输出模块关断，上拉模块在第二信号端的控制下，将第三信号端的高电平信号传输至第一节点和输出端；

在第四阶段，复位模块在复位信号端的控制下关断，上拉模块在第二信号端的控制下，保持将第三信号端的高电平信号传输至第一节点和输出端。

本申请实施例提供的移位寄存单元20为OLED的像素驱动电路提供信号，具体地，OLED的像素驱动电路以图1所示的2T1C的像素驱动电路为例，图2中输出端Scan输出的信号输入到图1中的扫描信号端Scan，以控制图1中像素驱动电路包括的晶体管M8的导通或关断。

结合图2和图3所示，第一阶段T1(充电缓冲阶段)：输入端Gate输出的信号为低电平，第二信号端GCH和复位信号端Reset输出的信号均为高电平，第一晶体管M1，第三晶体管M3，第六晶体管M6均导通，其他晶体管关断，电容C充电，时钟信号端CLK输出高电平的时钟信号，输出端Scan输出高电平的时钟信号至栅极线，以关闭与栅极线连接的一行子像素单元。

第二阶段T2(充电阶段)：输入端Gate、第二信号端GCH、复位信号端Reset输出的信号均高电平，第一晶体管M1关断，电容C放电，第三晶体管M3和第六晶体管M6保持导通，其他晶体管关断，时钟信号端CLK输出低电平的时钟信号，输出端Scan输出低电平的时钟信号至栅极线，以开启与栅极线连接的一行子像素单元。

第三阶段T3(放电阶段)：输入端Gate输出的信号为高电平，第一晶体管M1关断，复位信号端Reset输出的信号为低电平，第二晶体管M2导通，电容C的一端被拉至高电平，即第一节点N1被拉至高电平，第三晶体管M3和第六晶体管M6均关断，第二信号端GCH输出的信号为低电平，第五晶体管M5，第四晶体管M4和第七晶体管M7均导通，输出端Scan输出高电平信号至栅极线，以关闭与栅极线连接的一行子像素单元。

第四阶段T4(放电保持阶段)：第二信号端GCH输出的信号为低电平，输入端Gate和复位信号端Reset输出的信号均为高电平，第五晶体管M5，第四晶体管M4和第七晶体管M7均保持导通，其他晶体管关断，输出端Scan保持输出高电平信号至栅极线，以保持关闭与栅极线连接的一行子像素单元。

本申请实施例提供的移位寄存单元的驱动方法，与前面的各实施例具有相同的发明构思及相同的有益效果，该移位寄存单元的驱动方法中未详细示出的内容可参照前面的各实施例，在此不再赘述。

应用本申请实施例，至少能够实现如下有益效果：

本申请实施例提供的移位寄存单元包括输入模块、复位模块、输出模块、存储模块和上拉模块。在输入端、复位信号端和第二信号端的控制下，能够将低电平的时钟信号传输至输出端，以驱动一行子像素单元开启，并且在输入端、复位信号端和第二信号端的控制下，能够将第三信号端的高电平信号传输至输出端，以关闭一行子像素单元。该移位寄存单元可以集成到显示驱动芯片中，也可以布置在显示面板上。若该位移寄存单元布置在显示面板上，显示面板的侧边无需布置大量的栅极走线，可以减少显示面板的面积，降低成本，从而使得显示面板的边框可以更窄，更符合人们审美的需求。

本申请实施例提供的栅极驱动电路，通过移位寄存单元的级联，能够控制每一行子像素单元的开启和关闭，实现对OLED显示面板的逐行扫描和自动复位。可以将栅极驱动电路布置在OLED显示面板的至少一则，便可在OLED显示面板上实现行驱动芯片的基本功能，从而节省了巨大成本。另一方面，没有了显示面板两侧的行驱动芯片栅极走线后，显示面板的边框也可以更窄，更符合人们审美的需求。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (12)

1.一种移位寄存单元，其特征在于，包括：

输入模块，与输入端、第一信号端和第一节点均电连接，被配置为在所述输入端的控制下，将所述第一信号端的低电平信号传输至所述第一节点；

复位模块，与复位信号端、所述第三信号端和所述第一节点均电连接，被配置为在所述复位信号端的控制下，将所述第三信号端的高电平信号传输至所述第一节点；

输出模块，与时钟信号端、输出端和所述第一节点均电连接，被配置为在所述第一节点的控制下，将所述时钟信号端的时钟信号传输至所述输出端；

存储模块，所述存储模块的第一端与所述第一节点连接，所述存储模块的第二端与所述输出端连接；

上拉模块，与第二信号端、所述第一节点、所述第三信号端和所述输出端均电连接，被配置为在所述第二信号端的控制下，将所述第三信号端的高电平信号传输至所述第一节点和所述输出端。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述输入模块包括第一晶体管；

所述第一晶体管的第一极与所述第一信号端连接，所述第一晶体管的第二极与所述第一节点连接，所述第一晶体管的控制极与输入端连接。

3.根据权利要求1所述的移位寄存单元，其特征在于，所述复位模块包括第二晶体管；

所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的第二级与所述第三信号端连接，所述第二晶体管的控制极与所述复位信号端连接。

4.根据权利要求1所述的移位寄存单元，其特征在于，所述输出模块包括第三晶体管；

所述第三晶体管的第一极与所述时钟信号端连接，所述第三晶体管的第二极与所述输出端连接，所述第三晶体管的控制极与所述第一节点连接。

5.根据权利要求1所述的移位寄存单元，其特征在于，所述上拉模块包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；

所述第四晶体管的第一极与所述输出端连接，所述第四晶体管的第二极与所述第三信号端连接，所述第四晶体管的控制极与所述第二节点连接；

所述第五晶体管的第一极与控制极连接，并与所述第二信号端连接，所述第五晶体管的第二极与所述第二节点连接；

所述第六晶体管的第一极与所述第二节点连接，所述第六晶体管的控制极与所述第一节点连接，所述第六晶体管的第二极与所述第三信号端连接；

所述第七晶体管的第一极与所述第一节点连接，所述第七晶体管的第二极与所述第三信号端连接，所述第七晶体管的控制极与所述第二节点连接。

6.根据权利要求1所述的移位寄存单元，其特征在于，所述存储模块包括电容；

所述电容的第一端与所述第一节点连接，所述电容的第二端与所述输出端连接。

7.根据权利要求2至5任一所述的移位寄存单元，其特征在于，所述晶体管均为P型晶体管。

8.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1至7任一所述的移位寄存单元；

除了最后一级移位寄存单元外，每级移位寄存单元的输出端与下一级移位寄存单元的输入端连接，每级移位寄存单元的复位信号端与下一级移位寄存单元的输出端连接；

第一级移位寄存单元的输入端接收输入信号，最后移位寄存单元的复位信号端接收复位信号。

9.一种显示面板，其特征在于，包括显示区和至少一个如权利要求8所述的栅极驱动电路；

所述栅极驱动电路位于所述显示区的至少一侧。

10.根据权利要求9所述的显示面板，其特征在于，所述显示区包括阵列排布的多个子像素单元；所述子像素单元包括OLED显示器件。

11.一种显示装置，其特征在于，包括如权利要求9至10任一所述的显示面板。

12.一种如上述权利要求1至7任一所述的移位寄存单元的驱动方法，其特征在于，包括：

在第一阶段，输入模块在输入端的控制下导通，将第一信号端的低电平信号传输至第一节点，对存储模块充电，使得输出模块在所述第一节点的控制下导通，将高电平的时钟信号传输至输出端；

在第二阶段，所述输入模块在输入端的控制下关断，所述存储模块对所述第一节点放电，使得所述输出模块在所述第一节点的控制下保持导通，将低电平的时钟信号传输至所述输出端；

在第三阶段，复位模块在复位信号端的控制下导通，将第三信号端的高电平信号传输至所述第一节点，使得所述输出模块关断，上拉模块在第二信号端的控制下，将第三信号端的高电平信号传输至所述第一节点和所述输出端；

在第四阶段，所述复位模块在所述复位信号端的控制下关断，所述上拉模块在所述第二信号端的控制下，保持将第三信号端的高电平信号传输至所述第一节点和所述输出端。

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