CN115004044A - 具有嵌入式测试电路***的集成电路 - Google Patents

Abstract

本发明涉及一种集成电路(100)，其包括多个引脚(104、106、108)，所述多个引脚包含信号输出引脚(108)。所述集成电路还包括多个信号节点(114N、116N、118N)。所述多个信号节点中的每一节点可操作以存储相应内部数据信号。所述集成电路还包括多个测试电路(120、122、124)。所述多个测试电路中的每一测试电路经配置以采样相应内部数据状态且响应于同时将唯一输出信号耦合到所述多个引脚中除所述信号输出引脚外的同一引脚(104)。

Description

具有嵌入式测试电路***的集成电路

背景技术

实例实施例涉及集成电路(单数为IC，复数为ICs)，且更具体地说，涉及包含嵌入式测试电路***的IC及此类IC的测试。

测试设计(DFT)是指一旦IC处于生产或制造形式中就向IC提供可测试性的IC设计方面。典型的DFT电路***可在测试期间启用，且当IC在其标称的非测试环境中操作时停用。在测试期间，(若干)DFT电路允许额外设备(例如自动测试设备(ATE))在测试模式中向IC提供输入测试信号，且观察、捕获及分析从输入测试信号产生的对应输出信号。DFT及ATE测试两者在IC设计及生产中都很常见，由此一旦IC在各种装置应用中发布及实施，就增加IC良率并减少IC故障。

DFT实施方案可用于具有各种不同引脚计数的IC中，但对于具有相对较少(例如，六个引脚或更少)引脚的IC可更具挑战性。具体地说，对于较高引脚计数的IC，设计可具有包含用于输入或输出信号的一或多个专用测试引脚的灵活性。相比之下，对于较低引脚计数的IC，设计通常对引脚数目有严格限制，在这种情况下，一或多个引脚可连接以在不同时间提供不同功能。然而，在此类例子中，DFT实施方案可能需要更复杂的内部结构，以在非测试操作期间支持到引脚(例如，IC输出引脚)的一种类型的信号通信，及在测试期间支持到同一引脚的不同类型的信号通信。

因此，在本文献中提供实例实施例，其可改进上述概念中的某些概念，如下文进一步详述。

发明内容

一种集成电路，其包括多个引脚，所述引脚包含信号输出引脚。所述集成电路还包括多个信号节点。所述多个信号节点中的每一节点可操作以存储相应内部数据信号。所述集成电路还包括多个测试电路。所述多个测试电路中的每一测试电路经配置以采样相应内部数据状态且响应于同时将唯一输出信号耦合到所述多个引脚中除所述信号输出引脚外的同一引脚。

也描述及主张其它方面。

附图说明

图1说明包括嵌入式测试电路***的实例实施例IC 100的示意图。

图2说明可用于图1测试电路120、122及124中的每一者中的测试电路的框图。

图3说明可用于图1的测试电路120、122及124中的任一者中的双晶体管测试电路的一个实例实施例的示意图。

图4说明用于同时测试三个图1的测试电路120、122及124的实例信号图。

图5A说明具有提供高态有效数据状态响应的NMOS晶体管504的测试电路示意图。

图5B说明由高态有效测试启用信号T_EN启用且PMOS晶体管520提供低态有效数据状态响应的测试电路示意图。

图5C说明由高态有效测试启用信号T_EN启用且PMOS晶体管542提供低态有效数据状态响应的替代测试电路示意图。

图6说明包括嵌入式测试电路***的替代实例实施例IC 600的示意图。

图7说明可用于图6的测试电路604、606或608中的任一者中的三晶体管测试电路(与镜像晶体管组合)的一个实例实施例的示意图。

图8说明用于测试图1的IC 100(或易于修改以测试图6的IC 600)的测试环境的示意图。

图9说明图8测试环境的实例实施例方法900的流程图。

具体实施方式

图1说明如下文详述包含DFT嵌入式测试电路***的实例实施例IC 100的示意图。IC 100包含展示为引脚102、104、106及108的四个物理引脚(有时称为垫)，以及与TEST状态相关联的第五引脚110，其中引脚110可为额外物理引脚，或可如后文所描述启用的功能。每一物理引脚是用于提供IC 100与外部连接之间的信号接口的导体。实例实施例IC可具有任何数目的引脚。然而，具有较少引脚(例如，六个或更少)的实施例可有利地促进使用其引脚的子集(其可少至一个引脚)测试IC 100，其中在非测试操作期间，引脚子集中的每一引脚提供一些其它相应功能。此双引脚使用消除对如可在具有更多数目引脚的IC中实施的专用测试引脚的需要。引脚102用于接收偏置电压VCC，且引脚104用于连接到低参考电压，例如接地(GND)。引脚106用于接收输入信号S_IN，且引脚108用于提供输出信号S_OUT，其中输入及输出信号中的每一者可具有各种类型，例如电压、电流或数据，这取决于IC 100的功能性。此外，对于一些IC，引脚可在一种模式下具有标称功能，但在另一模式下具有不同功能。因此，为了实例及说明，在本文献中，引脚106的标称功能是作为输入引脚，而引脚108的标称功能是作为输出引脚，但是在其它实施例中，一个或两个引脚可在除标称操作外的模式中提供替代功能。通常，信号路径112存在于S_IN引脚106与S_OUT引脚108之间。信号路径112被说明为虚线，因为它在整个过程中可能不是相同节点，而是表示通过可连接到不同装置及其它信号路径的块的一般路径。如上文介绍，引脚110表示物理引脚或功能操作，其中在任一情况下，断言相关联的TEST信号。例如，如果引脚110是物理专用测试引脚，那么其可接收断言的TEST信号。作为另一实例，引脚110可表示在非测试操作期间具有一个功能，而在测试操作期间具有启用测试的不同功能的物理引脚。实际上，引脚110可由引脚106实例化以在非测试期间接收S_IN，而在测试期间，在引脚110处的信号或到引脚110的信号(单独或与到一或多个其它引脚的信令组合)致使IC 100内部的电路***断言TEST信号，由此将IC 100置于测试状态(例如，测试模式)。这些选项中的任一者启用IC 100的测试，如下文进一步详述。

IC 100包含N个功能块，其通过实例展示为N＝3个功能块114、116及118。N可基于IC实施方案、功能性及测试要求从广泛数字范围选择。通过实例，展示穿过功能块114到118中的每一者的信号路径112，且每一此块包含测试所需的相应内部数据状态。功能块114到118中的每一者也在VCC与接地之间偏置。此外，功能块114到118中的每一者可提供相同或不同的功能，其中这些块(以及潜在的其它块，未展示)共同提供IC 100的总体功能。实例实施例包含无数类型的IC，因此功能块114到118的布局或数目N都不受限制。相反，每一功能块说明IC 100中的电路***及/或连接性，其中相应功能块的节点在IC操作期间提供数据状态，且如上文介绍，所述数据状态是测试所需的。

功能块114、116及118中的每一者包含连接到相应测试电路120、122及124的输入的相应节点114N、116N及118N。测试电路120、122及124中的每一者具有相同示意性配置，尽管如后文详述，装置参数(例如，尺寸)可根据测试电路而变化。为了简化说明，图2说明测试电路120的框图，其中进一步标记其输入/输出(I/O)，且在图1中可适用于所有测试电路120、122及124。返回到图1，借助图2的额外说明及参考，图2中的第一测试电路外部连接200用于如图1中展示那样从VCC引脚102接收VCC。图2中的第二测试电路外部连接202是图1中展示为连接到TEST引脚110的测试启用(T_EN)输入。图2中的第三测试电路外部连接204用于在内部节点处接收数据状态(DST)，第三测试电路外部连接204在图1中展示为到节点114N、116N及118N的相应连接。图2中的第四测试电路外部连接206提供图1中展示为连接到GND引脚104的测试数据输出TDO。如下文详述，当启用IC 100测试时(通过断言TEST及对应的T_EN)，在GND引脚104处的测试数据输出TDO提供调制信号输出，其量值取决于到测试电路120、122及124的数据输入及其对应输出。具体地说，在实例实施例中，测试电路120、122及124中的每一者输出模拟电流，由此累加到由GND引脚104指示的互电节点。因此，TDO实际上包含来自所有三个测试电路120、122及124的总电流。注意，TDO也可包含来自在非测试模式及测试模式两者期间保持连接到GND引脚104的其它装置的额外电流；在测试操作期间，可容易地确定此额外电流且将其作为偏移从TDO的测量值减去。

图3说明用于图1的所有测试电路120、122及124中的测试电路300的一个实例实施例的示意图。测试电路300包含两个晶体管，其在所说明实例中是NMOS晶体管302及304。当晶体管启用时，每一晶体管的标称导通电阻RDSON由以下等式1描述：

RDSON＝W/L x C 等式1

其中，W是晶体管结构宽度，L是晶体管结构长度，且C是常数因子，由此使RDSON与W及L(及C，其在本文可故意忽略，作为常数)成比例。在实例实施例中，晶体管302的RDSON等于晶体管304的RDSON，这是通过将每一晶体管构造成具有相同宽度W，且将每一晶体管构造成具有相同长度L(且具有相同常数C)来实现。或者，只要每晶体管的W/L比彼此相等，就可通过在每一晶体管之间具有不同长度及宽度来实现每晶体管在数学上等效的RDSON值。然而，作为构造晶体管的实际实施方案问题，期望的方法是如上所述的相同W及相同L。在任何情况下，为了评估测试数据输出TDO，应知晓跨两个晶体管的RDSON的总串联电阻，如后文详述。

现在描述晶体管302及304的连接性。NMOS晶体管302的漏极连接到外部连接200，外部连接200经连接用于接收VCC，如图2的实例中在连接200处展示，且也如针对图1中的测试电路120、122及124中的每一者所展示。NMOS晶体管302的栅极连接到外部连接204，回顾外部连接204用于接收数据状态DST。NMOS晶体管302的源极连接到NMOS晶体管304的漏极。NMOS晶体管304的栅极连接到外部连接202，回顾外部连接202用于接收测试启用T_EN。NMOS晶体管304的源极连接到连接206，从图1中回顾，连接206提供测试数据输出TDO且也连接到IC 100的GND引脚104。

现在首先相对于IC 100中的N＝3个测试电路120、122及124中的任何单一者来描述测试电路300的操作。然而，或者，后文的实施例使用那些测试电路中的一或多者同时提供累积测试数据输出TDO的累积效应提供额外功能性。单个测试电路300本质上提供响应于输入DST及T_EN来门控电流输出的2输入逻辑AND操作。AND功能性也取决于输入的断言状态(例如，高态有效或低态有效)及晶体管300及302的导电类型。例如，当晶体管302及304是NMOS时，且当输入DST及T_EN两者是高态有效信号时，那么当DST及T_EN两者是有效的时，在连接200与连接206之间出现导电路径，且总电流I_T沿所述路径流动。电路300的总电流I_T可根据以下等式2估计：

I_T＝VCC/RDSON 等式2

其中，RDSON是晶体管302及304两者的总RDSON。

等式2确认总电流I_T是基于VCC及晶体管302及304两者的组合串联电阻。因此，且如后文详述，在测试期间，经由图1中的引脚110(物理上或功能上)断言T_EN，且当同时断言经采样的数据状态DST时，则总电流I_T提供可测量信号作为TDO，其在GND引脚104处被采样。换句话说，当GND引脚104处的电流量值高于可忽略电平时，此电流电平指示数据DST被断言，这在高态有效时意味着经采样的数据状态处于逻辑高电平，由此确认DST的高态有效数据状态。因此，类似地，当启用测试且数据DST无效(逻辑低)时，总电流I_T为零或可忽略，由此确认DST的低态无效数据状态。根据上文，至少对于单个相应测试电路120、122或124，TDO的量值指示测试期间的DST状态。

前文说明测试作为测试电路120、122或124中的任一者的单个测试电路300的数据状态DST，但是在替代实例实施例中，可同时测试每一单独测试电路120、122或124的相应数据状态DST。通过针对测试电路120、122及124中的每一者使用测试电路300的相同电示意图来实现此单独测试，但修改每一测试电路中的装置(例如，晶体管)参数，使得每一电路提供可测量地不同的输出。例如，更改每一测试电路120、122及124中的晶体管RDSON以使其具有与其它测试电路中的每一者不同的值。可通过改变每一测试电路中的晶体管宽度及/或长度来调整RDSON。因此，在一个实例中，每一相应的RDSON值根据2的不同幂进行调整，如以下等式3中展示：

(电路120的)RDSON＝2*(电路122的)RDSON＝4*(电路124的)RDSON 等式3

给定等式2，等式3的不同RDSON值通过测试电路120、122及124中的每一者实现相应不同总电流量值。例如，由于RDSON(电路120)是RDSON(电路122)的两倍，且由于所述两个电阻具有跨其的相同VCC电势，则当经启用时通过电路120的总电流量值将是当经启用时通过电路122的总电流量值的一半。作为另一实例，由于RDSON(电路120)是RDSON(电路124)的四倍，且由于所述两个电阻具有跨其的相同VCC电势，则当经启用时通过电路120的总电流量值将是当经启用时通过电路124的总电流量值的四分之一。

借助等式3的电阻(RDSON)实例，图4说明用于同时测试三个IC 100测试电路120、122及124的实例信号图。在图4中，横轴说明时间且纵轴说明TDO。对于时间t0与t8之间的所有时间，断言T_EN，由此启用电路120、122及124中的每一者中的相应晶体管，T_EN与所述晶体管的栅极连接。同样对于所说明的实例，假设VCC＝5V，且RDSON＝100kOhms。因此，给定如等式3中展示的用于测试电路120、122及124的RDSON的相对值及来自等式2的总电流，那么当一次仅启用所述电路中的一者时，达到数据输出TDO的总电流I_T如下表1中展示：

表1

测试电路	I_T
		120	50μA
122	100μA
		124	200μA

然而，图4说明其中一或多个测试电路同时启用，表示不同数据可能性的一些实例，如下文详述。

在时间t0与t1之间的时段中，TDO为0(或某个可忽略的值)，由此指示三个测试电路120、122及124没有一个在传导不可忽略的电流。因此，测试采样及测量TDO处的电流不足确认对于三个测试电路120、122及124中的每一者，栅极连接到DST的相应晶体管正接收非启用信号，因此不启用测试电路中的任一者(如图4中通过针对所述时段的空符号所展示)。因此，在t0与t1之间，测试容易地将电流不足转译为指示存在下表2的数据值：

表2

测试电路	测试电路的DST
		120	0
122	0
		124	0

在时间t1与t2之间的时段中，TDO(减去与在非测试模式及测试模式两者中向TDO贡献电流的其它装置的任何偏移)为50μA。回顾，TDO实际上是来自所有三个测试电路120、122及124的总电流I_T，且RDSON及I_T的相应值致使每一测试电路在启用时传导不同电流量。因此，在当前时段(t1到t2)，其中TDO＝50μA，测试采样所述TDO值，且可基于表1中的值对其进行转译，即，此处50μA的TDO值转译为：在此时段期间，测试电路120经启用，因为其是传导50μA的测试电路，而测试电路122及124未经启用。因此，在t1与t2之间，存在下表3的数据值：

表3

测试电路	测试电路的DST
		120	1
122	0
		124	0

图4中接下来的两个连续时段同样说明一次仅启用单个测试电路的例子，即：(i)在时间t2与t3之间，TDO＝100μA的值指示：在此时段期间，测试电路122经启用，因为其为传导100μA的测试电路，而测试电路120及124未经启用；及(ii)在时间t3与t4之间，TDO＝200μA的值指示：在此时段期间，测试电路124经启用，因为其为传导200μA的测试电路，而测试电路120及122未经启用。

在时间t4与t5之间的时段中，TDO为150μA。因此，如同样可从表1所了解，TDO＝150μA被测试采样，且转译为指示：在此时段中不只一个测试电路被启用。相反，由于每一测试电路的RDSON之间的两个比的幂，所以两个或三个传导测试电路的表1电流值的每一可能组合将导致唯一的总输出。例如，TDO＝150μA唯一地指示：在此时段期间，测试电路120及122经启用，而测试电路124未经启用。因此，在t4与t5之间，存在下表4的数据值：

表4

测试电路	测试电路的DST
		120	1
122	1
		124	0

图4中接下来的三个连续时段同样说明一次启用多个测试电路的例子，即：(i)在时间t5与t6之间，TDO＝350μA的值指示：在此时段期间，所有测试电路122、124及126经启用；(ii)在时间t6与t7之间，TDO＝300μA的值指示：在此时段期间，测试电路122及124经启用，而测试电路120未经启用；(iii)在时间t7与t8之间，TDO＝250μA的值指示：在此时段期间，测试电路120及124经启用，而测试电路122未经启用。

图5A、5B及5C说明测试电路500.1、500.2及500.3的相应示意性实例，其中的任一者可用于所有测试电路120、122或124中。因此，电路500.1、500.2或500.3可代替图3的电路300，尽管一些连接是相似的，且某些参考标记及信号从图3转入到图5A、5B及5C中。同样作为介绍，与图3相比，图5A、5B及5C示意图容易地确定为替代配置，其中酌情改变晶体管导电类型(NMOS或PMOS)中的一者或两者，其可为T_EN的信号反转。借助所述改变，当断言T_EN且被监测的数据状态DST为高态有效或低态有效(这取决于晶体管导电类型，如下文详述)时，导电路径再次通过两个晶体管实现。

在图5A中，测试电路500.1包含PMOS晶体管502，其源极连接到VCC且漏极连接到NMOS晶体管504的漏极，NMOS晶体管504的源极连接到GND/TDO且栅极连接到DST。PMOS晶体管502的栅极连接到反相器504的输出，反相器504的输入连接到T_EN。当T_EN被断言为高时，反相器504提供低信号到PMOS晶体管502，从而使其导通，而NMOS晶体管504仅在DST被断言为高时导通。因此，测试电路500.1用于响应于T_EN及DST的高态有效输入的本地AND而输出不可忽略的电流。

在图5B中，测试电路500.2包含PMOS晶体管520，其栅极连接到DST，源极连接到VCC且漏极连接到NMOS晶体管522的漏极。NMOS晶体管522的源极连接到GND/TDO，且NMOS晶体管522的栅极连接到T_EN。当T_EN被断言为高时，这提供高信号到NMOS晶体管522的栅极，从而使其导通，而PMOS晶体管520仅在DST被断言为低时导通。因此，测试电路500.2用于响应于T_EN的高态有效输入及DST的低态有效信号的逻辑AND而输出不可忽略的电流。

在图5C中，测试电路500.3包含PMOS晶体管540，其源极连接到VCC且漏极连接到PMOS晶体管542的漏极，PMOS晶体管542的源极连接到GND/TDO且栅极连接到DST。PMOS晶体管540的栅极连接到反相器544的输出，反相器544的输入连接到T_EN。当T_EN被断言为高时，反相器544提供低信号到PMOS晶体管540的栅极，从而使其导通，而PMOS晶体管542仅在DST被断言为低时导通。因此，测试电路500.1用于响应于T_EN的高态有效输入及DST的低态有效信号的逻辑AND而输出不可忽略的电流。

图6说明替代实例实施例IC 600的示意图。IC 600与图1的IC 100共享各种共性，因此共同项目的参考编号从图1转入到图6。IC 600进一步包含电流参考电路602，其连接到VCC且输出固定电流参考I_REF。电流参考电路602可以各种形式构造，例如通过带隙电流参考构造。通常使用带隙电流参考来产生稳定且相对固定的电压或电流，这归因于IC衬底材料(例如硅)的固有带隙电压而可实现。尽管输入电压及温度改变，但带隙输出电流I_REF(或电压)仍保持稳定。此外，在IC 600中，电流I_REF作为输入连接到测试电路604、606及608中的每一者，所述测试电路将在下文进一步详述。

图7说明可用于图6的所有测试电路604、606及608中的测试电路700的实例实施例的示意图。测试电路700包括具有共享源极/漏极路径的三个晶体管，其在所说明实例中是NMOS晶体管702、704及706。测试电路700还包含额外NMOS晶体管708。所有四个晶体管的标称导通电阻RDSON由前文详述的等式1描述，且同样为了评估测试数据输出TDO也应知晓跨所有晶体管的RDSON的总串联电阻。

现在进一步描述测试电路700的连接性以补充先前实施例。NMOS晶体管702的漏极连接到用于接收VCC的外部连接710。NMOS晶体管702的栅极连接到用于接收数据状态DST的外部连接712。NMOS晶体管702的源极连接到NMOS晶体管704的漏极。NMOS晶体管704的栅极连接到用于接收测试启用T_EN的外部连接714。NMOS晶体管704的源极连接到NMOS晶体管706的漏极。NMOS晶体管706的栅极连接到用于接收带隙输出电流I_REF的外部连接716。NMOS晶体管706的源极连接到连接718，连接718提供总电流I_T作为测试数据输出TDO且也连接到IC 600的GND引脚104。I_REF也连接到NMOS晶体管708的漏极及栅极，且NMOS晶体管708的源极也连接到连接718。

现在描述测试电路700的操作。测试电路700提供2输入逻辑AND操作，其响应于与由NMOS晶体管706及708提供的电流镜像的外加配置耦合的输入DST及T_EN而门控总电流I_T输出。具体地说，给定输入的断言状态(例如，高态有效或低态有效)及晶体管702及704的NMOS导电类型，当DST及T_EN两者是高态有效时，则晶体管702及704导通，从而提供正电压到NMOS晶体管706的漏极。作为响应，NMOS晶体管706及708形成I_REF的电流镜，其中总电流I_T进一步响应于I_REF的量值且进一步由晶体管706及708之间的W/L比控制而由所述两个晶体管源送。因此，如果可用的I_REF(例如，基于带隙限制)受限制，那么所述限制也必然限制总电流I_T。然而，一些测试设备能够在不同电平之间感测到输出电流量减少，由此检测到针对与表1相当的各种组合可能出现的不同数据，但每一个别输出潜在地处在低于50μA的值。

测试电路700的上述操作个别地及共同地适用于图6的测试电路604、606及608。具体地说，在测试期间经由图6中的引脚110断言T_EN，且当同时断言经采样的数据状态DST时，输出总I_T提供可测量信号作为TDO，所述信号在引脚104处采样。当引脚104处的电流值高于可忽略电平时，此电流电平指示数据DST被断言，这在高态有效时意味着经采样的数据状态处于逻辑高电平，由此确认DST的高态有效数据状态。因此，类似地，当启用测试且数据DST为无效(逻辑低)时，不提供不可忽略的电流I_T，由此确认DST的高态无效数据状态。因此，TDO的量值指示在每一相应测试电路604、606或608的测试期间的DST的状态。此外，前文已示范可针对选择的晶体管(例如，706及708中的任一者，或进一步702及704中的任一者或两者)来调整RDSON，使得用于测试电路604、606及608的测试电路700的每一例子在被启用时提供不同输出电流量值。如之前结合表1展示，当经启用时，不同电流量值提供可区分的输出信号用于检测每一测试电路的相应数据状态DST。

图8说明实例测试环境800的示意图。环境800用于测试及因此也说明图1的IC 100(或易于修改以也测试图6的IC 600)。除了IC 100之外，测试环境800还可以各种形式体现以完成图8中的其它元件，其中通过实例，所述元件的部分或全部可在各种商业上可用的或开发的通用自动测试设备(ATE)802中实施。为此，在图8中，ATE 802通常指代IC 100外部的各种组件，再次考虑一些或全部可为ATE 802的部分。ATE 802是可编程的，或由单独的可编程装置(未展示)控制，以循序通过致使信号被施加到IC 100的测试程序。因此，ATE 802展示为包含可变电压(或其它信号)源804，尽管通常，ATE设备包含超出仅可变电压源的相当大的信号产生能力。电压源804的正侧经连接以提供信号(例如，电压)到S_IN引脚106，且电压源804的负侧提供ATE接地806。输入电容器808连接在S_IN引脚106与ATE接地806之间。包含测试负载，其例如展示为包含连接在S_OUT引脚108与ATE接地806之间的输出电容器810及输出电阻器812。输入及输出电容器808及810是测试应用的实例，但是对于其它例子可为任选的，且不限于IC 100的实施方案及测试。0伏电源814的正端子连接到GND引脚104，且0伏电源814的负端子连接到电流表816的第一端子。电流表816的第二端子连接到ATE接地806。

图9说明可由的用于测试图8环境800的ATE测试程序执行的实例实施例方法900的流程图。方法900是实例，其中此文献的教示也促进方法900中的一或多个步骤的添加、删除或重新排序。此外，流程图用作关于步骤排序的实例，但也可使用其它形式(例如，状态图)来示范流程，从所述流程可提供适当的ATE编程。

方法900从步骤902开始。在步骤902中，IC 100的测试例如通过TEST(测试启用)信号的断言开始。如之前描述，可将TEST断言到专用TEST引脚110，这通常由到测TEST引脚110的箭头说明，如可通过来自ATE 802的信号来完成。或者，可将信号断言到一或多个引脚，所述引脚可包含在非测试操作期间用于测试以外的用途的引脚，其中结果是断言T_EN。接下来，方法900继续到步骤904。

在步骤904中，可变电压源804将测试输入信号(例如，测试电压)电平输出到S_IN引脚106，且IC 100内部的各种电路***响应测试输入信号。例如返回图1，测试输入信号具有沿着信号路径112通过功能块114、116及118的传播效果，且影响那些块中的数据状态。同时，经断言的TEST(或T_EN)信号启用测试电路120、122及124中的每一者中的其栅极连接到的每一晶体管。因此，且进一步归因于那些电路中的每一者的外部连接206(见图2)处的强制0V电压，启用每一电路以输出相应电流量值到GND引脚104，其中所述量值基于晶体管RDSON值及每一测试电路中的数据状态DST来确定。接下来，方法900继续到步骤906。

在步骤906中，电流表816测量由GND引脚104提供的电流总量。可存储总电流量以供以后评估，或可在步骤906期间对其进行实质转译(例如，模拟到数字转换)，以便通知每一测试电路中的数据状态DST。具体地说，且如之前结合表1更详细地描述，给定所有测试电路输出与单个节点的相互连接且考虑到测试电路的总数，总输出电流可等于零个经启用的测试电路、一个经启用的测试电路或所述经启用的测试电路的某一组合的总输出电流。因此，总电流表示所有测试电路的相应数据状态DST的模拟度量。接下来，方法900继续到步骤908。

步骤908是条件检查以确定是否存在待测试的额外输入测试信号(例如，电压)。例如，如果IC 100是模拟数字电压转换器，那么对此装置的测试可包含扫过数个不同的输入模拟电压电平，每次检查IC输出(例如，S_OUT106)以确定是否达到适当的数字电压。同样地，对于用于测试数字输出的相同(或不同)输入电压中的每一者，实例实施例允许测试此装置的内部状态。作为另一实例，如果IC 100是电压调节器，那么对此装置的测试也可包含扫过数个不同的输入模拟电压电平，每次检查IC输出以确定IC是否适当地调节到所需的(例如，恒定的)输出电压。因此，再次对于每一测试输入信号，根据实例实施例的测试可进一步包含对IC 100的内部数据状态DST值的测试。因此，对于这些及其它实例，可存在被测试的数个不同输入测试信号，且步骤908因此可存储条件，例如所需测试输入信号的数目，或某一其它控制。因此，在每一例子中，当期望在不同的输入信号处进行进一步测试时，步骤908将方法900的控制返回到步骤904，其中施加新的输入测试信号，接着又是步骤906及908的例子。相比之下，当所有不同输入测试信号电平已被测试时，步骤908将方法900的控制引导到步骤910，其中取消断言TEST信号。因此，在步骤910之后，IC 100可用于正常(非测试)操作及功能性。

从上文，所属领域的技术人员将了解，实例实施例包含包括DFT嵌入式生产测试电路***的IC以及此类IC的测试。例如，说明用于测试具有多个引脚的IC(例如，IC 100或IC600)的设备及方法实施例。在实例实施例中，通过在除其标称信号输出引脚之外的一个IC引脚处采样信号来实现IC的测试。在实例实施例中，此类测试采样来自IC GND引脚的信号(例如，电流)。对于实例实施例，以这种方式使用GND引脚可相对于另一引脚为优选的，因为GND信号(及VCC)已经将通过相应信号路径分配到IC设计中的所有功能块，这根据每一块需要偏置差分的性质。因此，存在在每一所需功能块与已经规划的GND(及VCC)信号路径之间添加测试电路的最小额外布局考虑。在任何情况下，在所需引脚(例如，GND)处的采样的信号响应于IC的数个(例如，一或多个)测试电路，其中每一测试电路基于IC的相应数据状态(例如，在IC内的节点处)输出信号。此外，每一测试电路可包含唯一参数(例如，RDSON)，使得相应测试电路输出信号可与任何其它同时操作的测试电路区分。因此，多个测试电路可输出到单个相互节点，而不需要到所述节点的额外切换电路，且可对所述节点进行采样，且可从其信号中识别多个数据贡献。此外，已展示不同实例测试电路配置，例如响应于内部带隙参考信号的一个配置，及响应于测试电路电源(例如，VCC)的一个配置。可区分的相应测试电路输出也可经组合，例如，其中测试信号输出连接到同一节点的电流。因此，实例实施例测试可同时测试IC的多个不同数据状态(或数据状态节点)，其中所有IC测试电路的组合量值提供可从其识别每一测试电路的相应数据状态的信号。信号实例实施例提供额外益处。例如，可使用现成的商用ATE IC测试设备实现测试，其中在各种输出信号电平(例如，μA到mA)下进行DUT输出采样。作为另一实例，IC可将本教示实施为具有相对较低或较大的引脚计数的封装。作为另一实例，结构可并联或串联添加以实现冗余。又作为另一实例，监视/测试的数据状态的数目可发生变化。所属领域的技术人员将鉴于本文献的教示了解或确定这些及其它内容。因此，在所描述实施例中，额外修改是可能的，且在权利要求书的范围内，其它实施例是可能的。

Claims (20)

1.一种集成电路，其包括：

多个引脚，其包含信号输出引脚；

多个信号节点，所述多个信号节点中的每一节点可操作以存储相应的内部数据信号；及

多个测试电路，所述多个测试电路中的每一测试电路经配置以采样相应内部数据状态且响应于同时将唯一输出信号耦合到所述多个引脚中除所述信号输出引脚外的同一引脚。

2.根据权利要求1所述的集成电路，其中响应于所述多个测试电路中的每一测试电路之间的参数差异而提供每一测试电路的所述唯一输出信号。

3.根据权利要求1所述的集成电路，其中响应于所述多个测试电路中的每一测试电路之间的电阻差异而提供每一测试电路的所述唯一输出信号。

4.根据权利要求1所述的集成电路，其中响应于所述多个测试电路中的每一测试电路之间的结构差异而提供每一测试电路的所述唯一输出信号。

5.根据权利要求1所述的集成电路，其中响应于所述多个测试电路中的每一测试电路之间的晶体管宽度差异或晶体管长度差异中的一者而提供每一测试电路的所述唯一输出信号。

6.根据权利要求1所述的集成电路，其中所述同一引脚包括用作测试数据输出的所述集成电路的接地引脚。

7.根据权利要求1所述的集成电路，其中所述唯一输出信号包括电流。

8.根据权利要求1所述的集成电路：

其中所述唯一输出信号包括电流；及

其中作为来自每一测试电路的唯一输出信号的所述电流与作为来自所述多个测试电路中的每一其它测试电路的唯一输出信号的电流的差异是2的幂。

9.根据权利要求1所述的集成电路，其中所述多个测试电路中的每一测试电路包括：

第一晶体管，其具有经耦合以接收测试启用信号的栅极；

第二晶体管，其具有经耦合以从所述多个信号节点中的相应信号节点接收所述内部数据信号的栅极；及

输出节点，其用于响应于所述测试启用信号的状态及来自所述多个节点中的相应信号节点的所述内部数据信号的状态而输出相应唯一输出信号。

10.根据权利要求9所述的集成电路，其中所述第一晶体管及所述第二晶体管中的每一者包括NMOS晶体管。

11.根据权利要求9所述的集成电路：

其中所述第一晶体管包括NMOS晶体管；

其中所述第二晶体管包括PMOS晶体管；且

其中所述相应内部数据信号是低态有效信号。

12.根据权利要求1所述的集成电路，其中所述多个测试电路中的每一测试电路包括：

第一晶体管，其具有经耦合以接收测试启用信号的栅极；

第二晶体管，其具有经耦合以从所述多个信号节点中的相应信号节点接收所述内部数据信号的栅极；

第三晶体管，其经耦合以镜像电流源；及

输出节点，其用于响应于所述测试启用信号的状态、来自所述多个信号节点中的相应信号节点的所述内部数据信号的状态及所述电流源而输出相应唯一输出信号。

13.一种测试***，其包括：

集成电路，其包括：

多个引脚，其包含信号输出引脚及信号输入引脚；

多个信号节点，所述多个信号节点中的每一节点可操作以存储相应内部数据信号；

多个测试电路，所述多个测试电路中的每一测试电路经配置以采样相应内部数据状态且响应于同时将唯一输出信号耦合到所述多个引脚中除所述信号输出引脚外的同一引脚；

电路***，其用于施加电压到所述信号输入引脚；及

电路***，其用于响应于所述同一引脚处的输出来确定每一测试电路的所述相应内部数据状态。

14.根据权利要求13所述的测试***，且其进一步包括用于采样所述同一引脚处的总电流的电路***。

15.一种测试集成电路的内部数据状态的方法，其包括：

启用所述集成电路的测试模式；

在所述测试模式期间，将输入信号施加到所述集成电路，所述集成电路包含信号输出引脚；

在所述测试模式期间，测量除所述信号输出引脚之外的所述集成电路的引脚处的输出信号；及

将所述输出信号转译为所述集成电路的多个内部数据状态。

16.根据权利要求15所述的方法，其中所述测量步骤包括测量在所述集成电路的接地引脚处的用作测试数据输出的输出信号。

17.根据权利要求15所述的方法，其中所述测量步骤包括测量所述集成电路的引脚处的电流输出信号。

18.根据权利要求15所述的方法，其中所述测量步骤包括测量在所述集成电路的接地引脚处的用作测试数据输出的电流输出信号。

19.根据权利要求15所述的方法：

其中所述多个内部数据状态中的每一内部数据状态对应于多个测试电路中的相应测试电路；且

其中每一测试电路可操作以输出不同于来自所述多个测试电路中的每一其它测试电路的输出信号的相应输出信号。

20.根据权利要求15所述的方法：

其中所述多个内部数据状态中的每一内部数据状态对应于多个测试电路中的相应测试电路；且

其中每一测试电路可操作以输出相应输出电流信号，所述输出电流信号与来自所述多个测试电路中的每一其它测试电路的电流输出信号的差异是2的幂。

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