CN114928408B - Tdd通信***、方法及收发器芯片 - Google Patents

Tdd通信***、方法及收发器芯片 Download PDF

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Abstract

本发明提供一种TDD通信***、方法及收发器芯片，所述TDD通信***包括：第一收发器芯片，包括第一时钟；所述第一收发器芯片发送相邻第一信号的时间间隔为整数倍时钟周期；所述第一收发器芯片的收发周期为整数倍时钟周期；第二收发器芯片，包括第二时钟；所述第二时钟与所述第一时钟同步，所述第二时钟与所述第一时钟的时钟周期相同；所述第二收发器芯片接收所述第一信号；所述第二收发器芯片向所述第一收发器芯片发送相邻第二信号的时间间隔为整数倍时钟周期；所述第二收发器芯片的收发周期为整数倍时钟周期。本发明无需通过占用前导序列时间自适应寻找采样点，省略了前导序列时间，既通过缩短收发周期满足了延时要求，同时不牺牲***的传输效率。

Description

TDD通信***、方法及收发器芯片
技术领域
本发明属于通信技术领域，涉及一种TDD通信方法，特别是涉及一种TDD通信***、方法及收发器芯片。
背景技术
TDD(Time Division Duplexing，时分双工)是移动通信技术使用的双工技术之一，在TDD模式的移动通信***中，接收和传送在同一频率信道(即载波)的不同时隙，用保证时间来分离接收和传送信道。该模式在不对称业务中有着不可比拟的灵活性。由于每RC内时域上下行切换的切换点可灵活变动，所以对于对称业务(语音和多媒体等)和不对称业务(包交换和因特网等)，可充分利用无线频谱。
参见图1所示，TDD***包括第一收发器芯片X1和第二收发器芯片X2，所述第一收发器芯片X1包括第一发送模块Tx1和第一接收模块Rx1，所述第二收发器芯片X2包括第二发送模块Tx2和第二接收模块Rx2。下行通信时，第一发送模块Tx1发送信号至第二接收模块Rx2；上行通信时，第二发送模块Tx2发送信号至第一接收模块Rx1。第一发送模块Tx1发送信号时，第二发送模块Tx2是不能发送信号的，只有等到第一发送模块Tx1发送信号结束后，第二发送模块Tx2才能开始发送信号，即下行通信与上行通信在时间上是不重合的。TDD是时分双工，下行数据发完之后一定要等到下一个上行时隙，而且由于上行时隙较少，TDD反馈平均等待时间要较长，即延时较高。TDD***的收发周期越长，延时越大。
在很多应用场景中，***对延时是有要求的，例如车载摄像头的控制信号应用场景。为了满足延时的要求，一般会考虑将TDD***的收发周期变短，但收发周期变短会导致TDD***的传输效率降低，如何既满足延时的要求，又能兼顾TDD***的传输效率，是本发明亟待解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种TDD通信***、方法及收发器芯片，用于解决现有技术中为满足时延要求缩短TDD***的收发周期，而导致TDD***的传输效率降低的问题。
为实现上述目的及其他相关目的，本发明提供一种TDD通信***，所述TDD通信***包括：第一收发器芯片，于第一时钟的控制下发送第一信号；所述第一收发器芯片发送相邻第一信号的时间间隔为整数倍时钟周期；所述第一信号的时长为整数倍时钟周期；所述第一收发器芯片的收发周期为整数倍时钟周期；第二收发器芯片，于第二时钟的控制下发送第二信号；所述第二时钟与所述第一时钟同步，所述第二时钟与所述第一时钟的时钟周期相同；所述第二收发器芯片接收所述第一信号；所述第二收发器芯片向所述第一收发器芯片发送相邻第二信号的时间间隔为整数倍时钟周期；所述第二信号的时长为整数倍时钟周期；所述第二收发器芯片的收发周期为整数倍时钟周期。
于本发明的一实施例中，所述TDD通信***还包括：第一控制模块，内置于所述第一收发器芯片中，包括一第一时钟控制单元；所述第一时钟控制单元根据所述第一时钟控制所述第一收发器芯片发送所述第一信号；第二控制模块，内置于所述第二收发器芯片中，包括一第二时钟控制单元；所述第二时钟控制单元根据接收到的所述第一信号控制所述第二时钟锁定所述第一时钟的相位和频率；所述第一信号包括起始采样点信息。
于本发明的一实施例中，所述第一收发器芯片包括：第一发送模块，于第一发送时钟的控制下以第一间隙发送所述第一信号至所述第二收发器芯片；所述第一间隙为所述相邻第一信号的发送时间间隔；所述第一间隙为整数倍时钟周期；第一接收模块，于第一接收时钟的控制下接收所述第二收发器芯片以第二间隙发送的所述第二信号；所述第二间隙为所述相邻第二信号的发送时间间隔；所述第二间隙为整数倍时钟周期；所述第一时钟包括所述第一发送时钟；所述第一接收时钟与所述第一发送时钟相位和频率相同。
于本发明的一实施例中，所述第二收发器芯片包括：第二发送模块，于第二发送时钟的控制下以第二间隙发送所述第二信号至所述第一收发器芯片；所述第二间隙为所述相邻第二信号的发送时间间隔；所述第二间隙为整数倍时钟周期；第二接收模块，于第二接收时钟的控制下接收所述第一收发器芯片以第一间隙发送的所述第一信号；所述第一间隙为所述相邻第一信号的发送时间间隔；所述第一间隙为整数倍时钟周期；所述第二时钟包括所述第二发送时钟或/和所述第二接收时钟；所述第二接收时钟与所述第一发送时钟的相位和频率相同；所述第二发送时钟与所述第二接收时钟的相位和频率相同，进而锁定所述第一发送时钟的相位和频率。
本发明还提供一种TDD通信方法，所述TDD通信方法包括：利用一第一收发器芯片于第一时钟控制下发送第一信号；所述第一收发器芯片发送相邻第一信号的时间间隔为整数倍时钟周期；所述第一信号的时长为整数倍时钟周期；所述第一收发器芯片的收发周期为整数倍时钟周期；利用一第二收发器芯片接收所述第一信号，并于第二时钟控制下向所述第一收发器芯片发送第二信号；所述第二时钟与所述第一时钟同步；所述第二收发器芯片发送相邻第二信号的时间间隔为整数倍时钟周期；所述第二信号的时长为整数倍时钟周期；所述第二收发器芯片的收发周期为整数倍时钟周期。
于本发明的一实施例中，所述第一收发器芯片发送相邻第一信号的时间间隔为第一间隙；所述第一间隙为当前第一信号开始发送至下一个第一信号开始发送之间的时长；所述第一间隙为整数倍时钟周期。
于本发明的一实施例中，所述第二收发器芯片发送相邻第二信号的时间间隔为第二间隙；所述第二间隙为当前第二信号开始发送至下一个第二信号开始发送之间的时长；所述第二间隙为整数倍时钟周期。
于本发明的一实施例中，所述第二时钟与所述第一时钟同步的一种实现过程包括：利用所述第二收发器芯片根据接收到的所述第一信号控制所述第二时钟锁定所述第一时钟的相位和频率；所述第一信号包括起始采样点信息收发器芯片。
本发明还提供一种收发器芯片，所述收发器芯片包括：发送模块，于一发送时钟控制下以第一间隙发送第一信号；所述第一间隙为整数倍时钟周期；所述第一信号的时长为整数倍时钟周期；接收模块，于一接收时钟控制下接收以第二间隙发送的第二信号；所述第二间隙为整数倍时钟周期；所述第二信号的时长为整数倍时钟周期；控制模块，与所述发送模块和所述接收模块分别通信相连，包括一时钟控制单元；所述时钟控制单元根据接收到的所述第二信号控制所述发送时钟锁定所述接收时钟的频率；所述收发器芯片的收发周期为整数倍时钟周期。
于本发明的一实施例中，所述时钟控制单元包括采样单元，DTL单元，PI单元，PLL单元，驱动单元；所述采样单元与所述接收模块通信相连，对接收的第二信号进行采样，并将采样结果输出给所述DTL单元；所述DTL单元提取采样结果的采样相位转发给PI单元；所述PI单元将PLL单元提供的时钟信号CLK1与采样相位进行比较，输出调整后的时钟信号CLK2至所述驱动单元；所述驱动单元与所述发送模块通信相连，基于时钟信号CLK2驱动所述发送模块发送第一信号；所述PLL单元与所述发送模块通信相连，基于发送的第一信号提取时钟信号CLK1。
如上所述，本发明所述的TDD通信***、方法及收发器芯片，具有以下有益效果：
本发明使得上下行时钟同步，每个下行信号的起始采样相位都相同，无需通过占用前导序列时间自适应寻找采样点，故而省略了前导序列时间，既通过缩短收发周期满足了延时要求，同时不牺牲***的传输效率。
附图说明
图1显示为现有的TDD通信***的一种结构示意图。
图2显示为本发明实施例所述的TDD通信***的一种实现结构示意图。
图3A显示为本发明实施例所述的TDD通信***的第一收发器芯片的一种实现结构示意图。
图3B显示为本发明实施例所述的第一收发器芯片的第一时钟控制单元的一种实现结构示意图。
图4A显示为本发明实施例所述的TDD通信***的第二收发器芯片的一种实现结构示意图。
图4B显示为本发明实施例所述的第二收发器芯片的第二时钟控制单元的一种实现结构示意图。
图5显示为本发明实施例所述的TDD通信方法的一种实现流程示意图。
图6A显示为本发明实施例所述的收发器芯片的一种实现结构示意图。
图6B显示为本发明实施例所述的收发器芯片的时钟控制单元的一种实现结构示意图。
元件标号说明
200 TDD通信***
210 第一收发器芯片
211 第一发送模块
212 第一接收模块
213 第一控制模块
2131 第一时钟控制单元
220 第二收发器芯片
221 第二发送模块
222 第二接收模块
223 第二控制模块
2231 第二时钟控制单元
600 收发器芯片
610 发送模块
620 接收模块
630 控制模块
631 时钟控制单元
S501～S502 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在TDD通信***的下行通信开始前，接收端并不知道下行信号的最佳采样接收点在什么地方，所以需要一个自适应寻找采样点的过程，此段过程所占用的时间可称为前导序列时间(preamble)。每个下行信号的起始采样点都是突发的，上一个下行信号的最佳起始采样点和下一个下行信号的起始采样点都是不同的。故而，接收端在每次接收下行信号时都需要花费前导序列时间。如果前导序列时间很短，只有500个时钟周期，那么TDD通信***的传输效率就会下降50％。而在实际应用中，前导序列时间占用100～200个时钟周期都是很常见的。在此种情况下，若要满足延时要求而缩短周期，则必然导致传输效率严重下降。
请参阅图2所示，本发明实施例提供一种TDD通信***，所述TDD通信***200包括：第一收发器芯片210和第二收发器芯片220。下行通信时，所述第一收发器芯片210发送第一信号至所述第二收发器芯片220；上行通信时，所述第二收发器芯片220发送第二信号至所述第一收发器芯片210。
所述第一收发器芯片210包括第一时钟。所述第一收发器芯片210于第一时钟控制下发送相邻第一信号的时间间隔为整数倍时钟周期；所述第一信号的时长为整数倍时钟周期；所述第一收发器芯片的收发周期为整数倍时钟周期。
所述第二收发器芯片220包括第二时钟。所述第二时钟与所述第一时钟同步。所述第二收发器芯片接收所述第一信号；所述第二收发器芯片于第二时钟控制下向所述第一收发器芯片发送相邻第二信号的时间间隔为整数倍时钟周期；所述第二信号的时长为整数倍时钟周期；所述第二收发器芯片的收发周期为整数倍时钟周期。其中，所述第二时钟与所述第一时钟在频率上是锁定的，在相位上是独立的，即所述第二时钟与所述第一时钟频率相同，相位可以相同也可以不同。
于本发明一实施例中，参见图3A所示，所述第一收发器芯片210包括第一发送模块211、第一接收模块212和第一控制模块213。
所述第一发送模块211于第一发送时钟的控制下以第一间隙发送所述第一信号至所述第二收发器芯片。所述第一间隙为所述相邻第一信号的发送时间间隔，即当前第一信号开始发送至下一个第一信号开始发送之间的时间间隔。所述第一间隙为整数倍时钟周期。
所述第一接收模块212于第一接收时钟的控制下接收所述第二收发器芯片以第二间隙发送的所述第二信号。所述第二间隙为所述相邻第二信号的发送时间间隔，即当前第二信号开始发送至下一个第二信号开始发送之间的时间间隔。所述第二间隙为整数倍时钟周期。所述第一时钟包括所述第一发送时钟；所述第一接收时钟与所述第一发送时钟相位和频率相同。
所述第一控制模块213内置于所述第一收发器芯片210中，包括一第一时钟控制单元2131；所述第一时钟控制单元根据所述第一时钟控制所述第一收发器芯片发送所述第一信号。
于本发明一实施例中，参见图3B所示，所述第一时钟控制单元2131的一种实现电路包括：采样单元，DTL(二极管晶体管逻辑门电路)单元，PI(比例积分)单元，PLL(PhaseLocked Loop，锁相环)单元，驱动单元(Driver)。所述采样单元与所述第一接收模块212通信相连，对接收的第二信号进行采样，并将采样结果输出给所述DTL单元；所述DTL单元提取采样结果的采样相位转发给PI单元；所述PI单元将PLL单元提供的时钟信号CLK1与采样相位进行比较，输出调整后的时钟信号CLK2至驱动单元。所述驱动单元与所述第一发送模块211通信相连，基于时钟信号CLK2驱动所述第一发送模块211发送第一信号。所述PLL单元与所述第一发送模块211通信相连，基于发送的第一信号提取时钟信号CLK1。
于本发明一实施例中，参见图4A所示，所述第二收发器芯片220包括第二发送模块221、第二接收模块222和第二控制模块223。
所述第二发送模块221于第二发送时钟的控制下以第二间隙发送所述第二信号至所述第一收发器芯片。所述第二间隙为所述相邻第二信号的发送时间间隔，即当前第二信号开始发送至下一个第二信号开始发送之间的时间间隔；所述第二间隙为整数倍时钟周期。
所述第二接收模块222于第二接收时钟的控制下接收所述第一收发器芯片以第一间隙发送的所述第一信号。所述第一间隙为所述相邻第一信号的发送时间间隔，即当前第一信号开始发送至下一个第一信号开始发送之间的时间间隔。所述第一间隙为整数倍时钟周期。所述第二时钟包括所述第二发送时钟或/和所述第二接收时钟；所述第二接收时钟与所述第一发送时钟的相位和频率相同；所述第二发送时钟与所述第二接收时钟的相位和频率相同，进而锁定所述第一发送时钟的相位和频率，实现与第一时钟同步。
所述第二控制模块223内置于所述第二收发器芯片220中，包括一第二时钟控制单元2231；所述第二时钟控制单元2231根据接收到的所述第一信号控制所述第二时钟锁定所述第一时钟的相位和频率；所述第一信号包括起始采样点信息。
于本发明一实施例中，参见图4B所示，所述第二时钟控制单元2231的一种实现电路包括：采样单元，DTL(二极管晶体管逻辑门电路)单元，PI(比例积分)单元，PLL(PhaseLocked Loop，锁相环)单元，驱动单元(Driver)。所述采样单元与所述第二接收模块222通信相连，对接收的第一信号进行采样，并将采样结果输出给所述DTL单元；所述DTL单元提取采样结果的采样相位转发给PI单元；所述PI单元将PLL单元提供的时钟信号CLK1与采样相位进行比较，输出调整后的时钟信号CLK2至驱动单元。所述驱动单元与所述第二发送模块221通信相连，基于时钟信号CLK2驱动所述第二发送模块221发送第二信号。所述PLL单元与所述第二发送模块221通信相连，基于发送的第二信号提取时钟信号CLK1。
于本发明的一实施例中，所述第一发送模块211包括第一发送时钟；所述第一发送模块211基于所述第一发送时钟以第一间隙发送所述第一信号至所述第二收发器芯片；所述第一间隙为所述相邻第一信号的发送时间间隔；所述第一间隙为整数倍时钟周期。
所述第一接收模块212包括第一接收时钟；所述第一接收模块212基于所述第一接收时钟接收所述第二收发器芯片以第二间隙发送的所述第二信号；所述第二间隙为所述相邻第二信号的发送时间间隔；所述第二间隙为整数倍时钟周期；所述第一时钟包括所述第一发送时钟或/和所述第一接收时钟；所述第一发送时钟与所述第一接收时钟频率相同。
所述第二发送模块221包括第二发送时钟；所述第二发送模块221基于所述第二发送时钟以第二间隙发送所述第二信号至所述第一收发器芯片；所述第二间隙为所述相邻第二信号的发送时间间隔；所述第二间隙为整数倍时钟周期。
所述第二接收模块222包括第二接收时钟；所述第二接收模块222基于所述第二接收时钟接收所述第一收发器芯片以第一间隙发送的所述第一信号；所述第一间隙为所述相邻第一信号的发送时间间隔；所述第一间隙为整数倍时钟周期；所述第二时钟包括所述第二发送时钟或/和所述第二接收时钟。
其中，所述第二接收时钟与所述第一发送时钟的相位和频率相同；所述第二发送时钟与所述第二接收时钟的相位和频率相同，进而使所述第二发送时钟锁定所述第一发送时钟的相位和频率，实现第二发送时钟与所述第一发送时钟同步。即：所述第二接收时钟追逐锁定所述第一发送时钟的相位和频率，所述第二发送时钟追逐锁定所述第二接收时钟的相位和频率，进而使得所述第二发送时钟锁定所述第一发送时钟的相位和频率，完成第二发送信号与所述第一发送信号时钟同步；进而使得所述第二时钟与所述第一时钟一直处于同步状态。
本发明所述的TDD通信***，上下行时钟同步，进而上下行的时钟周期也相同。下行信号的传输间隙与上行信号的传输间隙均为整数倍时钟周期，即第一次下行信号的结束到第二次下行信号的开始的间隔(即第一间隙)为整数倍时钟周期，第一次上行信号的结束到第二次上行信号的开始的间隔(即第二间隙)也为整数倍时钟周期。
时钟周期也称为振荡周期，定义为时钟频率的倒数。时钟周期是计算机中最基本的、最小的时间单位。在一个时钟周期内，CPU仅完成一个最基本的动作。时钟周期是一个时间的量。时钟周期表示了SDRAM所能运行的最高频率。更小的时钟周期就意味着更高的工作频率。例如，若以1G的频率发送信号，1个时钟周期就是1ns(纳秒)，也是传输1bit所占的时间。
如果没有延时要求，上下行信号的传输时间都很长，前导序列时间在整个收发周期中就显得微不足道，也不会影响传输效率，***上下行时钟也不需要同步。但若为了满足延时要求，必须将上下行信号的传输时间都缩的足够短，以保证延时限制，那么前导序列时间所占用的几百个时钟周期和足够短的收发周期相比，就显得很突出，因此会严重影响***的传输效率。
本发明所述的TDD通信***，上下行时钟同步，每个下行信号的起始采样相位都相同，无需通过占用前导序列时间自适应寻找采样点，故而省略了前导序列时间，既通过缩短收发周期满足了延时要求，同时不牺牲***的传输效率。
本发明的第二收发器芯片每接收一次第一信号，就可以调整一次自身的时钟相位锁定到第一收发器芯片的时钟相位，所以即使上下行的时钟有很小的相位偏差，第二收发器芯片只要在下一次接收第一信号时就可以重新调整自己的时钟相位锁定第一收发器芯片的时钟相位，消除上一次累积的频差，以保证***可以一直时钟同步。例如：如果上下行时钟没有锁定同频，起始采样点会有万分之一的偏差；那么当上下行时钟锁定同频时，起始采样点的偏差则只有百万分之一。
本发明还提供一种TDD通信方法，所述TDD通信***可以实现本发明所述的TDD通信方法，但本发明所述的TDD通信方法的实现装置包括但不限于本实施例列举的TDD通信***的结构，凡是根据本发明的原理所做的现有技术的结构变形和替换，都包括在本发明的保护范围内。
本发明所述的TDD通信方法的保护范围不限于本实施例列举的步骤执行顺序，凡是根据本发明的原理所做的现有技术的步骤增减、步骤替换所实现的方案都包括在本发明的保护范围内。
参见图5所示，本发明实施例所述的TDD通信方法包括：
S501，利用一第一收发器芯片于第一时钟控制下发送第一信号；所述第一收发器芯片发送相邻第一信号的时间间隔为整数倍时钟周期；所述第一信号的时长为整数倍时钟周期。所述第一收发器芯片的收发周期为整数倍时钟周期。
S502，利用一第二收发器芯片接收所述第一信号，并于第二时钟控制下向所述第一收发器芯片发送第二信号；所述第二时钟与所述第一时钟同步；所述第二收发器芯片发送相邻第二信号的时间间隔为整数倍时钟周期；所述第二信号的时长为整数倍时钟周期。所述第二收发器芯片的收发周期为整数倍时钟周期。其中，所述第二时钟与所述第一时钟在相位和频率是锁定的。
于本发明的一实施例中，所述第二时钟与所述第一时钟同步的一种实现过程包括：利用所述第二收发器芯片根据接收到的所述第一信号控制所述第二时钟锁定所述第一时钟的相位；所述第一信号包括起始采样点信息。
进一步，所述第一收发器芯片发送相邻第一信号的时间间隔为第一间隙；所述第一间隙为当前第一信号开始发送至下一个第一信号开始发送之间的时长；所述第一间隙为整数倍时钟周期。所述第二收发器芯片发送相邻第二信号的时间间隔为第二间隙；所述第二间隙为当前第二信号开始发送至下一个第二信号开始发送之间的时长；所述第二间隙为整数倍时钟周期。
具体地，参见图3A所示，所述第一收发器芯片210包括第一发送模块211、第一接收模块212和第一控制模块213。所述第一发送模块211于第一发送时钟的控制下以第一间隙发送所述第一信号至所述第二收发器芯片。所述第一间隙为所述相邻第一信号的发送时间间隔，即当前第一信号开始发送至下一个第一信号开始发送之间的时间间隔。所述第一间隙为整数倍时钟周期。所述第一接收模块212于第一接收时钟的控制下接收所述第二收发器芯片以第二间隙发送的所述第二信号。所述第二间隙为所述相邻第二信号的发送时间间隔，即当前第二信号开始发送至下一个第二信号开始发送之间的时间间隔。所述第二间隙为整数倍时钟周期。所述第一控制模块213内置于所述第一收发器芯片210中，包括一第一时钟控制单元2131；所述第一时钟控制单元根据所述第一时钟控制所述第一收发器芯片发送所述第一信号。。
参见图3B所示，所述第一时钟控制单元2131的一种实现电路包括：采样单元，DTL(二极管晶体管逻辑门电路)单元，PI(比例积分)单元，PLL(Phase Locked Loop，锁相环)单元，驱动单元(Driver)。所述采样单元与所述第一接收模块212通信相连，对接收的第二信号进行采样，并将采样结果输出给所述DTL单元；所述DTL单元提取采样结果的采样相位转发给PI单元；所述PI单元将PLL单元提供的时钟信号CLK1与采样相位进行比较，输出调整后的时钟信号CLK2至驱动单元。所述驱动单元与所述第一发送模块211通信相连，基于时钟信号CLK2驱动所述第一发送模块211发送第一信号。所述PLL单元与所述第一发送模块211通信相连，基于发送的第一信号提取时钟信号CLK1。
参见图4A所示，所述第二收发器芯片220包括第二发送模块221、第二接收模块222和第二控制模块223。所述第二发送模块221于第二发送时钟的控制下以第二间隙发送所述第二信号至所述第一收发器芯片。所述第二间隙为所述相邻第二信号的发送时间间隔，即当前第二信号开始发送至下一个第二信号开始发送之间的时间间隔；所述第二间隙为整数倍时钟周期。所述第二接收模块222于第二接收时钟的控制下接收所述第一收发器芯片以第一间隙发送的所述第一信号。所述第一间隙为所述相邻第一信号的发送时间间隔，即当前第一信号开始发送至下一个第一信号开始发送之间的时间间隔。所述第一间隙为整数倍时钟周期。所述第二时钟包括所述第二发送时钟或/和所述第二接收时钟；所述第二接收时钟与所述第一发送时钟的相位和频率相同；所述第二发送时钟与所述第二接收时钟的相位和频率相同，进而锁定所述第一发送时钟的相位和频率；所述第一接收时钟与所述第二发送时钟频率相同。所述第二控制模块223内置于所述第二收发器芯片220中，包括一第二时钟控制单元2231；所述第二时钟控制单元2231根据接收到的所述第一信号控制所述第二时钟锁定所述第一时钟的相位和频率；所述第一信号包括起始采样点信息。
参见图4B所示，所述第二时钟控制单元2231的一种实现电路包括：采样单元，DTL(二极管晶体管逻辑门电路)单元，PI(比例积分)单元，PLL(Phase Locked Loop，锁相环)单元，驱动单元(Driver)。所述采样单元与所述第二接收模块222通信相连，对接收的第一信号进行采样，并将采样结果输出给所述DTL单元；所述DTL单元提取采样结果的采样相位转发给PI单元；所述PI单元将PLL单元提供的时钟信号CLK1与采样相位进行比较，输出调整后的时钟信号CLK2至驱动单元。所述驱动单元与所述第二发送模块221通信相连，基于时钟信号CLK2驱动所述第二发送模块221发送第二信号。所述PLL单元与所述第二发送模块221通信相连，基于发送的第二信号提取时钟信号CLK1。
其中，所述第二接收时钟与所述第一发送时钟的相位和频率相同；所述第二发送时钟与所述第二接收时钟的相位和频率相同，进而使所述第二发送时钟锁定所述第一发送时钟的相位和频率，实现第二发送时钟与所述第一发送时钟同步；所述第一接收时钟与所述第二发送时钟频率相同。即：所述第二接收时钟追逐锁定所述第一发送时钟的相位和频率，所述第二发送时钟追逐锁定所述第二接收时钟的相位和频率，进而使得所述第二发送时钟锁定所述第一发送时钟的相位和频率，完成第二发送信号与所述第一发送信号时钟同步；进而使得所述第二时钟与所述第一时钟一直处于同步状态。
本发明所述的TDD通信方法使得上下行时钟同步，每个下行信号的起始采样相位都相同，无需通过占用前导序列时间自适应寻找采样点，故而省略了前导序列时间，既通过缩短收发周期满足了延时要求，同时不牺牲***的传输效率。
而且，本发明的第二收发器芯片每接收一次第一信号，就可以调整一次自身的时钟相位锁定到第一收发器芯片的时钟相位，所以即使上下行的时钟有很小的相位偏差，第二收发器芯片只要在下一次接收第一信号时就可以重新调整自己的时钟相位锁定第一收发器芯片的时钟相位，消除上一次累积的频差，以保证***可以一直时钟同步。
参见图6A所示，本发明实施例提供一种收发器芯片，所述收发器芯片600包括发送模块610，接收模块620，控制模块630。
所述发送模块610包括一发送时钟，基于发送时钟以第一间隙发送第一信号；所述第一间隙为整数倍时钟周期；所述第一信号的时长为整数倍时钟周期。
所述接收模块620包括一接收时钟，基于接收时钟接收一以第二间隙发送的第二信号；所述第二间隙为整数倍时钟周期；所述第二信号的时长为整数倍时钟周期。
所述控制模块630与所述发送模块610和所述接收模块620分别通信相连，包括一时钟控制单元631；所述时钟控制单元根据接收到的所述第二信号控制所述发送时钟锁定所述接收时钟的频率；所述收发器芯片的收发周期为整数倍时钟周期。
于本发明一实施例中，参见图6B所示，所述时钟控制单元631的一种实现电路包括：采样单元，DTL(二极管晶体管逻辑门电路)单元，PI(比例积分)单元，PLL(Phase LockedLoop，锁相环)单元，驱动单元(Driver)。所述采样单元与所述接收模块620通信相连，对接收的第二信号进行采样，并将采样结果输出给所述DTL单元；所述DTL单元提取采样结果的采样相位转发给PI单元；所述PI单元将PLL单元提供的时钟信号CLK1与采样相位进行比较，输出调整后的时钟信号CLK2至驱动单元。所述驱动单元与所述发送模块610通信相连，基于时钟信号CLK2驱动所述发送模块610发送第一信号。所述PLL单元与所述发送模块610通信相连，基于发送的第一信号提取时钟信号CLK1。
本发明所述的收发器芯片600的结构和工作原理与本发明所述的第一收发器芯片或第二收发器芯片的结构和工作原理是相同的，其他技术细节可对应详见第一收发器芯片或第二收发器芯片的说明，在此不再重述。
综上所述，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种TDD通信***，其特征在于，所述TDD通信***包括：
第一收发器芯片，于第一时钟的控制下发送第一信号；所述第一收发器芯片发送相邻第一信号的时间间隔为整数倍时钟周期；所述第一信号的时长为整数倍时钟周期；所述第一收发器芯片的收发周期为整数倍时钟周期；
第二收发器芯片，于第二时钟的控制下发送第二信号；所述第二时钟与所述第一时钟同步，所述第二时钟与所述第一时钟的时钟周期相同；所述第二收发器芯片接收所述第一信号；所述第二收发器芯片向所述第一收发器芯片发送相邻第二信号的时间间隔为整数倍时钟周期；所述第二信号的时长为整数倍时钟周期；所述第二收发器芯片的收发周期为整数倍时钟周期；
第二控制模块，内置于所述第二收发器芯片中，包括一第二时钟控制单元；所述第二时钟控制单元根据接收到的所述第一信号控制所述第二时钟锁定所述第一时钟的相位和频率；所述第一信号包括起始采样点信息。
2.根据权利要求1所述的TDD通信***，其特征在于，所述TDD通信***还包括：
第一控制模块，内置于所述第一收发器芯片中，包括一第一时钟控制单元；所述第一时钟控制单元根据所述第一时钟控制所述第一收发器芯片发送所述第一信号。
3.根据权利要求1所述的TDD通信***，其特征在于，所述第一收发器芯片包括：
第一发送模块，于第一发送时钟的控制下以第一间隙发送所述第一信号至所述第二收发器芯片；所述第一间隙为所述相邻第一信号的发送时间间隔；所述第一间隙为整数倍时钟周期；
第一接收模块，于第一接收时钟的控制下接收所述第二收发器芯片以第二间隙发送的所述第二信号；所述第二间隙为所述相邻第二信号的发送时间间隔；所述第二间隙为整数倍时钟周期；所述第一时钟包括所述第一发送时钟；所述第一接收时钟与所述第一发送时钟相位和频率相同。
4.根据权利要求3所述的TDD通信***，其特征在于，所述第二收发器芯片包括：
第二发送模块，于第二发送时钟的控制下以第二间隙发送所述第二信号至所述第一收发器芯片；所述第二间隙为所述相邻第二信号的发送时间间隔；所述第二间隙为整数倍时钟周期；
第二接收模块，于第二接收时钟的控制下接收所述第一收发器芯片以第一间隙发送的所述第一信号；所述第一间隙为所述相邻第一信号的发送时间间隔；所述第一间隙为整数倍时钟周期；所述第二时钟包括所述第二发送时钟或/和所述第二接收时钟；所述第二接收时钟与所述第一发送时钟的相位和频率相同；所述第二发送时钟与所述第二接收时钟的相位和频率相同，进而锁定所述第一发送时钟的相位和频率。
5.一种TDD通信方法，其特征在于，所述TDD通信方法包括：
利用一第一收发器芯片于第一时钟控制下发送第一信号；所述第一收发器芯片发送相邻第一信号的时间间隔为整数倍时钟周期；所述第一信号的时长为整数倍时钟周期；所述第一收发器芯片的收发周期为整数倍时钟周期；
利用一第二收发器芯片接收所述第一信号，并于第二时钟控制下向所述第一收发器芯片发送第二信号；所述第二时钟与所述第一时钟同步；所述第二收发器芯片发送相邻第二信号的时间间隔为整数倍时钟周期；所述第二信号的时长为整数倍时钟周期；所述第二收发器芯片的收发周期为整数倍时钟周期；
所述第二时钟与所述第一时钟同步的实现过程包括：
利用所述第二收发器芯片根据接收到的所述第一信号控制所述第二时钟锁定所述第一时钟的相位和频率；所述第一信号包括起始采样点信息。
6.根据权利要求5所述的TDD通信方法，其特征在于：所述第一收发器芯片发送相邻第一信号的时间间隔为第一间隙；所述第一间隙为当前第一信号开始发送至下一个第一信号开始发送之间的时长；所述第一间隙为整数倍时钟周期。
7.根据权利要求5所述的TDD通信方法，其特征在于：所述第二收发器芯片发送相邻第二信号的时间间隔为第二间隙；所述第二间隙为当前第二信号开始发送至下一个第二信号开始发送之间的时长；所述第二间隙为整数倍时钟周期。
8.一种收发器芯片，其特征在于，所述收发器芯片包括：
发送模块，于一发送时钟控制下以第一间隙发送第一信号；所述第一间隙为整数倍时钟周期；所述第一信号的时长为整数倍时钟周期；所述第一信号包括起始采样点信息；
接收模块，于一接收时钟控制下接收以第二间隙发送的第二信号；所述第二间隙为整数倍时钟周期；所述第二信号的时长为整数倍时钟周期；
控制模块，与所述发送模块和所述接收模块分别通信相连，包括一时钟控制单元；所述时钟控制单元根据接收到的所述第二信号控制所述发送时钟锁定所述接收时钟的相位和频率；
所述收发器芯片的收发周期为整数倍时钟周期。
9.根据权利要求8所述的收发器芯片，其特征在于：所述时钟控制单元包括采样单元，DTL单元，PI单元，PLL单元，驱动单元；所述采样单元与所述接收模块通信相连，对接收的第二信号进行采样，并将采样结果输出给所述DTL单元；所述DTL单元提取采样结果的采样相位转发给PI单元；所述PI单元将PLL单元提供的时钟信号CLK1与采样相位进行比较，输出调整后的时钟信号CLK2至所述驱动单元；所述驱动单元与所述发送模块通信相连，基于时钟信号CLK2驱动所述发送模块发送第一信号；所述PLL单元与所述发送模块通信相连，基于发送的第一信号提取时钟信号CLK1。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102694762A (zh) * 2011-03-25 2012-09-26 北京新岸线无线技术有限公司 一种实现载波和采样时钟同步的方法、用户站点设备
CN108112069A (zh) * 2017-12-19 2018-06-01 福建三元达网络技术有限公司 一种tdd-lte设备的同步保持方法及***
CN112241384A (zh) * 2019-07-19 2021-01-19 上海复旦微电子集团股份有限公司 一种通用的高速串行差分信号分路电路及方法
CN113949499A (zh) * 2020-07-16 2022-01-18 株式会社索思未来 通信***、通信装置、通信方法及控制单元

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100889734B1 (ko) * 2007-09-11 2009-03-24 한국전자통신연구원 Ｔｄｄ 방식 통신 장치 및 그 동작 방법
US9531395B2 (en) * 2013-10-02 2016-12-27 Khalifa University Of Science, Technology And Research Method and devices for time and frequency synchronization using a phase locked loop
US9966994B2 (en) * 2015-04-13 2018-05-08 Fmax Technologies, Inc. Apparatus and methods for burst mode clock and data recovery for high speed serial communication links

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102694762A (zh) * 2011-03-25 2012-09-26 北京新岸线无线技术有限公司 一种实现载波和采样时钟同步的方法、用户站点设备
CN108112069A (zh) * 2017-12-19 2018-06-01 福建三元达网络技术有限公司 一种tdd-lte设备的同步保持方法及***
CN112241384A (zh) * 2019-07-19 2021-01-19 上海复旦微电子集团股份有限公司 一种通用的高速串行差分信号分路电路及方法
CN113949499A (zh) * 2020-07-16 2022-01-18 株式会社索思未来 通信***、通信装置、通信方法及控制单元

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